RU2480839C1 - Устройство для приема дискретных сигналов - Google Patents
Устройство для приема дискретных сигналов Download PDFInfo
- Publication number
- RU2480839C1 RU2480839C1 RU2012108732/08A RU2012108732A RU2480839C1 RU 2480839 C1 RU2480839 C1 RU 2480839C1 RU 2012108732/08 A RU2012108732/08 A RU 2012108732/08A RU 2012108732 A RU2012108732 A RU 2012108732A RU 2480839 C1 RU2480839 C1 RU 2480839C1
- Authority
- RU
- Russia
- Prior art keywords
- block
- inputs
- outputs
- input
- output
- Prior art date
Links
Images
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Error Detection And Correction (AREA)
Abstract
Изобретение относится к области систем передачи и приема дискретных сигналов. Техническим результатом является повышение помехоустойчивости при приеме дискретных сигналов путем реализации посимвольного приема. Устройство для приема дискретных сигналов содержит первый 1, второй 2 и третий 3 блоки оперативной памяти, первый 6, второй 16, третий 17 и четвертый 18 счетчики, первый 5, второй 19, третий 20, четвертый 21 и пятый 22 ключи, тактовый генератор 4, первый 7, второй 8, третий 9 и четвертый 10 блоки постоянной памяти, первый 23 и второй 24 блоки посимвольного умножения, первый 12 и второй 27 формирователи сигналов коэффициентов функции Уолша, первый 11 и второй 13 коммутаторы, первый 14 и второй 25 умножители, сумматор 15 с накоплением, компаратор 26, выход которого является выходом 32 устройства. 2 ил.
Description
Изобретение относится к технике связи и может быть использовано в системах передачи информации.
Известно устройство [2], приема сигналов с параметрами (N, K): N - длительность дискретных сигналов, K - размерность ансамбля сигналов, М=2K - объем ансамбля сигналов. Это устройство содержит М корреляторов и последовательно соединенный М-входовый блок выбора максимального значения. Корреляторы вычисляют корреляции реализации на входе приемного устройства с множеством М используемых сигналов. Значения корреляций поступают на вход блока выбора максимального значения из М величин, который выдает решение относительно переданного сигнала путем определения номера коррелятора i (i=1, 2, …, М) с максимальным значением корреляции. Техническая сложность этого устройства определяется необходимостью исполнения М корреляторов. Это является ограничивающим фактором использования данного устройства для больших значений М.
Известно устройство [3] приема сигналов с параметрами (N, K) на основе блоковых кодов. Это устройство содержит последовательно соединенные блоки: блок вычисления разности апостериорных символьных вероятностей, первый и второй блоки формирования анализируемой последовательности, первый формирователь сигналов коэффициентов функции Уолша, первый сумматор и первый блок вычитания, блок вычисления функции экспоненциального типа, второй формирователь сигналов коэффициентов функции Уолша, блок изменения знаков, третий блок формирования анализируемой последовательности, второй сумматор, третий формирователь сигналов коэффициентов функции Уолша, третий сумматор, второй блок вычитания и блок оценки апостериорных символьных вероятностей. Это устройство предназначено для приема сигналов, соответствующих блоковым помехоустойчивым кодам с параметрами 
(для блоковых кодов с низкой избыточностью, например, для кодов Хэмминга). Требуемое количество арифметических операций растет пропорционально 2N-К, что обусловливает снижение быстродействия устройства для приема сигналов с увеличением избыточности N-K кодов. Это является недостатком данного устройства.
Известно устройство приема дискретных сигналов [4], которое отчасти преодолевает эту трудность и которое является наиболее близким по технической сути к предлагаемому устройству. Это устройство приема с использованием формирователя сигналов коэффициентов функции Уолша. Устройство содержит генератор тактовых импульсов, ключ, счетчик, первый, второй, третий и четвертый блоки оперативной памяти, первый, второй и третий коммутаторы, первый, второй, третий, четвертый и пятый блоки постоянной памяти, формирователь знака отсчетов, регистр памяти, сумматор, формирователь сигналов коэффициентов функции Уолша, блок контроля четности, детектор максимального сигнала и блок умножения. В устройстве выход генератора тактовых импульсов соединен с первым входом ключа, выход которого подключен к первому входу счетчика, выход которого соединен с первым управляющим входом ключа, выходы группы счетчика подключены через первый блок постоянной памяти к первым входам блока умножения, выходы которого соединены с соответствующими входами блока контроля четности, выход которого подключен к входу формирователя знака отсчетов, выходы первого блока оперативной памяти соединены с входами группы формирователя знака отсчетов, выходы сумматора подключены к информационным входам второго блока оперативной памяти, выходы первой группы которого соединены с входами формирователя сигнала коэффициентов функции Уолша, выходы группы которого подключены к входам детектора максимального сигнала, выход подключен к установочному входу второго блока оперативной памяти и второму управляющему входу ключа, управляющие входы первого и третьего блоков оперативной памяти объединены и являются управляющим входом устройства, информационные входы первого блока оперативной памяти являются информационными входами устройства, выходы счетчика подключены к адресным входам второго, третьего и четвертого блоков постоянной памяти, входам первой группы первого и второго коммутаторов, выходы третьего блока постоянной памяти соединены с входами второй группы первого коммутатора, выходы которого подключены к адресным входам первого блока оперативной памяти, выходы которого и выходы третьего блока оперативной памяти соединены соответственно с входами первой и второй групп пятого блока постоянной памяти, выходы которого подключены к входам первой группы третьего коммутатора, выходы четвертого блока постоянной памяти соединены с адресными входами третьего блока оперативной памяти, выходы формирователя знака отсчетов подключены к входам второй группы третьего коммутатора, выходы которого подключены к входам первой группы сумматора, входы второй группы которого соединены с выходами регистра, выходы второй группы второго блока оперативной памяти подключены к входам группы регистра, выходы второго коммутатора соединены с адресными входами второго блока оперативной памяти, выходы второго блока постоянной памяти соединены с входами второй группы второго коммутатора, выходы детектора максимального сигнала подключены к входам группы четвертого блока оперативной памяти, выходы первой группы которого соединены с входами второй группы блока умножения, выход формирователя сигналов функции Уолша соединен с входом четвертого блока оперативной памяти, выход которого является выходом устройства, выход ключа подключен к входу регистра второго блока оперативной памяти, выход счетчика соединен с управляющими входами первого, второго и третьего коммутаторов и синхровходом формирователя сигналов коэффициентов функции Уолша, информационные входы третьего блока оперативной памяти являются информационными входами устройства, третий управляющий вход ключа является синхровходом устройства, установочный вход счетчика является установочным входом устройства.
Недостатком данного устройства является его низкая помехоустойчивость.
Техническим результатом заявленного изобретения является повышение помехоустойчивости.
Технический результат достигается тем, что в устройство для приема дискретных сигналов, содержащее первый, второй и третий блоки оперативной памяти, тактовый генератор, первый ключ с управляющим входом, второй вход которого соединен с выходом тактового генератора, а выход ключа подключен к входу первого счетчика, первый, второй, третий и четвертый блоки постоянной памяти, первый коммутатор, первый вход которого соединен с выходом третьего блока постоянной памяти, выход первого коммутатора подключен к адресным входам второго блока оперативной памяти, первый формирователь сигналов коэффициентов функции Уолша, второй коммутатор, первый блок умножения, первые входы которого подключены к входам третьего блока оперативной памяти, сумматор, введены второй, третий и четвертый счетчики, второй, третий, четвертый ключи с соответствующими управляющими входами, пятый ключ, первый вход которого соединен с первым управляющим входом, первый и второй блоки посимвольного умножения, второй блок умножения, компаратор, второй формирователь сигналов коэффициентов функции Уолша, при этом адресные входы первого блока оперативной памяти подключены к выходам второго счетчика, вход которого соединен с выходом второго ключа, а его вход подключен к выходу тактового генератора, сигнальные выходы первого блока оперативной памяти соединены с первым входом первого блока посимвольного умножения, вторые входы которого подключены к выходам первого блока постоянной памяти, входы которого подключены к выходам третьего счетчика, вход которого соединен с выходом третьего ключа, а его вход подключен к выходу тактового генератора, выходы первого блока посимвольного умножения соединены с сигнальными входами первого формирователя сигналов коэффициентов функции Уолша, выходы которого подключены к адресным входам второго блока постоянной памяти, сигнальные выходы которого соединены с первыми входами второго блока посимвольного умножения, вторые входы которого подключены к выходам первого блока постоянной памяти, а выходы соединены с сигнальными входами второго формирователя сигналов коэффициентов функции Уолша, выходы которого подключены к входам второго блока оперативной памяти, адресные входы третьего блока постоянной памяти соединены с выходами четвертого счетчика, вход которого подключен к выходу четвертого ключа, а вход которого подключен к выходу тактового генератора, выходы первого счетчика соединены с входами четвертого блока постоянной памяти, выходы которого подключены к вторым входам первого коммутатора, входы второго коммутатора соединены с выходами второго блока оперативной памяти, а его первые выходы подключены к первым входам первого блока умножения, установочный вход третьего блока оперативной памяти соединен с первым управляющим входом устройства, а его выходы подключены к вторым входам первого блока умножения и к входам пятого ключа, первые и вторые входы второго блока умножения соединены соответственно с вторыми выходами второго коммутатора и с выходами пятого ключа, а его выходы подключены к входам сумматора, установочный вход которого соединен с четвертым управляющим входом устройства и с установочным входом первого и второго коммутаторов, выход сумматора подключен к входу компаратора, выход компаратора является выходом устройства, управляющие входы каждого из ключей являются соответственно управляющими входами устройства.
Предложенное устройство и его работа поясняются фигурами. На фиг.1 приведена блок-схема предлагаемого устройства для приема дискретных сигналов. На фиг.2 приведена структура используемых сигналов на основе блоковых кодов.
На фиг. и в тексте приняты следующие обозначения:
1 - первый блок оперативной памяти;
2 - второй блок оперативной памяти;
3 - третий блок оперативной памяти;
4 - тактовый генератор;
5 - первый ключ;
6 - первый счетчик;
7 - первый блок постоянной памяти;
8 - второй блок постоянной памяти;
9 - третий блок постоянной памяти;
10 - четвертый блок постоянной памяти;
11 - первый коммутатор;
12 - первый формирователь сигналов функции Уолша;
13 - второй коммутатор;
14 - первый блок умножения;
15 - сумматор с накоплением;
16 - второй счетчик;
17 - третий счетчик;
18 - четвертый счетчик;
19 - второй ключ;
20 - третий ключ;
21 - четвертый ключ;
22 - пятый ключ;
23 - первый блок посимвольного умножения;
24 - второй блок посимвольного умножения;
25 - второй блок умножения;
26 - компаратор;
27 - второй формирователь сигналов функции Уолша;
28 - первый управляющий вход;
29 - второй управляющий вход;
30 - третий управляющий вход;
31 - четвертый управляющий вход;
32 - выход устройства.
C-Cr - матрицы, 0 - нулевая матрица, Р - размерность N×2k(g), r -количество составляющих.
Устройство для приема дискретных сигналов содержит первый, второй и третий блоки оперативной памяти 1-3, тактовый генератор 4. Выход тактового генератора 4 соединен с входом первого ключа 5. Выход ключа 5 подключен к входу первого счетчика 6. Первый вход первого коммутатора 11 соединен с выходом третьего блока постоянной памяти 9. Выход первого коммутатора 11 подключен к адресным входам второго блока оперативной памяти 2. Первые входы первого блока умножения 14 подключены к входам третьего блока оперативной памяти 3. Адресные входы первого блока оперативной памяти 1 подключены к выходам второго счетчика 16. Вход второго счетчика 16 соединен с выходом второго ключа 19. Вход второго ключа 19 подключен к выходу тактового генератора 4. Сигнальные выходы первого блока оперативной памяти 1 подключены к первым входам первого блока посимвольного умножения 23. Вторые входы блока 23 подключены к выходам первого блока постоянной памяти 7. Входы блока 7 подключены к выходам третьего счетчика 17. Вход счетчика 17 соединен с выходом третьего ключа 20. Вход ключа 20 подключен к выходу тактового генератора 4. Выходы первого блока посимвольного умножения 23 соединены с сигнальными входами первого формирователя сигналов коэффициентов функции Уолша 12. Выходы блока 12 подключены к адресным входам второго блока постоянной памяти 8. Сигнальные выходы блока 8 подключены к первым входам второго блока посимвольного умножения 24. Вторые входы блока 24 подключены к выходам первого блока постоянной памяти 7. Выходы блока 24 соединены с сигнальными входами второго формирователя сигналов коэффициентов функции Уолша 27. Выходы формирователя 27 подключены к входам второго блока оперативной памяти 2. Адресные входы третьего блока постоянной памяти 9 подключены к группе выходов четвертого счетчика 18. Вход счетчика 18 подключен к выходу четвертого ключа 21. Вход ключа 21 подключен к выходу тактового генератора 4. Выходы первого счетчика 6 подключены к входам четвертого блока постоянной памяти 10. Выходы блока 10 подключены к вторым входам первого коммутатора 11. Входы второго коммутатора 13 подключены к выходам второго блока оперативной памяти 2. Первые выходы блока 2 подключены к первым входам первого блока умножения 14, установочный вход третьего блока оперативной памяти 3 соединен с первым управляющим входом устройства 28. Выходы третьего блока оперативной памяти 3 подключены ко вторым входам первого блока умножения 14 и к входам пятого ключа 22. Первые и вторые входы второго блока умножения 25 подключены соответственно ко вторым выходам второго коммутатора 13 и к выходам пятого ключа 22. Установочный вход сумматора 15 соединен с четвертым управляющим входом устройства 31 и соединен с установочным входом первого 11 и второго коммутаторов 13. Выход сумматора 15 подключен к входу компаратора 26. Выход компаратора 26 является выходом устройства 32. Управляющие входы ключей 5, 19, 20, 21 являются соответственно управляющими входами устройства 28, 29, 30, 31.
Работа устройства для приема дискретных сигналов осуществляется следующим образом.
Опишем процедуру посимвольного приема, которая реализуется устройством.
Пусть 
- сигнал из ансамбля (bi=±1) сигналов, формируемых на основе блоковых двоичных кодов с параметрами (n, k). Порождающие матрицы G рассматриваемых блоковых кодов представляются в виде, приведенном на фиг.2, 0 - нулевая матрица. Матрица G содержит r идентичных составляющих матриц С1, С2, …, Cr размером n0×k0 и матрицу Р размером (n×2k(g)), так что n=r·n0 и k=r·k0+k(g). Элементы матриц - 0,1. Данным свойством обладает широкий класс блоковых кодов. Примеры данных кодов, включая циклические блоковые коды Боуза-Чоудхури-Хоквингема, приведены в работе [5].
Пусть 
"мягкие" решения на входе приемного устройства, соответствующие 
и содержащие сигнальную и аддитивную помеховую компоненты. Правило оптимального посимвольного приема основано на вычислении символьных апостериорных вероятностей 
, 
[1] и принятии решений: если 
, то принимается решение bi=1, иначе bi=-1.
В предлагаемом устройстве вычисляется нормализованная разность апостериорных вероятностей 
Здесь Q>0 - постоянная, не зависящая от параметров кода.
При вычислении (1), (2) применяется производительный алгоритм
быстрого спектрального преобразования в базисе Уолша размерностью 2К.
Для двоичных блоковых кодов, порождающие матрицы которых имеют структуру, приведенную на фиг.2, размерность базиса Уолша определяется лишь размерностью составляющих матриц и равна 
. В этом случае величины R(bi) вычисляются с использованием алгоритма на основе (1), (2), содержащего следующие шаги обработки 
представляя реализацию 
в виде непересекающихся r последовательностей 
, которые соответствуют составляющим матрицам Cj, j=1, 2, …, r;
1) на основе последовательности 
формируются 2k(g) последовательностей 
путем изменения знаков отсчетов 
по правилу 
, t=0, 1, …, 2k(g)-1, i=1, 2, …, n0, элементы 
входят в состав матрицы Р;
2) для каждой последовательности 
осуществляется спектральное преобразование Уолша - размерностью 
и формируется спектральное множество 
, 
, 
3) с использованием 
) вычисляются условные вероятности в соответствии с соотношением (2) 
;
4) на основе последовательности 
формируются 2k(g) последовательностей 
путем изменения знаков отсчетов 
, t=0, 1, …, 2k(g)-1, элементы 
те же, что в 1);
5) для каждой последовательности 
, 
,… (осуществляется спектральное преобразование Уолша размерностью 
и формируется спектральное множество 
, 
;
6) вычисляется разность апостериорных символьных вероятностей R(bji) в соответствии с правилом
Предлагаемое устройство реализует вычисление нормализованной разности апостериорных символьных вероятностей R(bji) путем реализации шагов 1) - 6).
Устройство работает следующим образом.
Вычисление величин R(bji) устройством начинается после поступления дискретной реализации 
длительностью N в первый блок 1 оперативной памяти через вход устройства "Вход".
При выполнении первого, второго, третьего, четвертого и пятого шагов 1) - 5) функционируют первый 1 блок оперативной памяти, второй счетчик 16 на r положений, второй ключ 19, управляемый сигналом первого управляющего входа 28, тактовый генератор 4, третий ключ 20, управляемый сигналом второго управляющего входа 29, третий счетчик 17 на r·2k(g) положений, первый блок постоянной памяти 7, первый блок посимвольного умножения 23, первый формирователь 12 сигналов коэффициентов функции Уолша, второй блок постоянной памяти 8, второй блок посимвольного умножения 24, второй формирователь 27 сигналов коэффициентов функции Уолша, второй блок оперативной памяти 2. В этом случае четвертый ключ 21 закрыт сигналом четвертого управляющего входа 31, первый ключ 5 закрыт сигналом первого управляющего входа 28. При этом второй ключ 19 открыт сигналом второго управляющего входа 29, третий ключ 20 закрыт сигналом третьего управляющего входа 30. Номер j, (j=1, 2, …, r) обрабатываемой подпоследовательности 
соответствует состоянию второго счетчика 16, сигналы с выхода которого поступают на адресные входы первого 1 блока оперативной памяти. После вычисления номера j второй ключ 19 закрыт, третий ключ 20 открыт, и в первом блоке посимвольного умножения 23 формируется последовательность 
путем изменения знаков отсчетов 
по правилу 
для каждого значения t (t=0, 1, …,2k(g)-1), i=1, 2, …, n0. Значения 
записаны в первом блоке постоянной памяти 7 и считываются по адресам, вычисляемым в третьем счетчике 17.
При выполнении второго шага 2) над каждой последовательностью 
в первом формирователе 12 сигналов коэффициентов функции Уолша осуществляется спектральное преобразование Уолша-Адамара размерностью 
, и формируется спектральное множество 
, 
, 
При выполнении третьего шага 3) во втором блоке постоянной памяти 8 на основе 
вычисляются нормализованные условные вероятности 
. Во втором блоке постоянной памяти 8 функция экспоненциального типа exp(x) задана табличным способом.
При выполнении четвертого шага 4) на основе последовательности 
формируется последовательность 
во втором блоке посимвольного умножения 24 путем изменения знаков отсчетов 
. Значения 
записаны в первом блоке постоянной памяти 7 и считываются по адресам, вычисляемым в третьем счетчике 17.
При выполнении пятого шага 5) для каждой последовательности 
, 
… (длительностью во втором формирователе 27 сигналов коэффициентов функции Уолша осуществляется спектральное преобразование Уолша и формируется спектральное множество 
, 
Во втором блоке оперативной памяти 2 помещаются все последовательности 
j=1, 2, …, r, вычисляемые во втором формирователе 27 сигналов коэффициентов функции Уолша.
При выполнении шестого шага 6) функционируют второй блок оперативной памяти 2, четвертый счетчик 18 на 2k(g) положений, первый счетчик 6 на r положений, третий блок постоянной памяти 9, четвертый блок постоянной памяти 10, первый коммутатор 11, второй коммутатор 13, первый блок умножения 14, третий блок оперативной памяти 3, второй блок умножения 25, пятый ключ 22, сумматор 15, компаратор 26.
В этом случае второй 19 и третий 20 ключи закрыты сигналом второго управляющего входа 29 и сигналом третьего управляющего входа 30.
Вычисление множителя 
в (3) для каждого значения j осуществляется при открытом первом ключе 5 сигналом первого управляющего входа 28 и закрытом четвертом ключе 21 сигналом четвертого управляющего входа 31. Номер j (j=1, 2, …, r) соответствует состоянию первого счетчика 6, сигналы с выхода которого поступают на адресные входы четвертого блока постоянной памяти 10, выходы которого являются адресными входами величин 
, помещенных во втором блоке оперативной памяти 2. Данные адресные входы подключены через первый коммутатор 11 путем действия на его четвертый управляющий вход сигнала 31. Вычисление множителя γtj (4) осуществляется первым блоком умножения 14, значение γtj помещается в третий блок оперативной памяти 3.
Вычисление суммы 
(3) значения i осуществляется при закрытом первом ключе 5 сигналом первого управляющего входа 28 и открытом четвертом ключе 21 сигналом четвертого управляющего входа 31 после вычисления множителя γtj. Номер i (i=1, 2, …, n0) соответствует состоянию четвертого счетчика 18, выходы которого подключены к адресным входам третьего блока постоянной памяти 9, выходы которого являются адресными входами величин 
, находящихся во втором блоке оперативной памяти 2. Данные адресные входы подключены через первый коммутатор 11 путем действия на его сигнала четвертого управляющего входа 31. Вычисление произведения 
осуществляется вторым блоком умножения 25, на вход которого поступает множитель 
из второго блока оперативной памяти 2 через второй коммутатор 13 и множитель γtj, поступающий из третьего блока оперативной памяти 3 через пятый ключ 22, управляемый сигналом 28. Вычисление суммы R(bji) осуществляется сумматором с накоплением 15, на вход которого поступают величины 
с выхода второго умножителя 25. Сигнал первого управляющего входа 28 устанавливает значение начальной величины, находящейся в третьем блоке оперативной памяти 3, равной 1. Сигнал четвертого управляющего входа 31 устанавливает сумматор 15 в начальное нулевое состояние.
Компаратор 26 вычисляет значение символа bji на основе значения R(bji), поступающего из сумматора 15.
На выход 32 устройства с выхода компаратора 26 поступают вычисленные значения переданных кодовых символов bi.
Таким образом, предлагаемое устройство решает поставленную техническую задачу повышения помехоустойчивости путем реализации посимвольного приема.
Было произведено компьютерное моделирование, которое подтвердило положительный эффект в части повышения помехоустойчивости по отношению к прототипу.
Источники информации
1. Кларк Дж., Кейн Дж. Кодирование с исправлением ошибок в системах цифровой связи. М.: Радио и связь, 1987.
2. Витерби Э.Д. Принципы когерентной связи. М.: Советское радио, 1970, с.268.
3. Патент США 7168028 МПК H03M 13/00. Опубл. 23.01.2007.
4. А.С. 1756917 МПК G08C 19/28 (прототип). Опубл. 23.08.92.
5. Труды по теории информации. Институт инженеров электротехники и электроники. IEEE Transactions on Information Theory. 1994. V.40. N 2. P.546-554.
Claims (1)
- Устройство для приема дискретных сигналов, содержащее первый, второй и третий блоки оперативной памяти, тактовый генератор, первый ключ с управляющим входом, второй вход которого соединен с выходом тактового генератора, а выход ключа подключен к входу первого счетчика, первый, второй, третий и четвертый блоки постоянной памяти, первый коммутатор, первый вход которого соединен с выходом третьего блока постоянной памяти, выход первого коммутатора подключен к адресным входам второго блока оперативной памяти, первый формирователь сигналов коэффициентов функции Уолша, второй коммутатор, первый блок умножения, первые входы которого подключены к входам третьего блока оперативной памяти, сумматор, второй, третий и четвертый счетчики, второй, третий, четвертый ключи с соответствующими управляющими входами, пятый ключ, первый вход которого соединен с первым управляющим входом, первый и второй блоки посимвольного умножения, второй блок умножения, компаратор, второй формирователь сигналов коэффициентов функции Уолша, при этом адресные входы первого блока оперативной памяти подключены к выходам второго счетчика, вход которого соединен с выходом второго ключа, а его вход подключен к выходу тактового генератора, сигнальные выходы первого блока оперативной памяти соединены с первыми входами первого блока посимвольного умножения, вторые входы которого подключены к выходам первого блока постоянной памяти, входы которого подключены к выходам третьего счетчика, вход которого соединен с выходом третьего ключа, а его вход подключен к выходу тактового генератора, выходы первого блока посимвольного умножения соединены с сигнальными входами первого формирователя сигналов коэффициентов функции Уолша, выходы которого подключены к адресным входам второго блока постоянной памяти, сигнальные выходы которого соединены с первыми входами второго блока посимвольного умножения, вторые входы которого подключены к выходам первого блока постоянной памяти, а выходы соединены с сигнальными входами второго формирователя сигналов коэффициентов функции Уолша, выходы которого подключены к входам второго блока оперативной памяти, адресные входы третьего блока постоянной памяти соединены с выходами четвертого счетчика, вход которого подключен к выходу четвертого ключа, а вход которого подключен к выходу тактового генератора, выходы первого счетчика соединены с входами четвертого блока постоянной памяти, выходы которого подключены к вторым входам первого коммутатора, входы второго коммутатора соединены с выходами второго блока оперативной памяти, а его первые выходы подключены к первым входам первого блока умножения, установочный вход третьего блока оперативной памяти соединен с первым управляющим входом устройства, а его выходы подключены к вторым входам первого блока умножения и к входам пятого ключа, первые и вторые входы второго блока умножения соединены соответственно с вторыми выходами второго коммутатора и с выходами пятого ключа, а его выходы подключены к входам сумматора, установочный вход которого соединен с четвертым управляющим входом устройства и с установочным входом первого и второго коммутаторов, выход сумматора подключен к входу компаратора, выход компаратора является выходом устройства, управляющие входы каждого из ключей являются соответственно управляющими входами устройства.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2012108732/08A RU2480839C1 (ru) | 2012-03-07 | 2012-03-07 | Устройство для приема дискретных сигналов |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2012108732/08A RU2480839C1 (ru) | 2012-03-07 | 2012-03-07 | Устройство для приема дискретных сигналов |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2480839C1 true RU2480839C1 (ru) | 2013-04-27 |
Family
ID=49153267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2012108732/08A RU2480839C1 (ru) | 2012-03-07 | 2012-03-07 | Устройство для приема дискретных сигналов |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2480839C1 (ru) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2595758C1 (ru) * | 2015-05-05 | 2016-08-27 | Петр Петрович Кувырков | Устройство самозащищенного информирования |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1756917A1 (ru) * | 1990-11-30 | 1992-08-23 | Институт Радиотехники И Электроники Ан Ссср | Устройство дл приема дискретных сигналов |
| US6356555B1 (en) * | 1995-08-25 | 2002-03-12 | Terayon Communications Systems, Inc. | Apparatus and method for digital data transmission using orthogonal codes |
| US6611512B1 (en) * | 1998-10-14 | 2003-08-26 | Agere Systems Inc. | Apparatus and method for scheduling correlation operations of a DS-CDMA shared correlator |
| RU2002106370A (ru) * | 2002-03-13 | 2003-10-20 | Институт радиотехники и электроники РАН (Фрязинское отделение) | Устройство для приема дискретных сигналов |
| US7168028B2 (en) * | 2002-10-31 | 2007-01-23 | Lucent Technologies Inc. | Method and apparatus for MAP decoding of binary hamming codes and related error correction codes |
| RU107613U1 (ru) * | 2011-03-25 | 2011-08-20 | Учреждение Российской академии наук Институт радиотехники и электроники им. В.А. Котельникова РАН | Устройство для приема дискретных сигналов |
-
2012
- 2012-03-07 RU RU2012108732/08A patent/RU2480839C1/ru active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1756917A1 (ru) * | 1990-11-30 | 1992-08-23 | Институт Радиотехники И Электроники Ан Ссср | Устройство дл приема дискретных сигналов |
| US6356555B1 (en) * | 1995-08-25 | 2002-03-12 | Terayon Communications Systems, Inc. | Apparatus and method for digital data transmission using orthogonal codes |
| US6611512B1 (en) * | 1998-10-14 | 2003-08-26 | Agere Systems Inc. | Apparatus and method for scheduling correlation operations of a DS-CDMA shared correlator |
| RU2002106370A (ru) * | 2002-03-13 | 2003-10-20 | Институт радиотехники и электроники РАН (Фрязинское отделение) | Устройство для приема дискретных сигналов |
| US7168028B2 (en) * | 2002-10-31 | 2007-01-23 | Lucent Technologies Inc. | Method and apparatus for MAP decoding of binary hamming codes and related error correction codes |
| RU107613U1 (ru) * | 2011-03-25 | 2011-08-20 | Учреждение Российской академии наук Институт радиотехники и электроники им. В.А. Котельникова РАН | Устройство для приема дискретных сигналов |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2595758C1 (ru) * | 2015-05-05 | 2016-08-27 | Петр Петрович Кувырков | Устройство самозащищенного информирования |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Jou et al. | Low-error reduced-width Booth multipliers for DSP applications | |
| US10230397B2 (en) | Construction method for (n,n(n-1),n-1) permutation group code based on coset partition and codebook generator thereof | |
| Li et al. | Low cost LSTM implementation based on stochastic computing for channel state information prediction | |
| Murugesh et al. | Modified high speed 32-bit Vedic multiplier design and implementation | |
| CN109375897B (zh) | 伪随机序列的生成方法 | |
| Panda et al. | Design and FPGA prototype of 1024-bit Blum-Blum-Shub PRBG architecture | |
| CN103430500A (zh) | 信道脉冲响应/直流偏移联合估测装置、方法 | |
| RU2480839C1 (ru) | Устройство для приема дискретных сигналов | |
| CN110798230A (zh) | 一种游程检测方法、装置及电子设备 | |
| Yatskiv et al. | Improvement of data transmission reliability in wireless sensor networks on the basis of residue number system correcting codes using the special module system | |
| Narayanan et al. | Low latency max log MAP based turbo decoder | |
| Panda et al. | Area-efficient parallel-prefix binary comparator | |
| RU2441318C1 (ru) | Устройство декодирования кодов рида-соломона | |
| CN103401566A (zh) | 参数化的bch纠错码的并行编码方法及装置 | |
| Anantharaman et al. | Hardware implementation analysis of min-sum decoders | |
| Dakhole et al. | Multi-digit quaternary adder on programmable device: Design & verification | |
| Wu et al. | Improving common subexpression elimination algorithm with a new gate-level delay computing method | |
| CN101944009B (zh) | 一种集成电路中除法器商的处理装置 | |
| Shinde et al. | Analysis and comparative study of 8-bit adder for embedded application | |
| RU107613U1 (ru) | Устройство для приема дискретных сигналов | |
| Mohammed et al. | FPGA implementation of 3 bits BCH error correcting codes | |
| Mahyar | Reliable and High-Speed KASUMI Block Cipher by Residue Number System Code | |
| RU2504901C2 (ru) | Устройство итеративного декодирования блоковых турбокодов и siso декодер для его реализации | |
| Song et al. | Optimum primitive polynomials for low-area low-power finite field semi-systolic multipliers | |
| Dash et al. | VLSI implementation of Reed-Solomon encoder algorithm for communication systems |