KR0172172B1 - 디지탈 제어신호로 콘덕턴스를 조정할 수 있는 집적회로 - Google Patents
디지탈 제어신호로 콘덕턴스를 조정할 수 있는 집적회로 Download PDFInfo
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Abstract
본 발명은 고정된 상대 정확도p로서의 스텝으로 부호화된 디지탈 제어신호(17) 수단에 의해 정확한 값(exact value)을 양자화하기 위하여 조정되는 적어도 하나의 콘덕턴스(6)를 포함하는 집적회로에 관한 것이다.
본 콘덕턴스(6)는 스텝값을 한정하는 각각의 콘덕턴스 요소로 이루어지며, 상기 콘덕턴스 요소의 각각은 상기 콘덕턴스(6) 값의 단일 레벨이 상기 디지탈 제어신호(17)의 두개의 연속적 레벨값에 해당하도록 치수화되어 있으며, 만일 상기 디지탈 제어신호(17)의 두개의 레벨값의 처음 레벨값이 정확한 값보다 낮으면, 대응하는 콘덕턴스 요소가 인에이블되고, 혹은 처음 레벨값이 정확한 값보다 높으면, 대응하는 콘덕턴스 요소가 디스에이블된다.
따라서, 상기 콘덕턴스(6)의 조정된 값은, 상기 정확한 값을 사이에 둔 두개의 값 사이에서 변동하지 않으며, 일정한 상대 정확도 △p로서 정확한 값과 동등하게 된다. 이러한 형의 콘덕턴스는 고주파통신 집적회로에서 사용가능하다.
Description
제1도는 본 발명이 적용된 구동회로를 보이는 도면.
제2도는 집적된 조정가능 콘덕턴스들을 보이는 도면.
제3도는 본 발명을 적용한 집적된 조정가능 콘덕턴스들을 보이는 도면.
제4도는 기준신호를 발생하기 위한 논리회로를 보이는 도면.
제5도는 구동신호를 발생하기 위한 논리회로를 보이는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 비교기 2, 4 : 논리유닛
3, 5 : 레지스터 6 : 가변 집적 콘덕턴스
7 : 집적 콘덕턴스 8 : 표준 콘덕턴스
13 : 클럭 발생기 30 : D형 플립 플롭
31 : 카운터 36 : 레지스터
37 : 플립 플롭 레지스터
본 발명은 어떤 제어치가 되도록 조정되는 하나 또는 그 이상의 콘덕턴스를 포함하는 집적회로 분야에 관한 것이다. 본 회로는, 예를 들면 고속(high rate)의 데이타 버스를 위한 입-출력 결합기 등의 여러 응용에 있어서 유용하다. 상기 버스들은 임피던스 매칭이 요구되는 고주파 라인들로 이루어져 있으며, 콘덕턴스는 아주 정밀한 값으로 조정된다. 사용자 집적회로 내에 상기 콘덕턴스들을 집적하는 것은 상당한 공간을 절약하게 하며, 집적회로의 외부에 있는 교정된 부품에 회로를 접속하는 것에 관한 문제점들을 감소시킨다.
전기적 잡음과 동작의 드리프트에 대한 상기 콘덕턴스의 조정 민감성을 피하기 위하여, 디지탈 신호 수단에 의해 조정 구동을 수행하는 것이 바람직하다. 요망되는 정확한 값(exact value)에 근사되도록 하기 위하여, 디지탈 제어신호가 이산(discrete)값을 사용하는 방법으로서 제공된다. 이때 요망된 정확한 값은 상기 디지탈 제어신호의 이산값 두개의 인터발 사이에 포함된다. 그러므로 상기 이산값 인터발의 길이가 정확한 값에 대한 에러를 가져온다. 상기 디지탈 신호는 요망된 정확한 값과 연속적으로 비교되며, 그러므로 정확한 값을 사이에 둔 두개의 이산값 사이에서 변동(oscillation)하는 경향이 있다. 집적된 콘덕턴스에 대한 조정값이 변동하면 흐르는 전류를 변화시키고 고주파에서의 사용을 간섭(interfere)하기 때문에 허용될 수 없다.
요망된 정확한 값과 디지탈 신호를 비교하는 민감성을 감소시키도록, (디지탈 신호를 변경시키는 비교 에러에 유의하지 않는) 데드 밴드(dead band) 수단에 의한 방법이 해결방법으로 알려져 있다. 상기 데드 밴드는 요망된 정확한 값에 대한 디지탈 신호 근사치에 대해, 일정한 값의 절대 에러를 도입하는 것이다. 디지탈 값의 양자화(quantization) 인터발의 크기에 비교하여 데드 밴드의 폭이 너무 작으면, 상술한 변동이 필터링되기에 적합치 못하다. 반면, 상기 양자화 인터발보다 데드 밴드의 폭이 더 크면 상기 인터발 단독에서의 에러보다 더 큰 에러가 도입된다. 따라서 일정한 상대 정확도로서 콘덕턴스를 조정하기 위하여는, 상기 양자화 인터발을 그 콘덕턴스값의 아래 극한값에 일정하게 비례하도록 한정하는 것이 요망된다. 이렇게 하면, 요망되는 값이 낮으면 적은 인터발, 요망되는 값이 높으면 큰 인터발이 얻어진다. 조정하고자 하는 값이 높은데 비해서 데드 밴드의 폭이 가장 작은 인터발의 크기와 같은 정도이면 적절치 못하고, 조정하고자 하는 값이 낮은데 비해서 데드 밴드의 폭이 가장 큰 인터발의 크기가 같은 정도이면 상기 작은 인터발에서 얻어지는 에러와 비교하여 더 큰 에러가 도입된다. 따라서 요망된 정혹한 값에 대해서 디지탈 신호의 비교 민감성을 감소시키는 데드 밴드에 의하면, 일정한 상대 에러로서 어떤 디지탈 신호를 조정하기에는 어려움을 맞게 된다.
본 발명의 목적은, 주어진 상대 정확도p로서 정확한 값을 양자화하는 디지탈 제어신호 수단에 의해 조정가능한 적어도 하나의 콘덕턴스를 포함하며, 본 콘덕턴스의 조정된 값이, 상기 정확한 값을 사이에 둔 두개의 값 사이에서 변동하지 않고, 동일한 상대 정확도 △p로서 상기 정확한 값과 동등하게 되는 집적회로에 있다.
이러한 목적으로, 본 발명에 따른 집적회로의 콘덕턴스는 각각이 스텝값을 한정하는 콘덕턴스 요소들로 이루어져 있는 바, 한 콘덕턴스값 레벨이 두개의 연속한 디지탈 제어신호값 레벨에 해당하도록 각 콘덕턴스 요소가 치수화되어 있으며, 상기 디지탈 제어신호에 있어서 연속한 두개의 레벨에서의 첫번째 레벨이 정확한 값보다 낮은 값이면 이 콘덕턴스 요소는 인에이블되고, 정확한 값보다 높은 값이면 이 콘덕턴스 요소는 디스에이블된다.
본 발명에 따르면 상술한 특성을 갖고, 어떤 집적회로에 송신되기 위한 디지탈 구동신호를 발생시키는 것이 가능하다. 상기 제어신호로부터의 상기 구동신호를 하나의 집적회로내에서 발생시키는 것은 그 집적회로에 대해 큰 자주성을 부여하는 것이다.
이러한 목적으로, 본 집적회로는, 클럭신호에 의해 주어지는 주파수로서 상기 제어신호를 샘플하여 디지탈 구동신호를 발생시키되, 상기 제어신호의 2q-2번째 비트의 연속적인 두개의 샘플이 1이면 상기 구동신호의 q번째 비트를 1로 세트(set)하고, 연속적인 두개의 샘플이 0이면 상기 구동신호의 q번째 비트를 0으로 세트하며, 상기 디지탈 구동신호에 있어서 그 값이 1인 비트들이 q개이면 상기 조정가능한 콘덕턴스에 있어서의 q개의 콘덕턴스 요소들을 인에이블시키는 상기 디지탈 구동신호를 발생시키는 논리유닛을 포함한다.
상기 제어신호가 집적회로내에 설치된 검출기 수단을 사용하는 것으로서의 집적회로의 물리적 성질을 고려하는 경우에는, 추가적인 장점을 얻을 수 있다.
이러한 목적으로, 본 집적회로는 제2의 콘덕턴스들을 포함하는 바, 이 콘덕턴스의 요소의 각각은 각 스텝값을 한정하며, 하나의 콘덕턴스값 레벨은 상기 디지탈 제어신호값의 하나의 레벨에 해당하도록 각 콘덕턴스 요소가 치수화되어 있으며, 상기 제어신호에 있어서 값이 1인 비트의 각각은 상기 콘덕턴스의 요소의 하나를 인에이블하며, 값이 0인 비트의 각각은 상기 콘덕턴스의 요소의 하나를 디스에이블한다.
본 발명에 따르면 어떤 집적회로에 송신되며, 상술한 특성을 갖는 디지탈 구동신호를 발생시키는 것이 가능하다. 요망되는 정확한 값으로부터의 상기 제어신호를 하나의 집적회로내에서 발생시키는 것은 그 집적회로에 대해 환경에 대한 근본적인 자체 적응성의 면에서의 장점을 추가한다.
이러한 목적으로, 이 집적회로는 2진신호를 발생시키되, 이 2진신호의 제1상태는 집적회로의 외부에 있는 정확한 표준 콘덕턴스값보다 낮은 값인 제2콘덕턴스의 콘덕턴스값에 해당하는 상태인 2진신호이며, 상기 2진신호의 제2상태는 정확한 표준 콘덕턴스값보다 높은 값인 제2콘덕턴스의 콘덕턴스값에 해당하는 상태인 2진신호를 발생시키는 비교기를 포함한다.
본 발명의 실시예와 다른 특징 및 장점들이 도면을 참조한 이하의 설명으로부터 나타날 것이다.
제1도는 외부에 표준 콘덕턴스(8)가 연결된 구성품(14)내에 집적된 전기회로의 블럭 개략도이다. 전위가 Vh인 노드(9)와 전위가 Vss인 노드(10) 사이에, 가변 집적 콘덕턴스(7)와 직렬로 표준 콘덕턴스(8)가 연결된다. 노드(9)와 노드(10) 사이에 직렬로 두개의 집적콘덕턴스(11 및 12)들이 연결된다. 이 콘덕턴스(11 및 12)의 값은 서로 일치한다. 콘덕턴스(7) 및 콘덕턴스(8)의 접속점(18)은 비교기(1)의 제1입력에 연결된다. 콘덕턴스(11) 및 콘덕턴스(12)의 접속점(19)은 비교기(1)의 제2입력에 연결된다. 비교기(1)는 예를 들면, 양안정(bistable) 회로를 구성하고 고 이득 차동증폭기를 사용하여 형성된다. 비교기(1)는 상기 차동증폭기가 로우(low)의 포화로 스위칭되는 것에 해당하는 제1상태 및 상기 차동증폭기가 하이(high)의 포화로 스위칭되는 것에 해당하는 제2상태를 갖는 2진신호(22)를 발생시킨다. 이 신호(22)는 디지탈신호(20)를 발생시키는 논리유닛(2)에 입력된다. 이 신호(20)는 2n개의 2진신호 또는 비트로 구성되며, 레지스터(3)에 저장된다. 이 신호(20)의 수치값은 1인 비트의 수와 직접적으로 동등하다. 클럭발생기(13)는 제1클럭신호(15)뿐 아니라, 이 제1클럭신호에 비하여 동일 주파수이며 위상이 시프트된 제2클럭신호(16)를 발생한다. 최초에는, 신호(20)의 처음 비트만이 1이며, 이는 더이상 감소될 수 없는 잔류값에 해당하며, 이 신호(20)의 다른 2n-1개의 비트들은 0이다. 신호(22)의 상태가 상기 제1상태인 상태에 있어서, 신호(15)의 펄스의 각각마다, 상기 논리유닛(2)은 상기 신호(20)에 0인 비트가 존재하는 한 이 신호에 추가되는 하나의 비트를 0에서 1로 전환하는 것에 의하여, 신호(20)를 한 유닛 증가시킨다. 신호(22)의 상태가 상기 제2상태인 상태에 있어서, 상기 신호(15)의 펄스의 각각마다, 상기 논리유닛(2)은 상기 신호(20)에 상기 최초 비트 이외에 1인 비트가 존재하는 한, 이 신호의 한 비트를 1에서 0으로 전환하는 것에 의하여, 신호(20)의 값을 한 유닛 감소시킨다. 신호(16)의 펄스의 각각마다, 레지스터(3)는 신호(20)의 2n개의 비트와 동등한 2n개의 비트 형태로 상기 신호(20)를 저장한다.
제2도는 가변 집적회로(7)의 한 실시예를 보인다. 콘덕턴스(7)는 2n개의 MOS 트랜지스터로 구성된다. 이 실시예에서, n을 4로 하여 설명하지만 기타의 n에 대해서도 유효하다. 각 MOS 트랜지스터의 콘덕턴스는 그의 드레인-소스 채널의 폭 W에비례하며, 길이 I에 역비례한다. 이 트랜지스터의 드레인들은 모두 노드(9)에 연결되며, 트랜지스터의 소스들은 모두 노드(18)에 연결된다. 각 트랜지스터의 게이트는 상기 신호(17)의 별개 비트들에 의해서 제어된다. 그러므로 신호(17)의 처음의 p개의 비트들이 1인 신호들은 콘덕턴스(7)를 구성하는 회로망의 처음의 p개의 트랜지스터들을 ON으로 전환하며, 반면 신호(17)의 값이 0인 기타의 2n-p개의 비트 신호들은 기타의 2n-p개의 트랜지스터들을 OFF로 전환한다. 이런 방법으로 ON된 p개의 트랜지스터들은 콘덕턴스(7)의 값을 한정한다. 그러므로 신호(17)의 한 비트를 0에서 1로 전환시키면 이 비트에 의해서 ON되는 트랜지스터의 폭 W 및 길이 I에 의해 한정되는 값만큼 상기 콘덕턴스(7)의 값이 증가한다. 이 회로망의 첫번째 트랜지스터는 콘덕턴스(8)의 크기와 같은 정도이지만 실질적으로 낮은 값인 콘덕턴스를 갖도록 치수화된다. 이는 콘덕턴스(7)가 더 낮아질 수 없는 잔류 콘덕턴스를 형성한다. 이 회로망의 다른 트랜지스터들은 각 트랜지스터의 콘덕턴스가 각각 콘덕턴스 증분(increment)이 되어, 이 회로망의 트랜지스터의 축적된 콘덕턴스가 상기 콘덕턴스(8)의 값보다 실질적으로 크도록 형성되는 방법으로 치수화된다. 상기 증가분은, 먼저의 콘덕턴스에 더해지는 증분의 비율이 실질적으로 동일하게 되도록, 점차 증가되는 값으로 구성된다. 이에 따라 일정한 상대 정확도 △p가 얻어질 수 있다.
제1도의 개략도에 있어서, 콘덕턴스(11) 및 콘덕턴스(12)는 그 값들이 동일하기 때문에, 그들의 접속점(19)의 전위는 콘덕턴스(7) 및 콘덕턴스(8)의 값들이 같을 때의 이들의 접속점(18)의 전위와 같다. 콘덕턴스(7)의 값이 콘덕턴스(8)의 값보다 낮을 때에는, 접속점(18)의 전위에 의해 비교기(1)의 증폭기가 로우(low)인 포화로 스위칭되어, 제1상태의 신호(22)를 발생시킨다. 신호(15)의 펄스의 각각에서, 그 후 신호(16)의 펄스의 각각에서, 신호(17)의 추가되는 비트는 0에서 1로 전환된다. 위에서 본 바와 같이, 이것은 콘덕턴스(7)의 값을 증가시키는 효과를 위한 것이다. 콘덕턴스(7)의 값이 콘덕턴스(8)의 값보다 높은 때에는, 접속점(18)의 전위에 의해 비교기(1)의 증폭기가 하이(high)의 포화로 스위칭되어, 제2상태의 신호(22)를 발생시킨다. 신호(15)의 펄스의 각각에서, 그 후 신호(16)의 펄스의 각각에서, 신호(17)의 추가되는 비트는 1에서 0으로 전환된다. 위에서 본 바와 같이, 이것은 콘덕턴스(7)의 값을 감소시키는 효과를 위한 것이다. 콘덕턴스(7)의 값은 콘덕턴스(8)의 값 바로 아래에 제1이산값이 있고 콘덕턴스(8)의 값 바로 위에 제2이산값이 있는 변동(oscillating)에 의해 완성된다. 제2도의 회로망에 있어서, 상기 제1이산값은 p번째 트랜지스터가 ON 전환된 것에 해당하며 상기 제2이산값은 p+1번째 트랜지스터가 ON 전환된 것에 해당한다. 각 순간에 있어서, 콘덕턴스(7)의 값 및 콘덕턴스(8)의 값의 차는 신호(17)에 의해 ON OFF로 교번되어 전환되는 p+1번째 트랜지스터의 콘덕턴스보다 작다. 신호(17)는 콘덕턴스(8)에 의해 주어진 정확한 값에 근사하도록 하는 디지탈 제어신호를 형성한다.
콘덕턴스(7)에 전송됨과 동시에, 신호(17)는 디지탈 구동신호(21)를 발생시키는 논리유닛(4)에도 전송된다. 상기 신호(21)는 n+1개의 2진신호 또는 비트들로 구성되며, 레지스터(5)내에 저장된다. 이 신호(21)의 수치값은 1인 값의 비트의 갯수와 직접적으로 동등하다. 신호(16)의 펄스의 각각마다, 신호(21)는 이 신호(21)의 n+1개의 비트들의 하나 하나에 일치하는 n+1개의 비트로 된 워드의 형태로 레지스터(5)에 저장된다. 이 워드는 n+1개의 비트로 된 신호(23)의 형태로 하나 이상의 가변 집적 콘덕턴스(6)에 병렬로 전송된다.
제3도는 가변 집적콘덕턴스(6)의 실시예를 보인다. 콘덕턴스(6)는 2n개의 트랜지스터로 된 회로망을 포함하는 바, 이는 콘덕턴스(7)의 2n개의 트랜지스터 회로망과 동일하다. 이 트랜지스터의 드레인들은 모두 노드(24)에 연결되며, 트랜지스터의 소스들은 모두 노드(25)에 연결된다. 따라서, 노드(24)와 노드(25)를 상기 구성품(14)의 다른 구성요소에 연결함에 의하여 구성품(14)내의 콘덕턴스(6)를 사용하는 것이 가능하다. 신호(23)의 처음 비트와 마지막 비트들은 각기 회로망의 처음 및 마지막 트랜지스터들을 구동한다. 신호(23)의 기타 비트의 각각은 콘덕턴스(6)를 형성하는 회로망에 있어서의 두개의 트랜지스터의 게이트를 동시에 구동한다. 신호(23)의 최초의 비트에 의해 구동되는 트랜지스터는 상기 콘덕턴스(7) 회로망의 최초의 트랜지스터에 해당한다. 2에서 n까지의 q의 값에 대해, 상기 신호(23)의 q번째 비트에 의해 구동되는 트랜지스터쌍의 트랜지스터 각각은 상기 콘덕턴스(7) 회로망에 있어서, 2q-2번째 및 2q-1번째 비트의 신호(17)에 의해 구동되는 트랜지스터들에 해당한다. 따라서, 상기 신호(23)에 있어서, 그 값이 1인 처음의 q개의 비트들은 콘덕턴스(6)를 구성하는 회로망의 처음의 2q-1개의 트랜지스터들을 ON으로 전환하며, 반면 상기 신호(23)에 있어서 그 값이 0인 다른 n+1-q개의 비트들은 다른 2n-2q+1개의 트랜지스터들을 OFF로 전환한다. 이런 방법으로 ON된 2q-1개의 트랜지스터들은 콘덕턴스(6)의 값을 한정한다. 상기 신호(23)의 n+1번째 비트에 의해 구동된 트랜지스터는 콘덕턴스(7) 회로망의 2n번째 트랜지스터에 해당한다. 그러므로 신호(23)의 하나의 비트를 0에서 1로 전환하면 이 비트에 의해서 전환되는 하나 또는 두개의 트랜지스터의 폭 W 및 길이 I에 의해 한정되는 콘덕턴스(6)값이 증가한다. 따라서, 콘덕턴스 요소의 각각은 상기 디지탈 제어신호값의 두개의 연속적인 레벨값에 해당하는 스텝을 한정한다.
신호(21)는 다음의 방법으로 논리유닛(4)에 의해 발생된다. 신호(17)에 있어서 p = 2q-1인 p번째 비트가 1로 전환될 때, 신호(21)의 q번째 비트는 1로 전환되고, 신호(17)에 있어서 p = 2q-2인 p번째 비트가 0으로 전환될 때에만 다시 0으로 전환된다. 상기 신호(17)의 2q-2번째 비트가 1로 전환되거나 2q-1번째 비트가 0으로 전환되면, 신호(21)의 q번째 비트는 변화되지 않은 채로 둔다. 하지만, 상기 신호(17)에 있어서 q = n+1인 2q-2번째 비트가 1을 유지하면, 이는 신호(17)가 n의 값에서 포화에 도달하였음을 의미한다. 그 후 신호(17)의 n+1번째 비트가 1로 전환된다. 그러므로 상기 집적 콘덕턴스의 두개의 연속적 값 사이에 포함되어진 디지탈 제어신호의 값이 증가되면 집적 콘덕턴스(6)의 하나의 콘덕턴스 요소가 연결(switch in)되며, 상기 디지탈 제어신호의 값이 이중 감소되면 집적 콘덕턴스(6)의 하나의 콘덕턴스 요소가 차단(switch out)된다.
따라서, 상기 신호(17)가 (2q-1)값 및 (2q-2)값 사이에서 변동하거나, (2q-1)값 및 2q값 사이에서 변동할 때, 신호(21)의 이미지(image)인 신호(23)는 (2q-1)값에서 안정을 유지한다. 상기 신호(23)의 처음의 q개의 비트들에 의해 상기 콘덕턴스(6)의 처음의 2q-1개의 트랜지스터들이 ON으로 전환될 때, 상기 신호(17)에 의해서는 콘덕턴스(7)에 있어서 (p = 2q-1)이거나 (p = 2q) 또는 (p = 2q-2)인 처음의 p개의 트랜지스터들이 ON으로 전환된다. 상기 콘덕턴스(6)와 콘덕턴스(7)는 동일한 구성품(14) 내에 집적되어 트랜지스터들이 동일한 구조를 가지고 있으므로, 동작 드리프트 및 제조상의 산포 특성들은 동일한 구성품내의 요소들에 모두 공통으로 영향을 주는 바, 여기에 의존되지 않고 모두 동일한 콘덕턴스 값을 갖는다. 따라서 콘덕턴스(6)의 값은, 각각 ON 상태인 2q번째 및 2q-1번째의 마지막 트랜지스터의 콘덕턴스의 최대값과 동등한 콘덕턴스값의 근사치안에 콘덕턴스(7)의 값과 동등하다.
안정된 조건에서 상기 신호(17)의 값이 2q-1 및 2q 사이에서 변동할 때, 상술한 것과 같이, 이는 콘덕턴스(7)의 ON된 2q-1 및 2q 트랜지스터의 콘덕턴스에 해당하는, 두개의 콘덕턴스값에 해당하며, 두개의 콘덕턴스(7)값 사이에 표준 콘덕턴스(8)의 값이 포함된다. 동일한 방법으로, 안정된 조건에서 상기 신호(17)의 값이 2q - 1 및 2q - 2 사이에서 변동할 때, 상술한 것과 같이, 이는 콘덕턴스(7)의 ON된 2q - 1 및 2q - 2 트랜지스터의 콘덕턴스에 해당하는, 두개의 콘덕턴스값에 해당하며, 두개의 콘덕턴스(7)값 사이에 표준 콘덕턴스(8)의 값이 포함된다. 콘덕턴스(7)가 상대 정확도 △p로서 콘덕턴스(8)의 값을 사이에 둔 두개의 이산값 사이에서 변동할 때, 콘덕턴스(6)는 동일한 상대 정확도로서 콘덕턴스(8)의 값으로, 2q - 1 트랜지스터가 ON으로 전환된 것에 해당하는, 상기 두개의 값중의 하나에 안정된 채로 있다. 에러는 콘덕턴스(7)에 비해 더 크지 않지만, 콘덕턴스(6)는 콘덕턴스(8)의 값을 사이에 둔 두개의 값 사이에서 변동하지 않는 장점이 있다.
따라서 상기 이산 신호(17)는 참 값을 사이에 둔 두개의 연속적인 값 사이에서 변동하면서 요구되는 참 값에 근사한다. 논리유닛(4)은 콘덕턴스(6)의 값을 신호(17)에서 요구된 참 값에 근사된 에러 인터발을 변화시키지 않으며 안정된 값으로 조정되도록 한다.
제4도는 논리유닛(2)의 실시예를 보인다. 논리유닛(2)은 D형 플립 플롭(30), BCD형 카운터(31) 및 인버터(33)와 NAND게이트(32 및 35)를 포함하는 조합회로(34)를 포함한다. 플립 플롭(30)의 출력(Q)은 신호(15)의 각 펄스마다 신호(22)의 부호에 따라서, 상태가 변화한다. 카운터(31)는 신호(15)의 각 펄스마다 출력(Q)이 1이면 양으로 증가하고 출력(Q)이 0이면 음으로 증가하도록 상태를 변화한다. 플립 플롭(30)은 예를 들어, 신호(15)의 상승 에지에서 상태를 변화시키며, 카운터(31)는 신호(15)의 하강 에지에서 상태를 변화시킨다. 만일 펄스(15)의 폭이 충분하면, 플립 플롭(30)은, 신호(22)가 0레벨과 1레벨의 사이의 바로 중간상태에 있는 준스테이블(metastable)상태에 있을 경우에도, 카운터(31)가 카운트하는 순간 0또는 1에서 안정된 상태에 있을 것이 확실하다. 따라서, 카운터(31)의 연속한 두개의 값은 필히 한 유닛만큼 다르다. 카운터(31)로부터의 출력비트의 수는 논리유닛(2)으로부터의 출력신호(20)의 비트와, 2의 누승(power)의 지수(exponent)와 동등하다. 카운터(31)는 0값 이하로 카운트하는 것을 방지하기 위해, 그의 모든 비트들이 0인 종점(stop)에 의해 제한되며, 그의 최대값인 2n이상으로 카운트하는 것을 방지하기 위해, 그의 모든 비트들이 1인 종점(stop)에 의해 제한된다. 예를 들어, 신호(20)의 비트의 수가 2n = 8인 경우, 카운터(31)는 3비트 카운터이다. 신호(20)는 p1에서 p8인, 2n개의 비트로 구성된다. 신호(20)의 i번째 비트는 상기 카운터의 값이 i와 동등할 때에 i번째 게이트(32)에 의해 1로 세트(set)되며, (i+1)번째 비트가 1인 한 i번째 게이트(35)에 의해 1로 유지된다. 2n번째 비트는 뒤따르는 비트에 의해 유지되지 않으며; 예를 들어, 2n번째 게이트(35)의 제2입력에 계속하여 1인 어떤 신호 s를 공급하여 얻을 수 있다.
제5도는 논리유닛(4)의 실시예를 보인다. 논리유닛(4)은 클럭 신호(15)에 의해 갱신되는, 플립 플롭 레지스터(36)를 포함한다. 신호(17)는 p1에서 p8의 2n개의 도선들을 통해 레지스터(36)에 입력된다. 레지스터(36)로부터의 출력은 각각 신호(15)의 상승 에지에서 p1에서 p8의 2n개의 도선들의 각각의 비트와 동등한 비트를 전송하는 pp1에서 pp8의 2n개의 도선들을 통한다. pp1에서 pp8의 도선들의 각각은 플립 플롭 레지스터(37)와, 또한 인버터(26), NOR게이트(27) 및 NAND게이트(28)로 구성된 조합회로(29)에 동시에 연결된다. 플립 플롭 레지스터(37)는 클럭신호(15)에 의해 갱신된다. 레지스터(37)로부터의 출력은 각각 신호(15)의 상승 에지에서 pp1에서 pp8의 2n개의 도선들의 각각의 비트와 동등한 비트를 전송하는 pn1에서 pn8의 2n개의 도선들을 통한다. pp1에서 pp8까지의 도선상의 비트들은 신호(15)의 동일한 상승 에지에서 갱신되기 때문에, pn1에서 pn8까지의 도선상의 비트들은 앞서의 클럭 사이클로부터의 pp1에서 pp8까지의 도선상의 비트들과 동등하다. 레지스터(37)로부터의 2n개의 출력도선들은 조합회로(29)에 연결된다. 조합회로(29)는, 제2도의 예에 있어서의 참조부호 q1에서 q5인 n+1개의 2진신호를 발생시킨다. q1에서 q5까지의 신호들은 다음의 논리 방정식들에 따르며, 여기서 +부호는 논리화(論理和)(disjunction) 연산을 의미하며,부호는 논리곱(junction) 연산을 의미한다.
q1 = pn1.
이것은 콘덕턴스(6)의 잔류값을 확실히 보증하는 바, 이는 콘덕턴스(7)의 값과 동일하다.
q2 = (pp2+pn2)(pp3+pn3).
신호의 비트들이 계속하여 증가하는 순서로 1로 세트되거나, 감소하는 순서로 0으로 세트되므로, pp3이 1로 세트되자마자 q2가 1로 세트되고, pp2가 0으로 전환되자마자 q2는 0으로 리세트되며, 그 후 pp3 및 pn3은 0으로 있다.
q3 = (pp3+pn3)(pp4pn4).
만일 p4비트가 1에서 두번 런하면(twice running) q3비트는 1로 세트된다. 말하자면 만일 p5비트가 1로 세트되면 신호(17)는 영구적으로 변한다. pp4, 즉 p4가 0으로 전환되자마자 q3비트는 0으로 리세트된다.
q4 = (pp5+pn5)(pp6pn6).
q5 = (pp6pn6)(pp7pn7)(pp8pn8).
만일 p6비트가 1에서 두번 런하면(twice running) q4비트는 1로 세트된다. 말하자면 만일 p7비트가 1로 세트되면 신호(17)은 영구적으로 변한다. pp6, 즉 p6이 0으로 전환되자마자 q4비트는 0으로 리세트된다. 만일 p8비트가 1에서 두번 런하면(twice running) q5비트는 1로 세트된다. 말하자면 만일 가상적이든지 또는 실제적이든지간에 p9비트가 1로 세트되면 신호(17)은 영구적으로 변한다. pp8, 즉 p8이 0으로 전환되자마자 q5비트는 0으로 리세트된다.
따라서 q1에서 q5비트들은 n = 4 일 때 n+1개로서 신호(21)의 소정조건에 따름을 알 수 있다. 4보다 큰 2의 누승에 대해서는, q4 및 q5를 제공하는 상기 마지막 두개의 방정식의 각각에 다음 비트쌍을 인가하면 충분하다. 예를 들어, n = 8이라면:
q6 = (pp9+pn9)(pp10pn10).
q7 = (pp10pn10)(pp11pn11)(pp12pn12).
q8 = (pp13+pn13)(pp14pn14).
q9 = (pp14pn14)(pp15pn15)(pp16pn16).
본 발명의 범위안에서, 수행하고자 하는 함수로부터 기타의 조합회로(29)도 쉽사리 추론가능하다.
Claims (7)
- 고정된 상대 정확도 △p로서 정확한 값(exact value)을 양자화하기 위하여 스텝값으로 부호화된 디지탈 제어신호(17) 수단에 의해 조정되는 적어도 하나의 콘덕턴스(6)를 포함하며, 이 콘덕턴스(6)는 스텝값을 한정하는 각각의 콘덕턴스 요소로 이루어진 집적회로에 있어서, 상기 콘덕턴스 요소의 각각은 상기 콘덕턴스(6)값의 단일 레벨이 상기 디지탈 제어신호(17)의 두개의 연속적 레벨값에 해당하도록 치수화되어 있는 것을 특징으로 하며, 만일 상기 디지탈 제어신호(17)의 두개의 레벨값의 처음 레벨값이 정확한 값보다 낮으면, 대응하는 콘덕턴스 요소가 인에이블되고, 혹은 상기 디지탈 제어신호(17)의 두개의 레벨값의 처음 레벨값이 정확한 값보다 높으면, 대응하는 콘덕턴스 요소가 디스에이블되는 것을 특징으로 하는 집적회로.
- 제1항에 있어서, 이 집적회로는 상기 디지탈 제어신호(17)를 어떤 신호(15)에 의해 정해진 주파수로서 샘플하는 논리유닛(4)을 포함하며, 이 논리유닛(4)은 디지탈 구동신호(21)를 발생시키고, 이 디지탈 구동신호(21)는 상기 신호(17)에 있어서의 q개의 비트들이 1일 때 상기 콘덕턴스(6)에서의 q개의 콘덕턴스 요소를 인에이블하게 하며, 상기 디지탈 구동신호(21)의 q번째 비트는 상기 디지탈 제어신호(17)의 2q-2번째 비트가 1로 샘플되면 1로 세트되고, 상기 디지탈 제어신호(17)의 2q-2번째 비트가 0으로 샘플되면 0으로 세트되는 것을 특징으로 하는 디지탈 제어신호(17) 수단에 의해 조정되는 적어도 하나의 콘덕턴스(6)를 포함하는 집적회로.
- 제1항에 있어서, 이 집적회로는 논리유닛(4)을 포함하며, 이 논리유닛(4)은 디지탈 구동신호(21)를 발생시키고, 이 디지탈 구동신호(21)는 상기 신호(17)에 있어서의 q개의 비트들이 1일 때 상기 콘덕턴스(6)에서의 q개의 콘덕턴스 요소를 인에이블하게 하며, 상기 디지탈 구동신호(21)의 q번째 비트는 상기 디지탈 제어신호(17)의 2q-1번째 비트가 1로 스위칭되면 1로 세트되고, 상기 디지탈 제어신호(17)의 2q-2번째 비트가 0으로 스위칭되면 0으로 세트되는 것을 특징으로 하는 디지탈 제어신호(17) 수단에 의해 조정되는 적어도 하나의 콘덕턴스(6)를 포함하는 집적회로.
- 제1항에 있어서, 이 집적회로는 콘덕턴스(7)를 포함하며, 이 콘덕턴스(7)는 각각이 스텝값을 한정하는 콘덕턴스 요소를 포함하고, 각 콘덕턴스 요소는 하나의 콘덕턴스값 레벨이 상기 디지탈 제어신호값의 하나의 레벨에 해당하도록 치수화되어 있으며, 상기 제어신호(17)에 있어서 값이 1인 비트의 각각은 상기 콘덕턴스(7)의 콘덕턴스 요소의 하나를 인에이블하며, 값이 0인 비트의 각각은 상기 콘덕턴스(7)의 콘덕턴스 요소의 하나를 디스에이블하는 것을 특징으로 하는 디지탈 제어신호(17) 수단에 의해 조정되는 적어도 하나의 콘덕턴스(6)를 포함하는 집적회로.
- 제4항에 있어서, 이 집적회로는 2진신호(22)를 발생시키는 비교기(1)를 포함하며, 상기 2진신호(22)의 제1상태는 집적회로의 외부에 있는 콘덕턴스(8)의 정확한 값보다 낮은 값인 콘덕턴스(7)의 콘덕턴스값에 해당하는 상태이며, 상기 2진신호(22)의 제2상태는 집적회로의 외부에 있는 콘덕턴스(8)의 정확한 값보다 높은 값인 콘덕턴스(7)의 콘덕턴스값에 해당하는 상태인 것을 특징으로 하는 디지탈 제어신호(17) 수단에 의해 조정되는 적어도 하나의 콘덕턴스(6)를 포함하는 집적회로.
- 제5항에 있어서, 이 집적회로는 논리유닛(2)을 포함하며, 이 논리유닛(2)은 어떤 신호(15)에 의해 주어진 주파수로서 상기 신호(22)를 샘플하며, 또한 이 논리유닛(2)이 상기 신호(22)가 제1상태인 것을 샘플하면 p번째 비트가 1로 세트된 디지탈 신호(20)를 발생시키고, 상기 신호(22)가 제2상태인 것을 샘플하면 p번째 비트가 0으로 세트된 디지탈 신호(20)를 발생시키는 논리유닛(2)인 것을 특징으로 하는 디지탈 제어신호(17) 수단에 의해 조정되는 적어도 하나의 콘덕턴스(6)를 포함하는 집적회로.
- 제6항에 있어서, 상기 논리유닛(2)은 카운터(31) 및 조합회로(34)를 포함하며, 이 카운터(31)는 상기 신호(22)가 제1상태이면 증가되고, 상기 신호(22)가 제2상태이면 감소되는 카운터(31)이고, 상기 조합회로(34)는 상기 카운터(31)에 의해 주어진 값과 동일한 값의 갯수만큼 신호(20)의 비트의 p개를 1로 세트하는 조합회로(34)인 것을 특징으로 하는 디지탈 제어신호(17) 수단에 의해 조정되는 적어도 하나의 콘덕턴스(6)를 포함하는 집적회로.
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