CN103684428B - 一种用于全数字锁相环的动态器件匹配的方法 - Google Patents

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Abstract

本发明属于微电子及集成电路技术领域，具体涉及一种用于全数字锁相环的动态器件匹配的方法，尤其是一种应用在全数字锁相环中的，改善锁相环输出频谱的动态器件匹配的方法。本方法通过包括：分频倍数可变时钟分频器，伪随机码发生器，二进制‑温度计码转换电路和桶形移位器阵列的电路对数字控制振荡器中控制字进行码值转换，并随机移位，降低电容不匹配对数字控制振荡器输出频谱的影响；本发明的方法尤其适用于全数字锁相环的电路设计，在数字控制振荡器模块的设计和制造的过程中，具有重要的实用价值。

Description

一种用于全数字锁相环的动态器件匹配的方法
技术领域
本发明属于微电子及集成电路技术领域，涉及改善电容不匹配的方法，具体涉及用于全数字锁相环的动态器件匹配的方法，尤其是一种应用在全数字锁相环中的，改善锁相环输出频谱的动态器件匹配的方法。
背景技术
据报道，锁相环结构(PLL)在无线通信与数字电路时钟恢复领域的应用越来越广泛。
现有技术公开了传统的锁相环结构(PLL)电路由全定制(模拟/射频电路)而成，电路的性能受工艺，电源电压，温度（PVT）的影响比较大，而另一方面，几十纳米级的CMOS技术已为数字电路带来了巨大的恩惠，但对于模拟/射频电路来说却没有如此明显大的益处，其中的原因是，因为模拟/射频电路中的无源部分(电容，电感等)并没有随工艺按比例缩小，同时工艺的发展使电源电压降低，因此，对于模拟/射频的电路的设计提出了更高的要求。在这样的形势下，一种基于数字IC设计方法的锁相环ADPLL（ADPLL,All Digital Phase Locked Loop）应运而生，数字锁相环ADPLL的主要优点在于受工艺的影响较小，易于与其他数字电路集成，面积小，并能够充分从集成电路的工艺按比例缩小中收益，ADPLL用数字的鉴相器，滤波器等代替传统模拟锁相环的电荷泵，低通滤波器结构。在ADPLL中，频率控制字（FCW）为若干位的数字信号，代表期望的输出频率与输入参考信号频率之间的倍数关系，数字控制振荡器（DCO）的输出正弦信号经过计数器（COUNTER）与时间-数码转换器（TDC）之后转换为数码，该数码表示当前DCO的输出频率与参考频率之间的倍数关系，在数字鉴相器中得到FCW与TDC,COUNTER输出的差值，再将这一差值累加，累加得到的数码表示期望的输出信号与当前DCO输出信号之间相位的差值，最终这一差值再经过低通滤波处理之后去控制DCO的输出频率，这样就形成了一个环路（ADPLL的简易原理框图如图1所示）。整个环路的输出信号频率是由数字信号控制DCO中的开关电容阵列来控制的，但是在DCO模块的设计和制造的过程中，由于工艺偏差等问题，会使数字控制振荡器（DCO）中的电容元件出现不匹配的情况，而不匹配的情况的出现将影响到环路的输出信号频谱，针对这样的情况，本发明拟提供一种改善电容不匹配的方法。
发明内容
本发明的目的是为克服现有技术存在的缺陷，提供一种改善电容不匹配的方法。具体涉及一种用于全数字锁相环的动态器件匹配的方法，尤其是一种应用在全数字锁相环中的，改善锁相环输出频谱的动态器件匹配的方法。
本发明方法中，通过对数字控制振荡器（DCO）中控制字进行码值转换，并随机移位达到降低电容不匹配对DCO输出频谱的影响。
具体而言，本发明的用于全数字锁相环的动态器件匹配的方法，其特征在于，通过对数字控制振荡器（DCO）中控制字进行码值转换，并随机移位，其中，当控制电容阵列的温度计码是“000011”时，随机的选择电容值与理想值之间有偏差的两个不固定电容，对每个电容的偏差取平均，减小电容不匹配对输出频谱的影响。
更具体的，本发明的用于全数字锁相环的动态器件匹配的方法，通过下述的电路实现，所述的电路包括：参考时钟分频器（分频倍数可变），伪随机码发生器，二进制-温度计码转换电路和桶形移位器阵列。
本发明中，所述的伪随机码发生器是由分频时钟驱动的伪随机码发生器；
本发明中，所述的时钟是整个全数字锁相环环路的输入参考信号；
本发明中，由伪随机码发生器控制移位位数；
本发明中，输入是温度计码的桶形移位器阵列；
本发明中，所述的电路的输入为二进制码，该二进制码表示DCO的当前输出相位与ADPLL期望输出的相位差值，在电路中经过码制转换，并进行随机移位之后，电路输出经过随机移位后的温度计码直接控制ADPLL中DCO的电容阵列，
本发明中，组成所述电容阵列的电容均有相同的电容值。
本发明中，输入的二进制信号先通过码制转换电路。
(binary-to-thermometer encoder)转换为温度计码，由分频后的时钟驱动的伪随机序列发生器(pseudo-random code generator)输出伪随机序列到桶形移位器阵列(barrel shifter)，再由桶形移位器阵列实现温度计码的随机移位处理，移位器的输出驱动DCO开关电容阵列中的一部分电容（该部分是由相同值的电容组成的开关电容阵列），实现对同一电容值的不同电容的动态选择。
本发明在数字控制振荡器（DCO）中，考虑2n个具有相同电容值的电容，它们由2nbit的温度计码来控制开关，该2nbit的温度计码是由n bit的二进制码转换而来。通常在理想的情况下，电容阵列中的各个电容值都是相同的，所以“1”的个数完全相同的温度计码都会使DCO有同样频率的输出信号，比如温度计码“001100”与“110000”；而在实际中，由于工艺偏差的存在，实际生产出来的电容距离理想值均有一定程度的偏差，因此每个电容的电容值均不一定相等，例如，如果控制电容阵列的温度计码是“000011”，操作时只是选择六个电容中的最后两个电容，并且以后每次出现“000011”时，总是选择最后两个电容，因为该两个电容的电容值与理想值之间有偏差，所以这时的输出信号的频率就会偏离理想的频率，本发明中突出的技术方案是，在每次出现“000011”时，选择的两个电容都不固定，并且是随机的，其实质是对每个电容的偏差取了平均，本发明的办法明显减小电容不匹配对输出频谱的影响。
本发明提供了用于全数字锁相环的动态器件匹配的方法的具体的工作过程，参照图2所示，本发明方法中以8个电容为例（U0-U7）：图中的SP（Start Pointer）指的是起始的器件编号，图2（a）与图2（b）的区别在于在（a）中每经过2个时钟周期SP发生改变，而（b）中每经过4个时钟周期SP发生改变，具体过程为:在图2（a）中，第一个时钟周期内，输入是2，SP=0，所以｛U0,U1｝被选择；第二个时钟周期，输入是3，SP不变，因此｛U0,U1，U2｝被选择；第三个时钟周期内，输入是1，SP变为3，因此只有U3被选择……(a)中其他情况可以以此类推；图2(b)，第一个时钟周期内，输入是3，SP=0，所以｛U0,U1 U2｝被选择，第二，三，四个时钟周期与此类似，直到第五个时钟周期时，SP变为6，输入是4，所以｛U6,U7U0,U1｝被选择，以下的时钟周期与此类似。
上述工作过程中，输入信号是未经过处理的温度计码，而SP的值由外来的伪随机码控制。
本发明的改善电容不匹配的方法尤其适用于全数字锁相环的电路设计，在DCO模块的设计和制造的过程中，具有重要的实用价值。
为了便于理解，以下将结合具体的附图和实施例对本发明的改善电容不匹配的方法进行详细地描述。需要特别指出的是，具体实例和附图仅是为了说明，显然本领域的普通技术人员可以根据本文说明，在本发明的范围内对本发明做出各种各样的修正和改变，这些修正和改变也纳入本发明的范围内。
附图说明
图1是传统的简易ADPLL的原理框图。
图2是本发明中阐述的算法的实际工作过程。
图3是本发明具体的电路实现框图。
图4是未含有本发明电路的ADPLL环路输出频谱。
图5是含有本发明电路的ADPLL环路输出频谱。
具体实施方式
实施例1
结合图3所示，输入的二进制信号先通过码制转换电路(binary-to-thermometer encoder)转换为温度计码，而由分频后的时钟（所述的时钟是整个ADPLL的输入参考信号）驱动的伪随机序列发生器(pseudo-random code generator)输出伪随机序列到桶形移位器阵列(barrel shifter)，再由桶形移位器阵列实现温度计码的随机移位处理，移位器的输出驱动DCO开关电容阵列中的一部分电容（该部分是由相同值的电容组成的开关电容阵列），实现对同一电容值的不同电容的动态选择；在上述过程中，实际上码制转换电路产生了图2中的输入，而图2中SP的值由伪随机码发生器来产生，温度计码的移位处理由桶形移位器实现，通过上述的一个电路设计，整个动态匹配模块在DCO的电容阵列之前对DCO控制字进行处理，最终达到减小电容不匹配的目的；
本实施例分别用同样的频率控制字仿真未含有本发明电路与含有本发明电路的ADPLL环路，输出频谱图结果显示，含有本发明电路的ADPLL的输出比未含有本发明电路的ADPLL在期望的输出频点处（2.56GHz）输出幅度高1.73dB，说明本发明起到了降低DCO电容不匹配对DCO输出频谱影响的作用（如图4，图5所示）。

Claims (7)

1.一种用于全数字锁相环的动态器件匹配的方法，其特征在于，通过下述的电路对数字控制振荡器中控制字进行码值转换，并随机移位，降低电容不匹配对数字控制振荡器输出频谱的影响；
所述的电路包括：分频倍数可变时钟分频器，伪随机码发生器，二进制-温度计码转换电路和桶形移位器阵列；
所述电路中信号走向为：输入的二进制信号先通过码制转换电路转换为温度计码，由分频后的时钟驱动的伪随机序列发生器输出伪随机序列到桶形移位器阵列，再由桶形移位器阵列实现温度计码的随机移位处理，移位器的输出驱动DCO开关电容阵列中的一部分电容。
2.按权利要求1所述的用于全数字锁相环的动态器件匹配的方法，其特征在于，所述的伪随机码发生器是由分频时钟驱动的伪随机码发生器。
3.按权利要求1所述的用于全数字锁相环的动态器件匹配的方法，其特征在于，所述的时钟是整个全数字锁相环环路的输入参考信号。
4.按权利要求1所述的用于全数字锁相环的动态器件匹配的方法，其特征在于，所述伪随机码发生器控制移位位数。
5.按权利要求3所述的用于全数字锁相环的动态器件匹配的方法，其特征在于，所述的输入是温度计码的桶形移位器阵列。
6.按权利要求1所述的用于全数字锁相环的动态器件匹配的方法，其特征在于，所述的电路的输入为二进制码，该二进制码表示数字控制振荡器的当前输出相位与ADPLL期望输出的相位差值，在电路中经过码制转换，并进行随机移位之后，电路输出经过随机移位后的温度计码直接控制ADPLL中DCO的电容阵列。
7.按权利要求6所述的用于全数字锁相环的动态器件匹配的方法，其特征在于，组成所述电容阵列的电容均有相同的电容值。
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