JP2013211771A - Δσａｄ変換器および信号処理システム - Google Patents
Δσａｄ変換器および信号処理システム Download PDFInfo
- Publication number
- JP2013211771A JP2013211771A JP2012081788A JP2012081788A JP2013211771A JP 2013211771 A JP2013211771 A JP 2013211771A JP 2012081788 A JP2012081788 A JP 2012081788A JP 2012081788 A JP2012081788 A JP 2012081788A JP 2013211771 A JP2013211771 A JP 2013211771A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- modulator
- converter
- signal
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
【課題】ディザを使わずに量子化誤差を低減でき、“dead-zone”問題を解決することが可能で、ロバストな回路の具現化が可能なΔΣＡＤ変換器および信号処理システムを提供する。
【解決手段】入力信号を供給されるクロックの周波数に応じた回数積分処理を行い、このクロックに同期してデジタル信号に変換するアナログデジタル（ＡＤ）変換を行うＬａ（Ｌａは１を含む正数）次のΔΣ変調器と、ΔΣ変調器の出力側に縦続されたＬｄ（Ｌｄは１を含む正数）次のデジタルフィルタと、入力信号を積分する回数を決めるクロック周波数を入力信号値に応じて変化させ、少なくとも上記ΔΣ変調器に供給する周波数可変部とを有する。
【選択図】図８
【解決手段】入力信号を供給されるクロックの周波数に応じた回数積分処理を行い、このクロックに同期してデジタル信号に変換するアナログデジタル（ＡＤ）変換を行うＬａ（Ｌａは１を含む正数）次のΔΣ変調器と、ΔΣ変調器の出力側に縦続されたＬｄ（Ｌｄは１を含む正数）次のデジタルフィルタと、入力信号を積分する回数を決めるクロック周波数を入力信号値に応じて変化させ、少なくとも上記ΔΣ変調器に供給する周波数可変部とを有する。
【選択図】図８
Description
本技術は、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等の信号処理系に応用されるΔΣ変調技術に基づくΔΣＡＤ（アナログデジタル）変換器および信号処理システムに関するものである。
図１は、チャージバランス（Charge-balancing）ΔΣＡＤ変換器の基本的な構成を示すブロック図である。
図１のΔΣＡＤ変換器１は、ΔΣ変調器２、およびΔΣ変調器２の出力側に縦続接続されたデジタルフィルタ３を有する。
ΔΣ変調器２は、積分器２１と、たとえば１〜５ビット（bit）の分解能のＡＤ変換器２２と、ＡＤ変換器２２と同じビット数のＤＡ（デジタルアナログ）変換器２３と、入力段の減算器２４により構成される。
ΔΣ変調器２は、フィードバックを用いたシステムであるため、回路の非線形性、ノイズが圧縮され、高分解を実現することができる。
ΔΣ変調器２は、積分器２１と、たとえば１〜５ビット（bit）の分解能のＡＤ変換器２２と、ＡＤ変換器２２と同じビット数のＤＡ（デジタルアナログ）変換器２３と、入力段の減算器２４により構成される。
ΔΣ変調器２は、フィードバックを用いたシステムであるため、回路の非線形性、ノイズが圧縮され、高分解を実現することができる。
ΔΣ変調器２は、入力信号としてＤＣ信号、あるいは時変信号をサンプルホールドし、一回の変換期間において一定であると見なせる信号が入力される（図２の“Analog In”）。
ΔΣＡＤ変換器１において、少なくともΔΣ変調器２内のＡＤ変換器（ＡＤＣ）２２およびＤＡ変換器（ＤＡＣ）２３、さらにデジタルフィルタ３はクロックＣＫによって動作する。
ＡＤＣ２２が１ビット出力である場合はＡＤＣとは単にコンパレータである。また、ＤＡＣ２３は規定のリファレンスレベル（電圧と仮定しＶｒｅｆと記すが、もちろん適宜電流値であってもかまわない）をフィードバックする。
なお、デジタルフィルタ３はデシメーションフィルタと呼ばれることもある。また、以降の説明からわかる通り、本質的にはデジタルの積分器つまりＡＤ出力が１ビットであれば“カウンタ”である。
ΔΣＡＤ変換器１において、少なくともΔΣ変調器２内のＡＤ変換器（ＡＤＣ）２２およびＤＡ変換器（ＤＡＣ）２３、さらにデジタルフィルタ３はクロックＣＫによって動作する。
ＡＤＣ２２が１ビット出力である場合はＡＤＣとは単にコンパレータである。また、ＤＡＣ２３は規定のリファレンスレベル（電圧と仮定しＶｒｅｆと記すが、もちろん適宜電流値であってもかまわない）をフィードバックする。
なお、デジタルフィルタ３はデシメーションフィルタと呼ばれることもある。また、以降の説明からわかる通り、本質的にはデジタルの積分器つまりＡＤ出力が１ビットであれば“カウンタ”である。
次に、チャージバランスΔΣＡＤ変換器１の動作を図２に関連付けて説明する。
図２（Ａ）〜（Ｃ）は、図１のチャージバランスΔΣＡＤ変換器の動作を説明するための図である。
図２（Ａ）は積分器の出力波形を、図２（Ｂ）は変調器（変換器）の出力を、図２（Ｃ）はリセット制御波形を、それぞれ示している。
図２（Ａ）〜（Ｃ）は、図１のチャージバランスΔΣＡＤ変換器の動作を説明するための図である。
図２（Ａ）は積分器の出力波形を、図２（Ｂ）は変調器（変換器）の出力を、図２（Ｃ）はリセット制御波形を、それぞれ示している。
前述のとおり全体システムは周波数が固定のクロックＣＫで動作しており、図２（Ａ）に示すクロック周期ＴＣＫがそれに相当する。
入力信号は、図２（Ｃ）に示す「１変換期間ＴＣＮＶ１」において一定と見なされ、クロック周期毎に積分器２１に入力される。すなわち、「１変換期間ＴＣＮＶ１」内のクロック数をＮと設定すると、入力信号はＮ回積分器２１に入力され積算される。
入力信号は、図２（Ｃ）に示す「１変換期間ＴＣＮＶ１」において一定と見なされ、クロック周期毎に積分器２１に入力される。すなわち、「１変換期間ＴＣＮＶ１」内のクロック数をＮと設定すると、入力信号はＮ回積分器２１に入力され積算される。
一方で、積分器２１の出力にはＡＤＣ２２が配置されている（図２では１ビットＡＤＣの例として説明される）。
積分器２１の出力がそのＡＤＣ２２、すなわちこの例ではコンパレータの閾値に達するとＡＤＣ２２の出力ビットが立ち、それが後段のデジタルフィルタ３に入力される。これと並行してＤＡＣ２３によって規定のアナログ量が入力にフィードバックされ積分器２１に入力される。
積分器２１の出力がそのＡＤＣ２２、すなわちこの例ではコンパレータの閾値に達するとＡＤＣ２２の出力ビットが立ち、それが後段のデジタルフィルタ３に入力される。これと並行してＤＡＣ２３によって規定のアナログ量が入力にフィードバックされ積分器２１に入力される。
たとえば、入力信号を電圧と仮定しＶｉｎと記すと、ＡＤＣ２２の出力ビットが立ったサイクルでは既定のリファレンス電圧Ｖｒｅｆが入力から減算器２４で減算され積分器２１に入力される。
これによってそれまでの積分値からはリファレンス電圧Ｖｒｅｆが一旦減算され、積分器２１の出力は、図２（Ａ）に示すような波形動作を繰り返す。
「１変換期間ＴＣＮＶ１」においてこれが繰り返され、結局、積分器２１の出力には（Ｎ×Ｖｉｎ）の入力信号が加算され、｛（出力ビットが１となった回数）×Ｖｒｅｆ｝が減算されて現れる。
これによってそれまでの積分値からはリファレンス電圧Ｖｒｅｆが一旦減算され、積分器２１の出力は、図２（Ａ）に示すような波形動作を繰り返す。
「１変換期間ＴＣＮＶ１」においてこれが繰り返され、結局、積分器２１の出力には（Ｎ×Ｖｉｎ）の入力信号が加算され、｛（出力ビットが１となった回数）×Ｖｒｅｆ｝が減算されて現れる。
以上の動作から、コンパレータ（ＡＤＣ）入力がオーバーロードしないという条件下では、アナログ入力である（Ｎ×Ｖｉｎ）の出力での推定値が、｛（出力ビットが１となった回数）×Ｖｒｅｆ｝である。
その結果、Ｖｉｎの推定値が｛（出力ビットが１となった回数）×（Ｖｒｅｆ／Ｎ）となる。
“回数”の粒度は１であり、（Ｖｒｅｆ／Ｎ）刻みであるが、Ｎを大きく設定することにより精度を上げることができる。
一般的には入力信号として正負の値をとり、ＤＡＣ２３からのフィードバックも±Ｖｒｅｆで動作し、変換器としての分解能はＶＩｓｂ＝（２Ｖｒｅｆ／Ｎ）で表される。
その結果、Ｖｉｎの推定値が｛（出力ビットが１となった回数）×（Ｖｒｅｆ／Ｎ）となる。
“回数”の粒度は１であり、（Ｖｒｅｆ／Ｎ）刻みであるが、Ｎを大きく設定することにより精度を上げることができる。
一般的には入力信号として正負の値をとり、ＤＡＣ２３からのフィードバックも±Ｖｒｅｆで動作し、変換器としての分解能はＶＩｓｂ＝（２Ｖｒｅｆ／Ｎ）で表される。
なお、動作からわかる通り、リファレンス電圧Ｖｒｅｆは変換器として扱える入力信号の最大値を決めるため、分解能を向上するためにリファレンス電圧Ｖｒｅｆを低減することはＳ／Ｎ向上につながらない。
図３は、具体例として１次ΔΣ変調器および１次デジタルフィルタによるΔΣＡＤ変換器の構成例を示す図である。
図３においても、ＡＤＣ２２は１ビットの例で示している。
図３においても、ＡＤＣ２２は１ビットの例で示している。
図４は、量子化誤差を入力信号レベルに対して示したグラフであって、ＶＩｓｂ＝（２Ｖｒｅｆ／Ｎ）の分解能である。
図４において、縦軸はＶＩｓｂで規格化されている。
図４において、縦軸はＶＩｓｂで規格化されている。
図５は、１次ΔΣ変調器および２次デジタルフィルタによるΔΣＡＤ変換器の構成例を示す図である。
一般的に知られている量子化誤差の低減手法として、図５に示すように，ΔΣ変調器２の次数に対してより高次の次数のデジタルフィルタ３を設置する方法がある。
図５はデジタルフィルタとして２次の積分器を設置した例である。
１次積分器すなわち１段カウンタ３１−１では１変換期間ＴＣＮＶ１でのフィルタ出力としてとり得る値はＮ値であるが、２段にすることで、｛ＮＣ２＝Ｎ（Ｎ−１）／２｝まで向上する。
一般的に知られている量子化誤差の低減手法として、図５に示すように，ΔΣ変調器２の次数に対してより高次の次数のデジタルフィルタ３を設置する方法がある。
図５はデジタルフィルタとして２次の積分器を設置した例である。
１次積分器すなわち１段カウンタ３１−１では１変換期間ＴＣＮＶ１でのフィルタ出力としてとり得る値はＮ値であるが、２段にすることで、｛ＮＣ２＝Ｎ（Ｎ−１）／２｝まで向上する。
図６は、図５の１次ΔΣ変調器および２次デジタルフィルタの構成による効果を量子化誤差としてみたグラフである。
図６において、縦軸はＶＩｓｂで規格化されている。
図６において、縦軸はＶＩｓｂで規格化されている。
"Theory and Applications of Incremental△Σ Converters", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS−Ｉ: REGULAR PAPERS, VOL. 51, NO. 4, APRIL 2004
ところが、図６からもわかる通り、上記方式によれば、入力信号レベルが小さい領域では、図５のようにデジタルフィルタ３の次数ＬｄをΔΣ変調器２の次数Ｌａに対してより高次にする効果が得られない。
これはコンパレータからの出力ビットが１となって始めてＬｄの高次化効果が得られるためであり、入力信号レベルが小さい領域ではΔΣ変調器で決まるＶＩｓｂ＝（２Ｖｒｅｆ／Ｎ）の粒度が顕在化してしまうことによる。
これはコンパレータからの出力ビットが１となって始めてＬｄの高次化効果が得られるためであり、入力信号レベルが小さい領域ではΔΣ変調器で決まるＶＩｓｂ＝（２Ｖｒｅｆ／Ｎ）の粒度が顕在化してしまうことによる。
この問題（“dead-zone”問題）に対処するため、図７に示すような方法がとられている。
すなわち、図７では、コンパレータ（ＡＤＣ）の入力にディザを加え、入力レベルが小さい領域においてもコンパレータが動作し出力ビットがトグルすることで後段の高次積分器による効果を得ようとする方法が採られている。
すなわち、図７では、コンパレータ（ＡＤＣ）の入力にディザを加え、入力レベルが小さい領域においてもコンパレータが動作し出力ビットがトグルすることで後段の高次積分器による効果を得ようとする方法が採られている。
しかしながらこの方法では、ディザ発生回路によって付加されるノイズの管理、あるいは不完全なランダム性による予期せぬ不具合など、特に設計管理、設計保証の観点で困難さをもたらすという不利益がある。
本技術は、ディザを使わずに量子化誤差を低減でき、“dead-zone”問題を解決することが可能で、ロバストな回路の具現化が可能なΔΣＡＤ変換器および信号処理システムを提供することにある。
本技術の第１の観点のΔΣＡＤ変換器は、入力信号を供給されるクロックの周波数に応じた回数積分処理を行い当該クロックに同期してデジタル信号に変換するアナログデジタル（ＡＤ）変換を行うＬａ（Ｌａは１を含む正数）次のΔΣ変調器と、上記ΔΣ変調器の出力側に縦続されたＬｄ（Ｌｄは１を含む正数）次のデジタルフィルタと、入力信号を積分する回数を決めるクロック周波数を入力信号値に応じて変化させ、少なくとも上記ΔΣ変調器に供給する周波数可変部とを有する。
本技術の第２の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するΔΣアナログデジタル（ＡＤ）変換器を有し、上記ΔΣＡＤ変換器は、入力信号を供給されるクロックの周波数に応じた回数積分処理を行い当該クロックに同期してデジタル信号に変換するＡＤ変換を行うＬａ（Ｌａは１を含む正数）次のΔΣ変調器と、上記ΔΣ変調器の出力側に縦続されたＬｄ（Ｌｄは１を含む正数）次のデジタルフィルタと、入力信号を積分する回数を決めるクロック周波数を入力信号値に応じて変化させ、少なくとも上記ΔΣ変調器に供給する周波数可変部と、を含む。
本技術によれば、ディザを使わずに量子化誤差を低減でき、“dead-zone”問題を解決することが可能で、ロバストな回路の具現化が可能となる。
以下、本技術の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．ΔΣＡＤ変換器の基本的構成
２．ΔΣＡＤ変換器の周波数可変部の第１の構成例
３．ΔΣＡＤ変換器の周波数可変部の第２の構成例
４．信号処理システムとしての受信装置の構成例
なお、説明は以下の順序で行う。
１．ΔΣＡＤ変換器の基本的構成
２．ΔΣＡＤ変換器の周波数可変部の第１の構成例
３．ΔΣＡＤ変換器の周波数可変部の第２の構成例
４．信号処理システムとしての受信装置の構成例
＜１．ΔΣＡＤ変換器の基本的構成＞
図８は、本実施形態に係るチャージバランスΔΣＡＤ変換器の基本的な構成を示すブロック図である。
図８は、本実施形態に係るチャージバランスΔΣＡＤ変換器の基本的な構成を示すブロック図である。
図１のΔΣＡＤ変換器１００は、ΔΣ変調器１１０、ΔΣ変調器１１０の出力側に縦続接続されたデジタルフィルタ１２０、並びにΔΣ変調器１１０およびデジタルフィルタに周波数可変の動作クロックＣＫを供給するクロック発生器１３０を有する。
クロック発生器１３０は、周波数可変部としての機能を有する。
クロック発生器１３０は、周波数可変部としての機能を有する。
本実施形態に係るΔΣＡＤ変換器１００は、入力信号を積分する回数を決めるクロック周波数を入力信号値に応じて変化させることにより、ディザを使わずに量子化誤差を低減できるように構成されている。
ΔΣＡＤ変換器１００は、入力信号の値が小さい領域においてクロック周波数が高くなるように設定する。換言すれば、ΔΣＡＤ変換器１００は、入力信号の値が微小な領域でΔΣ変調器１１０における変換サイクル数をあげることで、量子化誤差を低減する。
ΔΣＡＤ変換器１００は、入力信号の値が小さい領域においてクロック周波数が高くなるように設定する。換言すれば、ΔΣＡＤ変換器１００は、入力信号の値が微小な領域でΔΣ変調器１１０における変換サイクル数をあげることで、量子化誤差を低減する。
ΔΣ変調器１１０は、Ｌａ（Ｌａは１を含む正数）の変調器として形成される。
Ｌａ次ΔΣ変調器１１０は、少なくとも一つの積分器と、最終段となる積分器の出力信号を量子化してデジタル信号を出力するＡＤＣと、ＡＤＣによるデジタル信号をアナログ信号に変換し、積分器の入力側に帰還させる少なくとも一つのＤＡＣを含んで構成される。
ここで、ΔΣ変調器１１０の構成を１次（Ｌａ＝１）と２次（Ｌａ＝２）の場合を例に簡単に説明する。
Ｌａ次ΔΣ変調器１１０は、少なくとも一つの積分器と、最終段となる積分器の出力信号を量子化してデジタル信号を出力するＡＤＣと、ＡＤＣによるデジタル信号をアナログ信号に変換し、積分器の入力側に帰還させる少なくとも一つのＤＡＣを含んで構成される。
ここで、ΔΣ変調器１１０の構成を１次（Ｌａ＝１）と２次（Ｌａ＝２）の場合を例に簡単に説明する。
図９は、１次ΔΣ変調器およびＬｄ次デジタルフィルタの構成例を示すブロック図である。
図９の１次（Ｌａ＝１）ΔΣ変調器１１０は、一つの積分器１１１と、たとえば１〜５ビット（bit）の分解能のＡＤＣ１１２と、ＡＤＣ１１２と同じビット数の一つのＤＡＣ１１３と、入力段の減算器１１４により構成される。
ΔΣ変調器１１０は、フィードバックを用いたシステムであるため、回路の非線形性、ノイズが圧縮され、高分解を実現することができる。
図９の１次（Ｌａ＝１）ΔΣ変調器１１０は、一つの積分器１１１と、たとえば１〜５ビット（bit）の分解能のＡＤＣ１１２と、ＡＤＣ１１２と同じビット数の一つのＤＡＣ１１３と、入力段の減算器１１４により構成される。
ΔΣ変調器１１０は、フィードバックを用いたシステムであるため、回路の非線形性、ノイズが圧縮され、高分解を実現することができる。
図１０は、２次ΔΣ変調器の構成例を示すブロック図である。
図１０の２次（Ｌａ＝１）ΔΣ変調器１１０Ａは、２つの積分器１１１−１，１１１−２と、ＡＤＣ１１２と、ＡＤＣ１１２と同じビット数の２つのＤＡＣ１１３−１，１１３−２と、積分器の入力段の減算器１１４−１，１１４−２により構成される。
図１０の２次（Ｌａ＝１）ΔΣ変調器１１０Ａは、２つの積分器１１１−１，１１１−２と、ＡＤＣ１１２と、ＡＤＣ１１２と同じビット数の２つのＤＡＣ１１３−１，１１３−２と、積分器の入力段の減算器１１４−１，１１４−２により構成される。
このような構成を有するＬａ次ΔΣ変調器１１０，１１０Ａにおいて、少なくともＡＤＣ１１２、ＤＡＣ１１３（１１３−１，１１３−２）は、クロック発生器１３０で発生される周波数可変のクロックＣＬＫの供給を受けて動作する。
そして、ΔΣ変調器１１０は、入力信号としてＤＣ信号、あるいは時変信号をサンプルホールドし、一回の変換期間ＴＣＮＶにおいてレベル（値）が一定であると見なせる信号が入力される（図８等の“Analog In”）。
なお以下では、入力信号を電圧と仮定しＶｉｎと記す。
ＡＤＣ１１２が１ビット出力である場合はＡＤＣとは単にコンパレータである。また、ＤＡＣ１１３は規定のリファレンスレベル（電圧と仮定しＶｒｅｆと記すが、もちろん適宜電流値であってもかまわない）をフィードバックする。
そして、ΔΣ変調器１１０は、入力信号としてＤＣ信号、あるいは時変信号をサンプルホールドし、一回の変換期間ＴＣＮＶにおいてレベル（値）が一定であると見なせる信号が入力される（図８等の“Analog In”）。
なお以下では、入力信号を電圧と仮定しＶｉｎと記す。
ＡＤＣ１１２が１ビット出力である場合はＡＤＣとは単にコンパレータである。また、ＤＡＣ１１３は規定のリファレンスレベル（電圧と仮定しＶｒｅｆと記すが、もちろん適宜電流値であってもかまわない）をフィードバックする。
デジタルフィルタ１２０は、ΔΣ変調器１１０の次数Ｌａに対して次数Ｌｄが大きく設定され、次数Ｌｄに応じた数の積分器１２１が縦続接続されている。
ΔΣＡＤ変換器１００において、少なくともΔΣ変調器１１０内のＡＤ変換器（ＡＤＣ）１１２およびＤＡ変換器（ＤＡＣ）１１３、さらにデジタルフィルタ１２０は、クロック発生器１３０によるクロックＣＬＫによって動作する。
なお、デジタルフィルタ１２０はデシメーションフィルタと呼ばれることもある。また、本質的にはデジタルの積分器つまりＡＤ出力が１ビットであれば“カウンタ”である。
なお、デジタルフィルタ１２０はデシメーションフィルタと呼ばれることもある。また、本質的にはデジタルの積分器つまりＡＤ出力が１ビットであれば“カウンタ”である。
クロック発生器１３０は、ΔΣ変調器１００で入力信号Ｖｉｎを積分する回数を決めるクロック周波数を入力信号値に応じて変化させ、周波数を変化させたクロックをΔΣ変調器１１０およびデジタルフィルタ１２０に供給する。
クロック発生器１３０は、入力信号Ｖｉｎの値が小さい領域においてクロック周波数が高くなるように設定する。
クロック発生器１３０は、入力信号Ｖｉｎの値が小さい領域においてクロック周波数が高くなるように設定する。
次に、チャージバランスΔΣＡＤ変換器１００の動作を説明する。
入力信号Ｖｉｎは、クロック発生器１３０およびＬａ次ΔΣ変調器１１０に入力される。
クロック発生器１３０においては、ΔΣ変調器１００で入力信号Ｖｉｎを積分する回数を決めるクロック周波数を入力信号値に応じて変化させ、この周波数を変化させたクロックＣＬＫがΔΣ変調器１１０およびデジタルフィルタ１２０に供給される。
このように、本ΔΣＡＤ変換器１００は、周波数が入力信号の値に応じて可変のクロックＣＬＫで動作する。
入力信号Ｖｉｎは、１変換期間ＴＣＮＶにおいて一定と見なされ、クロック周期毎にΔΣ変調器１１０の積分器１１１に入力される。すなわち、１変換期間ＴＣＮＶ内のクロック数をＮと設定すると、入力信号ＶｉｎはＮ回積分器１１１に入力され積算される。
クロック発生器１３０においては、ΔΣ変調器１００で入力信号Ｖｉｎを積分する回数を決めるクロック周波数を入力信号値に応じて変化させ、この周波数を変化させたクロックＣＬＫがΔΣ変調器１１０およびデジタルフィルタ１２０に供給される。
このように、本ΔΣＡＤ変換器１００は、周波数が入力信号の値に応じて可変のクロックＣＬＫで動作する。
入力信号Ｖｉｎは、１変換期間ＴＣＮＶにおいて一定と見なされ、クロック周期毎にΔΣ変調器１１０の積分器１１１に入力される。すなわち、１変換期間ＴＣＮＶ内のクロック数をＮと設定すると、入力信号ＶｉｎはＮ回積分器１１１に入力され積算される。
積分器１１１の出力がたとえば１ビットのＡＤＣ１１２、すなわちこの例ではコンパレータの閾値に達するとＡＤＣ１１２の出力ビットが立ち、それが後段のデジタルフィルタ１２０に入力される。
これと並行してＤＡＣ１１３によって規定のアナログ量が入力にフィードバックされ積分器１１１に入力される。
これと並行してＤＡＣ１１３によって規定のアナログ量が入力にフィードバックされ積分器１１１に入力される。
ＡＤＣ１１２の出力ビットが立ったサイクルでは既定のリファレンス電圧Ｖｒｅｆが入力から減算器１１４で減算され積分器１１１に入力される。
これによってそれまでの積分値からはリファレンス電圧Ｖｒｅｆが一旦減算され、積分器１１１の出力は、図２（Ａ）に示すような波形動作を繰り返す。
１変換期間ＴＣＮＶにおいてこれが繰り返され、結局、積分器１１１の出力には（Ｎ×Ｖｉｎ）の入力信号が加算され、｛（出力ビットが１となった回数）×Ｖｒｅｆ｝が減算されて現れる。
これによってそれまでの積分値からはリファレンス電圧Ｖｒｅｆが一旦減算され、積分器１１１の出力は、図２（Ａ）に示すような波形動作を繰り返す。
１変換期間ＴＣＮＶにおいてこれが繰り返され、結局、積分器１１１の出力には（Ｎ×Ｖｉｎ）の入力信号が加算され、｛（出力ビットが１となった回数）×Ｖｒｅｆ｝が減算されて現れる。
以上の動作から、コンパレータ（ＡＤＣ）入力がオーバーロードしないという条件下では、アナログ入力である（Ｎ×Ｖｉｎ）の出力での推定値が、｛（出力ビットが１となった回数）×Ｖｒｅｆ｝である。
その結果、Ｖｉｎの推定値が｛（出力ビットが１となった回数）×（Ｖｒｅｆ／Ｎ）となる。
“回数”の粒度は１であり、（Ｖｒｅｆ／Ｎ）刻みであるが、Ｎを大きく設定することにより精度を上げることができる。
一般的には入力信号として正負の値をとり、ＤＡＣ１１３からのフィードバックも±Ｖｒｅｆで動作し、変換器としての分解能はＶＩｓｂ＝（２Ｖｒｅｆ／Ｎ）で表される。
その結果、Ｖｉｎの推定値が｛（出力ビットが１となった回数）×（Ｖｒｅｆ／Ｎ）となる。
“回数”の粒度は１であり、（Ｖｒｅｆ／Ｎ）刻みであるが、Ｎを大きく設定することにより精度を上げることができる。
一般的には入力信号として正負の値をとり、ＤＡＣ１１３からのフィードバックも±Ｖｒｅｆで動作し、変換器としての分解能はＶＩｓｂ＝（２Ｖｒｅｆ／Ｎ）で表される。
背景技術の説明からわかる通り、「１変換期間ＴＣＮＶ」は主にシステム上決められ、通常、ＡＤＣおよびＤＡＣの動作周期はクロック周期より長い。
リファレンス電圧Ｖｒｅｆは、入力ダイナミックレンジから決まるため、量子化誤差ＶＩｓｂ＝（２Ｖｒｅｆ／Ｎ）（１次ΔΣ変調器の場合）を低減するためにＮを増大させたいが、これはクロック周波数の増大を意味する。
特に、大信号入力時はＡＤＣおよびＤＡＣの動作周波数の増大が回路動作の限界に達してしまう。
一方で、後段のデジタルフィルタ１２０の次数Ｌｄのみを高次にし、量子化誤差を実質的に低減する方法が知られているが、入力信号レベルが小さい領域では効果が得られない。
リファレンス電圧Ｖｒｅｆは、入力ダイナミックレンジから決まるため、量子化誤差ＶＩｓｂ＝（２Ｖｒｅｆ／Ｎ）（１次ΔΣ変調器の場合）を低減するためにＮを増大させたいが、これはクロック周波数の増大を意味する。
特に、大信号入力時はＡＤＣおよびＤＡＣの動作周波数の増大が回路動作の限界に達してしまう。
一方で、後段のデジタルフィルタ１２０の次数Ｌｄのみを高次にし、量子化誤差を実質的に低減する方法が知られているが、入力信号レベルが小さい領域では効果が得られない。
本実施形態においては、図８の構成によって，入力信号レベルが小さい領域では、クロック周波数を高くし、相対的に（つまり「１変換期間」に対して）Ｎを大きくする。
ただしこの場合は、入力信号レベルが小さいためＡＤＣ１１２およびＤＡＣ１１３の動作レートは大信号入力時ほど増大しない。
すなわち、回路動作の限界に達するデメリットは無く、結果としてＶＩｓｂ＝（２Ｖｒｅｆ／Ｎ）で決まる量子化誤差を低減することで、いわゆる“dead-zone”問題を解消する。 そして、一方で入力信号レベルが相対的に大きい場合は（背景技術と同様に）Ｎをことさら大きくすること無く、デジタルフィルタ１２０の次数Ｌｄの高次化による量子化誤差低減効果の恩恵を受ける。
ただしこの場合は、入力信号レベルが小さいためＡＤＣ１１２およびＤＡＣ１１３の動作レートは大信号入力時ほど増大しない。
すなわち、回路動作の限界に達するデメリットは無く、結果としてＶＩｓｂ＝（２Ｖｒｅｆ／Ｎ）で決まる量子化誤差を低減することで、いわゆる“dead-zone”問題を解消する。 そして、一方で入力信号レベルが相対的に大きい場合は（背景技術と同様に）Ｎをことさら大きくすること無く、デジタルフィルタ１２０の次数Ｌｄの高次化による量子化誤差低減効果の恩恵を受ける。
なお、ΔΣ変調器で決まる量子化誤差は、３次であればＶＩｓｂ＝｛（２Ｖｒｅｆ・３！）／（Ｎ（Ｎ−１）（Ｎ−２））｝となる。
また、一般化するとＶＩｓｂ＝（２Ｖｒｅｆ／ＮＣＬａ）となる。
この場合、高次であるほど精度が上がるが、回路規模の増大、ループ安定化に起因するロスが存在する。
ただし一方で、本実施形態によるＮの増大効果はさらに効果的に得られる。
また、一般化するとＶＩｓｂ＝（２Ｖｒｅｆ／ＮＣＬａ）となる。
この場合、高次であるほど精度が上がるが、回路規模の増大、ループ安定化に起因するロスが存在する。
ただし一方で、本実施形態によるＮの増大効果はさらに効果的に得られる。
＜２．ΔΣＡＤ変換器の周波数可変部の第１の構成例＞
図１１は、本実施形態に係るΔΣＡＤ変換器における第１の構成例を示す図である。
図１１は、本実施形態に係るΔΣＡＤ変換器における第１の構成例を示す図である。
図１１は、クロック周波数を入力信号に応じて変化させるためのクロック発生器１３０Ａの具体例として周波数可変発振器（電圧制御発振器ＶＣＯ）を用いた構成例を示している。
クロック発生器１３０Ａは、供給される電力に応じた周波数で発振し、発振したクロックＣＬＫを出力する発振部１３１と、制御端子に入力する入力信号値に応じた電力を発振部１３１に供給するトランスコンダクタンス（Ｇｍ）素子（アンプ）１３２と、を含む。
発振部１３１は、奇数（図１１の例では３）のインバータＩＮＶをリング状に接続されたリング発振器ＲＯＳＣにより構成されている。
リング発振器ＲＯＳＣは、Ｇｍ素子１３２により供給される電力（本例では電圧）が大きいほど高い周波数で発振する。
リング発振器ＲＯＳＣは、Ｇｍ素子１３２により供給される電力（本例では電圧）が大きいほど高い周波数で発振する。
Ｇｍ素子１３２は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴにより形成されている。
ＰＭＯＳトランジスタＰＴのソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがリング発振器ＲＯＳＣの各インバータＩＮＶに電源ラインに接続され、制御端子であるゲートが入力信号Ｖｉｎの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴのソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがリング発振器ＲＯＳＣの各インバータＩＮＶに電源ラインに接続され、制御端子であるゲートが入力信号Ｖｉｎの供給ラインに接続されている。
この構成において、入力信号Ｖｉｎの値が小さいほど高い電圧がリング発振器ＲＯＳＣに供給される。そして、リング発振器ＲＯＳＣは、供給される電圧が大きいほど高い周波数で発振する。
このように、図１１のクロック発生器１３０Ａは、ΔΣ変調器１００で入力信号Ｖｉｎを積分する回数を決めるクロック周波数を入力信号値に応じて変化させ、周波数を変化させたクロックをΔΣ変調器１１０およびデジタルフィルタ１２０に供給する。
クロック発生器１３０Ａは、入力信号Ｖｉｎの値が小さい領域においてクロック周波数が高くなるように設定する。
クロック発生器１３０Ａは、入力信号Ｖｉｎの値が小さい領域においてクロック周波数が高くなるように設定する。
＜３．ΔΣＡＤ変換器の周波数可変部の第２の構成例＞
図１２は、本実施形態に係るΔΣＡＤ変換器における第２の構成例を示す図である。
図１２は、本実施形態に係るΔΣＡＤ変換器における第２の構成例を示す図である。
図１１は、クロック周波数を入力信号に応じて変化させるためのクロック発生器１３０Ｂの具体例としてクロックレート調整部を用いた構成例を示している。
クロック発生器１３０Ｂは、固定周波数のクロックを発振するクロック源１３３を有する。設定される分周値でクロック源による原発振クロックを分周し、分周クロックを出力する分周器１３４と、を含む。
クロック発生器１３０Ｂは、入力信号Ｖｉｎのレベルを判定し、離散値としての分周値を設定し、設定した分周値を分周器１３４に出力する判定部１３５を含む。
クロック発生器１３０Ｂは、入力信号Ｖｉｎのレベルを判定し、離散値としての分周値を設定し、設定した分周値を分周器１３４に出力する判定部１３５を含む。
このクロック発生器１３０Ｂにおいては、入力信号Ｖｉｎのレベルを判定する判定部１３５（ここでは閾値判定であるが広義のＡＤ変換器）から離散値としての分周設定を得て、固定周波数で発振するクロック源１３３からの原発振クロックを分周器１３４で分周する。
図１２のクロック発生器１３０Ｂにおいても、ΔΣ変調器１００で入力信号Ｖｉｎを積分する回数を決めるクロック周波数を入力信号値に応じて変化させ、周波数を変化させたクロックをΔΣ変調器１１０およびデジタルフィルタ１２０に供給する。
クロック発生器１３０Ａは、入力信号Ｖｉｎの値が小さい領域においてクロック周波数が高くなるように設定する。
クロック発生器１３０Ａは、入力信号Ｖｉｎの値が小さい領域においてクロック周波数が高くなるように設定する。
なお、本技術は、連続時間であろうと、スイッチトキャパシタを用いた離散時間型であろうといかなる変更を加えることなく適用できる。
同様に、ΔΣＡＤ変換器（変調器）の構成（フィードバックまたは、フィードフォワードまたは両用）や次数やＤＡ変換器の回路トポロジーに関係なく本技術を用いることが可能である。
同様に、ΔΣＡＤ変換器（変調器）の構成（フィードバックまたは、フィードフォワードまたは両用）や次数やＤＡ変換器の回路トポロジーに関係なく本技術を用いることが可能である。
このΔΣＡＤ変換器は、たとえば固体撮像装置のカラム処理系に適用することが可能である。
図１３は、本技術を適用した信号処理システムの構成例を示す図である。
図１３には、この信号処理システム２００の一例として、複数の画素ＰＸがマトリクス状に配列された画素アレイ部２１０を有する固体撮像装置あるいはＸ線検出装置が例示されている。
すなわち、図１３の信号処理システム２００は、２次元イメージセンサ（可視光センサ，X線センサ）の画素ＡＤＣとしての構成例を示している。
この信号処理システム２００は、画素アレイ部２１０の画素を列ごとに駆動して信号を得る駆動部２２０を含んで構成されている。
本例では、各画素ＰＸは、光電変換素子であるフォトダイオード２１１、および本技術に係るΔΣＡＤ変換器２３０を含んで構成されている。ΔΣＡＤ変換器２３０は、ΔΣ変調器２３１、ＡＤ変換器２３２、およびクロック発生成器（周波数可変部）２３３を有する。
図１３には、この信号処理システム２００の一例として、複数の画素ＰＸがマトリクス状に配列された画素アレイ部２１０を有する固体撮像装置あるいはＸ線検出装置が例示されている。
すなわち、図１３の信号処理システム２００は、２次元イメージセンサ（可視光センサ，X線センサ）の画素ＡＤＣとしての構成例を示している。
この信号処理システム２００は、画素アレイ部２１０の画素を列ごとに駆動して信号を得る駆動部２２０を含んで構成されている。
本例では、各画素ＰＸは、光電変換素子であるフォトダイオード２１１、および本技術に係るΔΣＡＤ変換器２３０を含んで構成されている。ΔΣＡＤ変換器２３０は、ΔΣ変調器２３１、ＡＤ変換器２３２、およびクロック発生成器（周波数可変部）２３３を有する。
このような構成において、各画素ＰＸに配置されたフォトダイオード２１１で光電変換された信号はそのままΔΣ変調器２３０の入力として供給され、上述した本技術の構成に従いＡＤ変換される。
なお、X線センサの場合は入射Ｘ線を一旦シンチレーション膜においてシリコンフォトダイオードで光電変換可能な可視光波長領域に変換し上記と同様の方法でＡＤ変換できる。
また、図１３の例では画素毎のＡＤ変換機構で説明しているが、通常のイメージセンサと同様にカラム（列）毎にＡＤ変換機構を配置、各行ごと時系列に変換する方法をとってもかまわない。
また、図１３の例では画素毎のＡＤ変換機構で説明しているが、通常のイメージセンサと同様にカラム（列）毎にＡＤ変換機構を配置、各行ごと時系列に変換する方法をとってもかまわない。
本技術のΔΣＡＤ変換器は、固体撮像装置、オーディオ機器や医療計測器等の信号処理システムにも適用することが可能である。
以上説明したように、本実施形態によれば、固体撮像装置、オーディオ機器や医療計測器等に応用されるΔΣＡＤ変換器において次の効果を有する。
すなわち、本実施形態によれば、ディザを使わずに“dead-zone”問題を解決することが可能でロバストな回路の具現化が可能となる。
クロックレートを可変とすることで，回路構成・素子の限界まで有効に活用し消費電力低減を図ることが可能となる。
すなわち、本実施形態によれば、ディザを使わずに“dead-zone”問題を解決することが可能でロバストな回路の具現化が可能となる。
クロックレートを可変とすることで，回路構成・素子の限界まで有効に活用し消費電力低減を図ることが可能となる。
なお、本技術は以下のような構成をとることができる。
（１）入力信号を供給されるクロックの周波数に応じた回数積分処理を行い当該クロックに同期してデジタル信号に変換するアナログデジタル（ＡＤ）変換を行うＬａ（Ｌａは１を含む正数）次のΔΣ変調器と、
上記ΔΣ変調器の出力側に縦続されたＬｄ（Ｌｄは１を含む正数）次のデジタルフィルタと、
入力信号を積分する回数を決めるクロック周波数を入力信号値に応じて変化させ、少なくとも上記ΔΣ変調器に供給する周波数可変部と
を有するΔΣＡＤ変換器。
（２）上記周波数可変部は、
入力信号の値が小さい領域において上記クロック周波数が高くなるように設定する
上記（１）記載のΔΣＡＤ変換器。
（３）上記周波数可変部は、
供給される電力に応じた周波数で発振し、当該発振クロックを上記ΔΣ変調器および上記デジタルフィルタのうち、少なくとも上記ΔΣ変調器に出力する発振部と、
制御端子に入力する入力信号値に応じた電力を上記発振部に供給するトランスコンダクタンス（Ｇｍ）素子と、を含む
上記（１）または（２）記載のΔΣＡＤ変換器。
（４）上記周波数可変部は、
固定周波数のクロックを発振するクロック源と、
設定される分周値で上記クロック源による原発振クロックを分周し、分周クロックを上記ΔΣ変調器および上記デジタルフィルタのうち、少なくとも上記ΔΣ変調器に出力する分周器と、
入力信号のレベルを判定し、離散値としての分周値を設定し、設定した分周値を上記分周器に出力する判定部と、を含む
上記（１）または（２）記載のΔΣＡＤ変換器。
（５）上記ΔΣ変調器への上記入力信号は、
一回の変換期間においてレベルが一定であると見なせる信号である
上記（１）から（４）のいずれか一に記載のΔΣＡＤ変換器。
（６）上記デジタルフィルタは、
上記ΔΣ変調器の次数に対して次数が大きく設定され、
次数に応じた数の積分器が縦続接続されている
上記（１）から（５）のいずれか一に記載のΔΣＡＤ変換器。
（７）上記ΔΣ変調器は、
少なくとも一つの積分器と、
上記積分器の出力信号を上記クロックに同期して量子化してデジタル信号を上記デジタルフィルタに出力するｎ（ｎは１を含む）ビットのアナログデジタル（ＡＤ）変換器と、
上記ＡＤ変換器のフィードバック系において、上記クロックに同期してデジタル信号をアナログ信号に変換し、当該アナログ信号を上記積分器の入力側に帰還させる少なくとも一つのｎビットのデジタルアナログ（ＤＡ）変換器と、を含む
上記（１）から（６）のいずれか一に記載のΔΣＡＤ変換器。
（８）アナログ信号処理系からのアナログ信号をデジタル信号に変換するΔΣアナログデジタル（ＡＤ）変換器を有し、
上記ΔΣＡＤ変換器は、
入力信号を供給されるクロックの周波数に応じた回数積分処理を行い当該クロックに同期してデジタル信号に変換するＡＤ変換を行うＬａ（Ｌａは１を含む正数）次のΔΣ変調器と、
上記ΔΣ変調器の出力側に縦続されたＬｄ（Ｌｄは１を含む正数）次のデジタルフィルタと、
入力信号を積分する回数を決めるクロック周波数を入力信号値に応じて変化させ、少なくとも上記ΔΣ変調器に供給する周波数可変部と、を含む
信号処理システム。
（１）入力信号を供給されるクロックの周波数に応じた回数積分処理を行い当該クロックに同期してデジタル信号に変換するアナログデジタル（ＡＤ）変換を行うＬａ（Ｌａは１を含む正数）次のΔΣ変調器と、
上記ΔΣ変調器の出力側に縦続されたＬｄ（Ｌｄは１を含む正数）次のデジタルフィルタと、
入力信号を積分する回数を決めるクロック周波数を入力信号値に応じて変化させ、少なくとも上記ΔΣ変調器に供給する周波数可変部と
を有するΔΣＡＤ変換器。
（２）上記周波数可変部は、
入力信号の値が小さい領域において上記クロック周波数が高くなるように設定する
上記（１）記載のΔΣＡＤ変換器。
（３）上記周波数可変部は、
供給される電力に応じた周波数で発振し、当該発振クロックを上記ΔΣ変調器および上記デジタルフィルタのうち、少なくとも上記ΔΣ変調器に出力する発振部と、
制御端子に入力する入力信号値に応じた電力を上記発振部に供給するトランスコンダクタンス（Ｇｍ）素子と、を含む
上記（１）または（２）記載のΔΣＡＤ変換器。
（４）上記周波数可変部は、
固定周波数のクロックを発振するクロック源と、
設定される分周値で上記クロック源による原発振クロックを分周し、分周クロックを上記ΔΣ変調器および上記デジタルフィルタのうち、少なくとも上記ΔΣ変調器に出力する分周器と、
入力信号のレベルを判定し、離散値としての分周値を設定し、設定した分周値を上記分周器に出力する判定部と、を含む
上記（１）または（２）記載のΔΣＡＤ変換器。
（５）上記ΔΣ変調器への上記入力信号は、
一回の変換期間においてレベルが一定であると見なせる信号である
上記（１）から（４）のいずれか一に記載のΔΣＡＤ変換器。
（６）上記デジタルフィルタは、
上記ΔΣ変調器の次数に対して次数が大きく設定され、
次数に応じた数の積分器が縦続接続されている
上記（１）から（５）のいずれか一に記載のΔΣＡＤ変換器。
（７）上記ΔΣ変調器は、
少なくとも一つの積分器と、
上記積分器の出力信号を上記クロックに同期して量子化してデジタル信号を上記デジタルフィルタに出力するｎ（ｎは１を含む）ビットのアナログデジタル（ＡＤ）変換器と、
上記ＡＤ変換器のフィードバック系において、上記クロックに同期してデジタル信号をアナログ信号に変換し、当該アナログ信号を上記積分器の入力側に帰還させる少なくとも一つのｎビットのデジタルアナログ（ＤＡ）変換器と、を含む
上記（１）から（６）のいずれか一に記載のΔΣＡＤ変換器。
（８）アナログ信号処理系からのアナログ信号をデジタル信号に変換するΔΣアナログデジタル（ＡＤ）変換器を有し、
上記ΔΣＡＤ変換器は、
入力信号を供給されるクロックの周波数に応じた回数積分処理を行い当該クロックに同期してデジタル信号に変換するＡＤ変換を行うＬａ（Ｌａは１を含む正数）次のΔΣ変調器と、
上記ΔΣ変調器の出力側に縦続されたＬｄ（Ｌｄは１を含む正数）次のデジタルフィルタと、
入力信号を積分する回数を決めるクロック周波数を入力信号値に応じて変化させ、少なくとも上記ΔΣ変調器に供給する周波数可変部と、を含む
信号処理システム。
１００，１００Ａ，１００Ｂ・・・ΔΣＡＤ変換器、１１０・・・Ｌａ次ΔΣ変調器、１１１，１１１−１，１１１−２・・・積分器、１１２・・・ＡＤ変換器、１１３，１１３−１，１１３−２・・・ＤＡ変換器、１１４，１１４−１，１１４−２・・・減算器、１２０・・・デジタルフィルタ、１３０，１３０Ａ，１３０Ｂ・・・クロック発生器（周波数可変部）、２００・・・信号処理システム、２１０・・・画素アレイ部、２３０・・・ΔΣＡＤ変換器。
Claims (8)
- 入力信号を供給されるクロックの周波数に応じた回数積分処理を行い当該クロックに同期してデジタル信号に変換するアナログデジタル（ＡＤ）変換を行うＬａ（Ｌａは１を含む正数）次のΔΣ変調器と、
上記ΔΣ変調器の出力側に縦続されたＬｄ（Ｌｄは１を含む正数）次のデジタルフィルタと、
入力信号を積分する回数を決めるクロック周波数を入力信号値に応じて変化させ、少なくとも上記ΔΣ変調器に供給する周波数可変部と
を有するΔΣＡＤ変換器。 - 上記周波数可変部は、
入力信号の値が小さい領域において上記クロック周波数が高くなるように設定する
請求項１記載のΔΣＡＤ変換器。 - 上記周波数可変部は、
供給される電力に応じた周波数で発振し、当該発振クロックを上記ΔΣ変調器および上記デジタルフィルタのうち、少なくとも上記ΔΣ変調器に出力する発振部と、
制御端子に入力する入力信号値に応じた電力を上記発振部に供給するトランスコンダクタンス（Ｇｍ）素子と、を含む
請求項１または２記載のΔΣＡＤ変換器。 - 上記周波数可変部は、
固定周波数のクロックを発振するクロック源と、
設定される分周値で上記クロック源による原発振クロックを分周し、分周クロックを上記ΔΣ変調器および上記デジタルフィルタのうち、少なくとも上記ΔΣ変調器に出力する分周器と、
入力信号のレベルを判定し、離散値としての分周値を設定し、設定した分周値を上記分周器に出力する判定部と、を含む
請求項１または２記載のΔΣＡＤ変換器。 - 上記ΔΣ変調器への上記入力信号は、
一回の変換期間においてレベルが一定であると見なせる信号である
請求項１から４のいずれか一に記載のΔΣＡＤ変換器。 - 上記デジタルフィルタは、
上記ΔΣ変調器の次数に対して次数が大きく設定され、
次数に応じた数の積分器が縦続接続されている
請求項１から５のいずれか一に記載のΔΣＡＤ変換器。 - 上記ΔΣ変調器は、
少なくとも一つの積分器と、
上記積分器の出力信号を上記クロックに同期して量子化してデジタル信号を上記デジタルフィルタに出力するｎ（ｎは１を含む）ビットのアナログデジタル（ＡＤ）変換器と、
上記ＡＤ変換器のフィードバック系において、上記クロックに同期してデジタル信号をアナログ信号に変換し、当該アナログ信号を上記積分器の入力側に帰還させる少なくとも一つのｎビットのデジタルアナログ（ＤＡ）変換器と、を含む
請求項１から６のいずれか一に記載のΔΣＡＤ変換器。 - アナログ信号処理系からのアナログ信号をデジタル信号に変換するΔΣアナログデジタル（ＡＤ）変換器を有し、
上記ΔΣＡＤ変換器は、
入力信号を供給されるクロックの周波数に応じた回数積分処理を行い当該クロックに同期してデジタル信号に変換するＡＤ変換を行うＬａ（Ｌａは１を含む正数）次のΔΣ変調器と、
上記ΔΣ変調器の出力側に縦続されたＬｄ（Ｌｄは１を含む正数）次のデジタルフィルタと、
入力信号を積分する回数を決めるクロック周波数を入力信号値に応じて変化させ、少なくとも上記ΔΣ変調器に供給する周波数可変部と、を含む
信号処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012081788A JP2013211771A (ja) | 2012-03-30 | 2012-03-30 | Δσａｄ変換器および信号処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012081788A JP2013211771A (ja) | 2012-03-30 | 2012-03-30 | Δσａｄ変換器および信号処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2013211771A true JP2013211771A (ja) | 2013-10-10 |
Family
ID=49529239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012081788A Pending JP2013211771A (ja) | 2012-03-30 | 2012-03-30 | Δσａｄ変換器および信号処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2013211771A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020145725A (ja) * | 2016-01-22 | 2020-09-10 | 北京大学Ｐｅｋｉｎｇ Ｕｎｉｖｅｒｓｉｔｙ | 時空間信号を符号化する方法及び装置 |
| US11228758B2 (en) | 2016-01-22 | 2022-01-18 | Peking University | Imaging method and device |
| CN117879615A (zh) * | 2023-12-05 | 2024-04-12 | 北京大学深圳研究生院 | 模数转换器及其处理方法、设备、介质 |
-
2012
- 2012-03-30 JP JP2012081788A patent/JP2013211771A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020145725A (ja) * | 2016-01-22 | 2020-09-10 | 北京大学Ｐｅｋｉｎｇ Ｕｎｉｖｅｒｓｉｔｙ | 時空間信号を符号化する方法及び装置 |
| US11228758B2 (en) | 2016-01-22 | 2022-01-18 | Peking University | Imaging method and device |
| JP7085764B2 (ja) | 2016-01-22 | 2022-06-17 | 北京大学 | 時空間信号を符号化する方法及び装置 |
| US11800098B2 (en) | 2016-01-22 | 2023-10-24 | Spike Vision (Beijing) Technology Co., Ltd. | Imaging method and device |
| CN117879615A (zh) * | 2023-12-05 | 2024-04-12 | 北京大学深圳研究生院 | 模数转换器及其处理方法、设备、介质 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Prabha et al. | A highly digital VCO-based ADC architecture for current sensing applications | |
| US8319674B2 (en) | Compensation of loop-delay quantizer in continuous-time and hybrid sigma-delta analog-to-digital modulators | |
| JP6518571B2 (ja) | インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器で出力信号の有効分解能を設定する方法及び装置 | |
| US8912941B2 (en) | Analog-digital conversion circuit and method for driving the same | |
| US8174424B2 (en) | Image sensing system | |
| US20230208428A1 (en) | Noise-Shaping Enhanced Gated Ring Oscillator Based Analog-to-Digital Converters | |
| US8941526B2 (en) | Time integrator and ΔΣ time-to-digital converter | |
| US8797194B2 (en) | Phase-based analog-to-digital conversion | |
| US9258503B2 (en) | A/D converter, image sensor, and digital camera | |
| KR101645571B1 (ko) | 비동기 레퍼런스 생성회로를 사용하는 슬로프 아날로그 디지털 변환기를 이용한 시그마-델타 줌 아날로그 디지털 변환 장치 | |
| US20190199368A1 (en) | Apparatus for applying different transfer functions to code segments of multi-bit output code that are sequentially determined and output by multi-bit quantizer and associated delta-sigma modulator | |
| JP2016131366A (ja) | インクリメンタル型デルタシグマａｄ変調器及びａｄ変換器 | |
| JP2009260605A (ja) | Δς変調器及びδς型ａｄ変換器 | |
| JP2013211771A (ja) | Δσａｄ変換器および信号処理システム | |
| US9641190B1 (en) | Continuous-time cascaded sigma-delta analog-to-digital converter | |
| US20140368367A1 (en) | Continuous-time sigma-delta modulator and continuous-time sigma-delta modulating method | |
| Jung et al. | An all-digital PWM-based ΔΣ ADC with an inherently matched multi-bit quantizer | |
| JP2019047149A (ja) | アナログ−デジタル変換器及び信号処理装置 | |
| Kim et al. | A Low-power Extended-counting Delta-sigma ADC for CMOS Image Sensors | |
| Hernandez et al. | Exploiting time resolution in nanometre CMOS data converters | |
| JP6616485B2 (ja) | デルタシグマ変調器およびデルタシグマ変換器 | |
| Kwon et al. | A 0.4-mW, 4.7-ps Resolution Single-Loop $\Delta\Sigma $ TDC Using a Half-Delay Time Integrator | |
| US9735801B1 (en) | Sigma-delta modulator with averaged-signal feedback | |
| US20120092200A1 (en) | Sigma-delta modulator | |
| Uhlig et al. | A low-power continuous-time incremental 2nd-order-MASH ΣΔ-modulator for a CMOS imager |