JPH0774655A - 誤り訂正符号化器 - Google Patents

Abstract

(57)【要約】 【目的】 ＢＣＨ符号、リード・ソロモン符号などのブ
ロック符号の高速な誤り訂正符号化器を実現する。 【構成】 ｋ個の情報シンボルの集合Ｗ＝｛Ｗ_n-1 ，Ｗ
_n-2 ，…，Ｗ_n-2 ｝を２個（ｐは２以上の整数）の部分
集合に分割する分割部３と、前記２個の部分集合に分割
された情報シンボルをそれぞれの係数とする２個の部分
情報多項式Ｗ（ｘ）を生成多項式Ｇ（ｘ）で割ったとき
の剰余を求める二つの剰余計算回路５，７と、前記２個
の剰余計算回路５、７の出力をそれぞれ加算する加算回
路９と、から構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、リード・ソロモン符
号、ＢＣＨ符号などの誤り訂正符号の符号化器に関す
る。

【０００２】

【従来の技術】周知のように、リード・ソロモン符号、
ＢＣＨ符号などの誤り訂正符号の符号化器は、通常、フ
ィードバック・シフトレジスタにより構成される。例え
ば、図５に、

【数７】 Ｇ（ｘ）＝ｘ⁴ ＋ｇ₃ ｘ³ ＋ｇ₂ ｘ² ＋ｇ₁ ｘ＋ｇ₀ （１） を生成多項式とするＧＦ（２⁴ ）上の（１５，１１）リ
ード・ソロモン符号の符号化器を示す。図５において、
１１個の情報シンボル

【数８】Ｗ₁₄，Ｗ₁₃，…，Ｗ₄ （Ｗ_i ∈ＧＦ
（２⁴ ），ｉ＝１４，１３，…，４） は、それぞれ４ビットで表現されており、順次、入力端
子から入力される。これらの情報シンボルは、４段のフ
ィードバック・シフトレジスタ６１とスイッチ６３に入
力される。すべての情報シンボルが入力された段階で、
フィードバック・シフトレジスタ６１には、４個の検査
シンボル

【数９】 Ｐ₃ ，Ｐ₂ ，Ｐ₁ ，Ｐ₀ （Ｐ_i ∈ＧＦ（２⁴ ），ｉ＝３，２，１，０） が計算されており、これらが順次、スイッチ６３に入力
される。スイッチ６３では、１１個の情報シンボルと４
個の検査シンボルを切り替えて、出力端子から出力す
る。

【０００３】ここで、入力情報シンボルを係数とする多
項式 Ｗ（ｘ）＝Ｗ₁₄ｘ¹⁴＋Ｗ₁₃ｘ¹³＋…＋Ｗ₄ ｘ⁴ （２） を情報多項式と定義すると、フィードバック・シフトレ
ジスタの出力を係数とする多項式 Ｐ（ｘ）＝Ｐ₃ ｘ³ ＋Ｐ₂ ｘ² ＋Ｐ₁ ｘ＋Ｐ₀ （３） は、情報多項式Ｗ（ｘ）を生成多項式Ｇ（ｘ）で割った
ときの剰余多項式となっている。

【０００４】一般に、符号長ｎ、情報点数ｋのＧＦ（２
^m ）上の（ｎ，ｋ）誤り訂正符号は、符号語の各シンボ
ルがｍビットで表現され、符号化器は（ｎ−ｋ）段のフ
ィードバック・シフトレジスタで構成される。フィード
バック・シフトレジスタには、ｋ個の情報シンボル

【数１０】Ｗ_n-1 ，Ｗ_n-2 ，…，Ｗ_n-k （Ｗ_i ∈ＧＦ（２^m ），ｉ＝ｎ−１，ｎ−２，…，ｎ−
ｋ）が入力され、情報多項式

【数１１】 Ｗ（ｘ）＝Ｗ_n-1 ｘ^n-1 ＋Ｗ_n-2 ｘ^n-2 ＋…＋Ｗ_n-k ｘ^n-k （４） を生成多項式Ｇ（ｘ）で割ったときの剰余多項式 Ｐ（ｘ）＝Ｐ_n-k-1 ｘ^n-k-1 ＋…＋Ｐ₁ ｘ＋Ｐ₀ （５） の係数Ｐ_n-k-1 ，…，Ｐ₁ ，Ｐ₀ が、検査シンボルとし
て出力される。

【０００５】符号化器は、１シンボル（ｍビット）単位
に処理を行うフィードバック・シフトレジスタにより構
成されるため、その処理速度は、回路のクロック周波数
をＲ（Ｈｚ）とすると、ｍＲ（ｂｐｓ）である。例え
ば、図５のリード・ソロモン符号化器を２０ＭＨｚのク
ロック周波数のＬＳＩ上に構成した場合、処理速度は８
０Ｍｂｐｓとなる。

【０００６】このとき伝送速度をｍＲ（ｂｐｓ）より高
くしたい場合、より高いクロック周波数の素子を用いる
か、または情報シンボルをシリアル／パラレル変換して
複数の符号化器に並列に入力する必要がある。例えば、
ＥＣＬやＧａＡｓはＣＭＯＳに比べてクロック周波数を
数倍高くすることができる。しかしながら、高速の素子
は低速の素子より一般に消費電力が大きいという問題が
ある。また、複数の符号化器を並列に用いた場合、受信
側で復号器が同じ数だけ必要になり、消費電力が大きく
なるだけでなく、回路の占有面積が大きくなるという問
題がある。

【０００７】高速の符号化器を実現する方法として、特
公平４−２４８９３の「誤り訂正、検出符号化回路」が
ある。この特許では、（４）式の情報多項式Ｗ（ｘ）を
以下に示す（６）式のように、（Ｌ−１）次以下の多項
式Ｗ_i （ｘ）と、ｘのベキ乗の積で表現されるＨ個の多
項式に分割し、

【数１２】 Ｗ（ｘ）＝Ｗ₁ （ｘ）ｘ^(H-1)L＋Ｗ₂ （ｘ）ｘ^(H-2)L＋ …＋Ｗ_H-1 （ｘ）ｘ^L ＋Ｗ_H （ｘ） （６） 各多項式Ｗ_i （ｘ）ｘ^(H-i)L+mを生成多項式Ｇ（ｘ）で
割って剰余多項式Ｐ_i （ｘ）を求め、Ｐ_i （ｘ）をｉ＝
１，２，…，Ｈについて加算することにより、真の検査
多項式Ｐ（ｘ）を求めるというものである。ここで、Ｈ
・Ｌは情報点数ｋにほぼ等しい（多元符号の場合にはｍ
ｋにほぼ等しい）。また、分割された各多項式から剰余
を求める具体的な方法としては、多項式の係数（Ｌビッ
トの情報）と、ｘのベキ乗を示すインデックスを入力ア
ドレスとしてテーブルをルックアップする方法が示され
ている。

【０００８】図６は、この符号化回路を二元（ｎ，ｋ）
符号に適用した場合の一実施例を示す。この符号化回路
によれば、Ｌビットをパラレルに入力し処理することが
可能なため、クロック周波数のＬ倍の高速処理が可能に
なる。

【０００９】しかしながら、上述の方法によると、剰余
の計算に用いられるテーブルは、アドレス数Ｈ・２^L 、
ワード長ｎ−ｋとなり、符号長の大きい符号で高速処理
を行おうとすると、多大な容量のＲＯＭが必要となる。
特に、リード・ソロモン符号のような多元符号では、実
現不可能なメモリ量になる。例えば、(255,239）二元Ｂ
ＣＨ符号で従来の２倍の処理速度（Ｌ＝２）の符号化器
を構成した場合には、アドレス数約４８０、ワード長１
６ビットのＲＯＭが必要となり、Ｌを大きくすると指数
関数的に容量が増大する。また、ＧＦ（２⁸ ）上の(25
5,239）リード・ソロモン符号では、従来の２倍の処理
速度にするだけで、アドレス数約７８６万、ワード長１
２８ビットのテーブルが必要となり、現実的でない。

【００１０】

【発明が解決しようとする課題】以上述べたように、従
来の誤り訂正符号化器を高伝送速度のシステムに適用す
る場合、複数の符号化および復号器を並列に用いる必要
があるため、消費電力や回路規模が大きくなるという問
題があった。また、すでに提案されている高速誤り訂正
符号化器は、処理速度を回路の動作周波数のＬ倍にする
ことができるが、テーブルルックアップで剰余を計算す
るため、符号長が大きい場合や多元符号を用いた場合に
は多大な容量のＲＯＭが必要になるという問題があっ
た。

【００１１】本発明は上記の問題点に鑑みなされたもの
であり、符号長の大きい符号や多元符号でも比較的小さ
い回路規模で、処理速度を従来のｐ倍（ｐは２以上の任
意の整数）にすることが可能な誤り訂正符号化器を提供
することを目的としている。

【００１２】

【課題を解決するための手段】

【外３】 ₁ ，Ｗ_n-2 ，…，Ｗ₀ ｝をｐ個（ｐは２以上の整数）の
部分集合

【数１３】 に分割する分割手段と、前記ｐ個の部分集合に分割され
た情報シンボルをそれぞれの係数とするｐ個の部分情報
多項式

【数１４】 を生成多項式Ｇ（ｘ）で割ったときの剰余を求めるｐ個
の剰余計算回路と、前記ｐ個の剰余計算回路の出力を加
算する加算回路と、を具備することを特徴としている。

【００１３】

【外４】 （ｐは２以上の整数）の部分集合

【数１５】 （０＜Ｌ₁ ＜Ｌ₂ ＜…＜Ｌ_p-1 ＜ｋ）に分割する分割手
段と、前記ｐ個の部分集合に分割された情報シンボルを
それぞれの係数とするｐ個の部分情報多項式

【数１６】 を生成多項式Ｇ（ｘ）で割ったときの剰余を求めるｐ個
の剰余計算手段と、前記ｐ個の剰余計算手段の出力を加
算する加算手段とを備え、前記ｐ個の剰余計算手段の
内、Ｗ₁ （ｘ）を生成多項式Ｇ（ｘ）で割ったときの剰
余を求める剰余計算手段からＷ_p-1 （ｘ）を生成多項式
Ｇ（ｘ）で割ったときの剰余を求める剰余計算手段まで
は、第１の（ｎ−ｋ）段のフィードバック・シフトレジ
スタと、このフィードバック・シフトレジスタの出力を
変換する演算手段とから構成され、前記ｐ個の剰余計算
手段の内、Ｗ₀ （ｘ）を生成多項式Ｇ（ｘ）で割ったと
きの剰余を求める剰余計算手段は、（ｎ−ｋ）段のフィ
ードバック・シフトレジスタによって構成されることを
特徴としている。

【００１４】

【外５】 （ｐは２以上の整数）の部分集合

【数１７】 （０＜Ｌ₁ ＜Ｌ₂ ＜…＜Ｌ_p-1 ＜ｋ）に分割する分割手
段と、前記ｐ個の部分集合に分割された情報シンボルを
それぞれの係数とするｐ個の部分情報多項式

【数１８】 を生成多項式Ｇ（ｘ）で割ったときの剰余を求めるｐ個
の剰余計算手段と、前記ｐ個の剰余計算手段の出力を加
算する加算手段とを備え、前記ｐ個の剰余計算手段の
内、Ｗ₁ （ｘ）を生成多項式Ｇ（ｘ）で割ったときの剰
余を求める剰余計算手段からＷ_p-1 （ｘ）を生成多項式
Ｇ（ｘ）で割ったときの剰余を求める剰余計算手段まで
は、（ｎ−ｋ）段の複数のフィードバック・シフトレジ
スタと、これらのフィードバック・シフトレジスタへの
入力を切り替える第１の切り替えスイッチと、これらの
フィードバック・シフトレジスタの出力を切り替える第
２の切り替えスイッチとから構成され、前記ｐ個の剰余
計算手段の内、Ｗ₀ （ｘ）を生成多項式Ｇ（ｘ）で割っ
たときの剰余を求める剰余計算手段は、（ｎ−ｋ）段の
フィードバック・シフトレジスタによって構成されるこ
とを特徴としている。

【００１５】

【作用】

【外６】 _n-2 ，…，Ｗ₀ ｝をｐ個（ｐは２以上の整数）の部分集
合に分割し、ｐ個の剰余計算回路は、前記ｐ個の部分集
合に分割された情報シンボルをそれぞれの係数とするｐ
個の部分情報多項式Ｗ（ｘ）を生成多項式Ｇ（ｘ）で割
ったときの剰余を求める。

【００１６】そして加算回路によって前記ｐ個の剰余計
算回路の出力を加算する。そのため、従来の誤り訂正符
号化器のｐ倍の処理速度で符号化を行うことができる。

【００１７】

【実施例】以下、図面を参照して本発明の実施例を説明
する。

【００１８】図１は本発明に係る誤り訂正符号化器の第
１の実施例を示している。ここでは、（１）式を生成多
項式とするＧＦ（２⁴ ）上の（１５，１１）リード・ソ
ロモン符号を用いたときを例に説明する。

【００１９】図１に示すように、第１の実施例の誤り訂
正符号化器１は、１１個の情報シン

【外７】

【数１９】 に分割する分割部３と、部分情報多項式

【数２０】∈₀ （ｘ）＝Ｗ₁₄ｘ¹⁴＋Ｗ₁₂ｘ¹²＋Ｗ₁₀ｘ¹⁰
＋…＋Ｗ₄ ｘ⁴ を（１）式の生成多項式Ｇ（ｘ）で割ったときの剰余多
項式Ｐ₀ （ｘ）を求める剰余計算回路５と、部分情報多
項式

【数２１】Ｗ₁ （ｘ）＝Ｗ₁₃ｘ¹³＋Ｗ₁₁ｘ¹¹＋Ｗ₉ ｘ⁹
＋…＋Ｗ₅ ｘ⁵ を（１）式の生成多項式Ｇ（ｘ）で割ったときの剰余多
項式Ｐ₁ （ｘ）を求める剰余計算回路７と、剰余計算回
路５、７のそれぞれの出力を加算する加算回路９と、分
割部３に入力される情報シンボルと加算回路９によって
得られた検査シンボルを切り替えて出力するスイッチ１
１とを備えている。なお、剰余計算回路５、７には、遅
延素子１３と、加算器１５と、乗算器（（×ｇ₀ ），
（×ｆ₀ ），…）が備えられている。

【００２０】次に、第１の実施例の誤り訂正符号化器１
の作用を説明する。

【００２１】図１において、１１個の情報シンボル

【数２２】Ｗ₁₄，Ｗ₁₃，…，Ｗ₄ （Ｗ₁ ∈ＧＦ
（２⁴ ），ｉ＝１４，１３，…，４） は、２つの部分集合

【数２３】 に分割部３によって分けらる。

【００２２】

【外８】 される。

【００２３】剰余計算回路５，７はともに、図５のフィ
ードバック・シフトレジスタ６１を変形したものであ
る。剰余計算回路５，７では、入力される情報シンボル
を１段おきに加算していき（例えば、乗算器（×ｇ₀ ）
と（×ｆ₀ ）の乗算結果を加算器１５ａで加算した結果
は、乗算器（×ｇ₂ ）と（×ｆ₂ ）の乗算結果を加算器
１５ｃで加算した結果と加算器１５ｅによって加算され
る）、それぞれの結果を加算回路９に供給する。

【００２４】ここで、ｆ₃ ，ｆ₂ ，ｆ₁ ，ｆ₀ は、ＧＦ
（２⁴ ）の元であり、 ｆ₃ ＝ｇ₂ ＋ｇ₃ ² ， ｆ₂ ＝ｇ₁ ＋ｇ₂ ｇ₃ ， ｆ₁ ＝ｇ₀ ＋ｇ₁ ｇ₃ ， ｆ₀ ＝ｇ₀ ｇ₃ ， で計算される定数である。

【００２５】すなわち、剰余計算回路５に１シンボルの
情報Ｗ_i が入力されると、フィードバック・シフトレジ
スタ６１に２シンボルの情報“０”，Ｗ_i が連続して入
力されたときと同じように、剰余計算回路５が作用す
る。同様に、剰余計算回路７に１シンボルの情報Ｗ_i が
入力されると、フィードバック・シフトレジスタ６１に
２シンボルの情報Ｗ_i ，“０”が連続して入力されたと
きと同じように、剰余計算回路７が作用する。

【００２６】したがって、剰余計算回路５の性質から容
易にわかるように、剰余計算回路５では、部分情報多項
式

【数２４】Ｗ₀ （ｘ）＝Ｗ₁₄ｘ¹⁴＋Ｗ₁₂ｘ¹²＋Ｗ₁₀ｘ¹⁰
＋…＋Ｗ₄ ｘ⁴ を（１）式の生成多項式Ｇ（ｘ）で割ったときの剰余多
項式Ｐ₀ （ｘ）を求める回路となっている。すなわち、
剰余計算回路５にＷ₀ に属する情報シンボルをすべて入
力した段階で、Ｐ₀ （ｘ）の各係数が計算されるのであ
る。

【００２７】また、同様に剰余計算回路７の性質から容
易にわかるように、剰余計算回路７では、部分情報多項
式

【数２５】Ｗ₁ （ｘ）＝Ｗ₁₃ｘ¹³＋Ｗ₁₁ｘ¹¹＋Ｗ₉ ｘ⁹
＋…＋Ｗ₅ ｘ⁵ を（１）式の生成多項式Ｇ（ｘ）で割ったときの剰余多
項式Ｐ₁ （ｘ）を求める回路となっている。すなわち、
剰余計算回路７にＷ₁ に属する情報シンボルをすべて入
力した段階で、Ｐ₁ （ｘ）の各係数が計算されるのであ
る。

【００２８】剰余計算回路５と剰余計算回路７の計算結
果は、加算回路９に入力され、各係数がＧＦ（２⁴ ）上
で加算される。

【００２９】ここで、

【数２６】 Ｐ₀ （ｘ）＋Ｐ₁ （ｘ） ＝｛Ｗ₀ （ｘ）mod Ｇ（ｘ）｝＋｛Ｗ₁ （ｘ）mod Ｇ（ｘ）｝ ＝｛Ｗ₀ （ｘ）＋Ｗ₁ （ｘ）｝mod Ｇ（ｘ） ＝Ｗ（ｘ）mod Ｇ（ｘ） ＝Ｐ（ｘ） より加算回路９の出力は（３）式のＰ（ｘ）の係数 Ｐ₃ ，Ｐ₂ ，Ｐ₁ ，Ｐ₀ （Ｐ_i ∈ＧＦ（２⁴ ），ｉ＝３，２，１，０） すなわち、４つの検査シンボルに等しいことがわかる。

【００３０】そしてこれらの検査シンボルは、スイッチ
１１に入力される。スイッチ１１では、情報シンボルと
検査シンボルを切り替えて、２シンボルずつ並列に出力
する。

【００３１】このように、第１の実施例の誤り訂正符号
化器１は、２シンボルずつの並列処理が可能なため、図
４に示す従来の誤り訂正符号化器の２倍の速度で処理を
行うことができる。

【００３２】なお、第１の実施例では、情報シンボルを
２つの部分集合に分割し、２シンボルずつの並列処理を
行う場合を説明したが、これに限らず、３以上のｐ個の
部分集合に分割して処理させる場合であっても同様にそ
れに対応した複数個のフィードバック・シフトレジスタ
と、加算器と、スイッチとにより誤り訂正符号化器を構
成することができる。

【００３３】図２は、本発明に係る誤り訂正符号化器の
第２の実施例を示している。ここでは、（１）式を生成
多項式とするＧＦ（２⁴ ）上の（１５，１１）リード・
ソロモン符号を用いたときを例に説明する。なお、前記
図１に示した第１の実施例と同一部材には同一番号を付
して説明は省略する。

【００３４】図２に示すように第２の実施例の誤り訂正
符号化器２１は、１１個の情報シン

【外９】 に分割する分割部２３と、７ステージ分のフィードバッ
クシフトを行い、多項式

【数２７】Ｗ₁ ’（ｘ）＝Ｗ₁₄ｘ⁶ ＋Ｗ₁₃ｘ⁵ ＋Ｗ₁₂ｘ
⁴ ＋…＋Ｗ₉ ｘ＋Ｗ₈ を生成多項式Ｇ（ｘ）で割ったときの剰余多項式 Ｐ’₁ （ｘ）＝Ｗ₁ ’（ｘ）mod Ｇ（ｘ） の係数を計算するフィードバック・シフトレジスタ２５
と、フィードバック・シフトレジスタ２５によって計算
された係数に対し、さらに８ステージ分のフィードバッ
クシフトを行い、多項式

【数２８】Ｗ₁ （ｘ）＝Ｗ₁₄ｘ¹⁴＋Ｗ₁₃ｘ¹³＋…＋Ｗ₉
ｘ⁹ ＋Ｗ₈ ｘ⁸ を生成多項式Ｇ（ｘ）で割ったときの剰余多項式 Ｐ₁ （ｘ）＝Ｗ₁ （ｘ）mod Ｇ（ｘ） の係数を計算するフィードバック・シフトレジスタ２７
と、多項式

【数２９】 Ｗ₀ （ｘ）＝Ｗ₇ Ｘ⁷ ＋Ｗ₆ ｘ⁶ Ｗ₅ ｘ⁵ ＋Ｗ₄ ｘ⁴ を生成多項式Ｇ（ｘ）で割ったときの剰余多項式 Ｐ₀ （ｘ）＝Ｗ₀ （ｘ）mod Ｇ（ｘ） の係数を計算するフィードバック・シフトレジスタ２９
と、フィードバック・シフトレジスタ２７，２９の出力
を加算する加算回路３１と、フィードバック・シフトレ
ジスタ２７による計算が終了するまでフィードバック・
シフトレジスタ２９による計算結果を保持するラッチ回
路３３と、分割部２３によって分割された情報シンボル
を遅延させてスイッチに供給する二つの遅延回路３５と
を備えている。

【００３５】次に、第２の実施例の誤り訂正符号化器２
１の作用を説明する。

【００３６】図２において、１１個の情報シンボル

【数３０】Ｗ₁₄，Ｗ₁₃，…，Ｗ₄ （Ｗ_i ∈ＧＦ
（２⁴ ），ｉ＝１４，１３，…，４） は、２つの部分集合

【外１０】 ク・シフトレジスタ２９に順次入力される。

【００３７】

【外１１】 入力されると、多項式

【数３１】Ｗ₁ ’（ｘ）＝Ｗ₁₄ｘ⁶ ＋Ｗ₁₃ｘ⁵ ＋Ｗ₁₂ｘ
⁴ ＋…＋Ｗ₉ ｘ＋Ｗ₈ を生成多項式Ｇ（ｘ）で割ったときの剰余多項式 Ｐ’₁ （ｘ）＝Ｗ₁ ’（ｘ）mod Ｇ（ｘ） の係数が計算される。さらに、この４つの係数は、次の
フィードバック・シフトレジスタ２７に同時に移され、
フィードバック・シフトレジスタ２７で８ステージ分の
フィードバックシフトが行われる。なお、フィードバッ
ク・シフトレジスタ２５からフィードバック・シフトレ
ジスタ２７に４つの係数を移すときと、フィードバック
シフトを行うときの切り替えは、フィードバック・シフ
トレジスタ２７に設けられた４つのスイッチ２７ａを切
り替えることによって行われる。

【００３８】そしてこれらの結果、このフィードバック
・シフトレジスタ２７内には、

【数３２】Ｗ₁ （ｘ）＝Ｗ₁₄ｘ¹⁴＋Ｗ₁₃ｘ¹³＋…＋Ｗ₉
ｘ⁹ ＋Ｗ₈ ｘ⁸ を生成多項式Ｇ（ｘ）で割ったときの剰余多項式 Ｐ₁ （ｘ）＝Ｗ₁ （ｘ）mod Ｇ（ｘ） の係数が計算される。

【００３９】

【外１２】 力されると、

【数３３】 Ｗ₀ （ｘ）＝Ｗ₇ Ｘ⁷ ＋Ｗ₆ ｘ⁶ Ｗ₅ ｘ⁵ ＋Ｗ₄ ｘ⁴ を生成多項式Ｇ（ｘ）で割ったときの剰余多項式 Ｐ₀ （ｘ）＝Ｗ₀ （ｘ）mod Ｇ（ｘ） の係数が計算される。この係数はラッチ回路３３でフィ
ードバック・シフトレジスタ２７の計算が終了するまで
ラッチされる。

【００４０】Ｐ₀ （ｘ）とＰ₁ （ｘ）の係数は、加算回
路３１でＧＦ（２⁴ ）上で加算される。この結果、加算
回路３１からは剰余多項式 Ｐ（ｘ）＝Ｗ（ｘ）mod Ｇ（ｘ） の係数、すなわち、検査シンボルが出力される。

【００４１】また、分割部２３によって分割した後に出
力された情報シンボルＷ₁₄，Ｗ₁₃，…，Ｗ₈ は、遅延回
路３５で遅延されて出力端子から出力される。一方、分
割部２３によって分割した後に出力された情報シンボル
Ｗ₇ ，Ｗ₆ ，…，Ｗ₄ は、遅延回路３５で遅延された
後、加算回路３１の出力とともにスイッチ３７に供給さ
れスイッチ３７の出力端子から順次出力される。

【００４２】このように、フィードバック・シフトレジ
スタ２５では、７ステージ分のフィードバックシフトを
行った時点でそれまでに計算された係数をフィードバッ
ク・シフトレジスタ２７に移行し、残りの８ステージ分
のフィードバックシフトはフィードバック・シフトレジ
スタ２７によって行われるので、フィードバック・シフ
トレジスタ２７でフィードバックシフトを行っている最
中に次の情報シンボルをフィードバック・シフトレジス
タ２５とフィードバック・シフトレジスタ２９に入力す
ることが可能となる。

【００４３】したがって、第２の実施例の誤り訂正符号
化器２１は、図１に示した第１の実施例の誤り訂正符号
化器１と同様に、２シンボルを並列に処理することがで
きるため、図５に示す従来の誤り訂正符号化器の２倍の
処理速度で符号化を行うことができる。

【００４４】なお、第２の実施例では、情報シンボルを
２つの部分集合に分割し、２シンボルずつの並列処理を
行う場合を説明したが、これに限らず、３以上のｐ個の
部分集合に分割して処理させる場合であっても同様にそ
れに対応した複数個のフィードバック・シフトレジスタ
と、加算器と、スイッチとにより誤り訂正符号化器を構
成することができる。ただし、第ｊ剰余計算回路（ｊ＝
０，１，２，…，ｐ−１）は、ｊ＋１個のフィードバッ
ク・シフトレジスタにより構成される。

【００４５】図３は本発明に係る誤り訂正符号化器の第
３の実施例を示している。ここでは、（１）式を生成多
項式とするＧＦ（２⁴ ）上の（１５，１１）リード・ソ
ロモン符号を用いたときを例に説明する。なお、前記図
１に示した第１の実施例、図２に示した第２の実施例と
同一部材には同一番号を付して説明は省略する。

【００４６】図３に示すように、第３の実施例の誤り訂
正符号化器４１は、図２に示した第２の実施例のフィー
ドバック・シフトレジスタ２５とフィードバック・シフ
トレジスタ２７とによる構成部分を、一つのフィードバ
ック・シフトレジスタで１５回のフィードバックシフト
を連続して行う同じ構成の並列接続されたフィードバッ
ク・シフトレジスタ４３，４５に変更し、いずれのフィ
ードバック・シフトレジスタ４３，４５に情報シンボル
を入力するかを切り替える切り返スイッチ４２ａと、フ
ィードバック・シフトレジスタ４３，４５のいずれから
出力を取るかを切り替える切り替えスイッチ４２ｂを設
けたものである。

【００４７】次に、第３の実施例の誤り訂正符号化器４
１の作用を説明する。

【００４８】図３において、１１個の情報シンボル

【数３４】Ｗ₁₄，Ｗ₁₃，…，Ｗ₄ （Ｗ_i ∈ＧＦ
（２⁴ ），ｉ＝１４，１３，…，４） は、図２の符号器の場合と同様に、２つの部分集合

【数３５】 シフトレジスタ４３またはフィードバック・シフトレジ
スタ４５に順次入力され、

【外１３】 れる。

【００４９】

【外１４】 いずれか計算を行っていない方に入力され、１５回のフ
ィードバックシフトを連続して行い、剰余多項式Ｐ
₁ （ｘ）を計算する。このため、次のブロックの情報シ
ンボルが分割部２３によって分割されて出力されると、
計算を行っていない方のフィードバック・シフトレジス
タに入力される。

【００５０】そして、１５回のフィードバックシフトを
終了した時点で出力される４シンボルの係数は、加算回
路３１に出力される。

【００５１】このように、第３の実施例の誤り訂正符号
化器４１では、図２に示した第２のの実施例の誤り訂正
符号化器２１と同様に、２シンボルを並列に処理するこ
とができるため、図４の従来の符号化器の２倍の処理速
度で符号化を行うことができる。

【００５２】なお、第３の実施例では、情報シンボルを
２つの部分集合に分割し、２シンボルずつの並列処理を
行う場合を説明したが、これに限らず、３以上のｐ個の
部分集合に分割して処理させる場合であっても同様にそ
れに対応した複数個のフィードバック・シフトレジスタ
と、加算器と、スイッチとにより誤り訂正符号化器を構
成することができる。ただし、第ｊ剰余計算回路（ｊ＝
０，１，２，…，ｐ−１）は、ｊ＋１個のフィードバッ
ク・シフトレジスタにより構成される。

【００５３】図４は、本発明に係る誤り訂正符号化器の
第４の実施例を示している。ここでは、（１）式を生成
多項式とするＧＦ（２⁴ ）上の（１５，１１）リード・
ソロモン符号を用いたときを例に説明する。なお、前記
第１の実施例、第２の実施例および第３の実施例と同一
部材には同一番号を付して説明は省略する。

【００５４】図４において、１１個の情報シンボル Ｗ₁₄，Ｗ₁₃，…，Ｗ₄ （Ｗ_i ∈ＧＦ（２⁴ ），ｉ＝１
４，１３，…，４） は、図２に示す第２の実施例の誤り訂正符号化器と同様
に２つの部分集合

【数３６】 ク・シフトレジスタ２９に順次入力される。

【００５５】

【外１５】 ると、多項式

【数３７】Ｗ₁ ’（ｘ）＝Ｗ₁₄ｘ⁶ ＋Ｗ₁₃ｘ⁵ ＋Ｗ₁₂ｘ
⁴ ＋…＋Ｗ₉ ｘ＋Ｗ₈ を生成多項式Ｇ（ｘ）で割ったときの剰余多項式 Ｐ’₁ （ｘ）＝Ｗ₁ ’（ｘ）mod Ｇ（ｘ） の係数が計算される。

【００５６】そして、この４つの係数は、演算回路５３
に入力される。演算回路５３における１６個の乗算器の
各定数は、次式で予め与えられている。

【００５７】

【数３８】 Ｘ⁷ mod Ｇ（ｘ）＝ｈ₃ ⁽³⁾ Ｘ³ ＋ｈ₂ ⁽³⁾ Ｘ² ＋ｈ₁ ⁽³⁾ Ｘ＋ｈ₀ ⁽³⁾ ， Ｘ⁶ mod Ｇ（ｘ）＝ｈ₃ ⁽²⁾ Ｘ³ ＋ｈ₂ ⁽²⁾ Ｘ² ＋ｈ₁ ⁽²⁾ Ｘ＋ｈ₀ ⁽²⁾ ， Ｘ⁶ mod Ｇ（ｘ）＝ｈ₃ ⁽¹⁾ Ｘ³ ＋ｈ₂ ⁽¹⁾ Ｘ² ＋ｈ₁ ⁽¹⁾ Ｘ＋ｈ₀ ⁽¹⁾ ， Ｘ⁶ mod Ｇ（ｘ）＝ｈ₃ ⁽⁰⁾ Ｘ³ ＋ｈ₂ ⁽⁰⁾ Ｘ² ＋ｈ₁ ⁽⁰⁾ Ｘ＋ｈ₀ ⁽⁰⁾ ， この結果、演算回路５３から出力される４つのシンボル
は、

【数３９】Ｗ₁ （ｘ）＝Ｗ₁₄ｘ¹⁴＋Ｗ₁₃ｘ¹³＋…＋Ｗ₉
ｘ⁹ ＋Ｗ₈ ｘ⁸ を生成多項式Ｇ（ｘ）で割ったときの剰余多項式 Ｐ₁ （ｘ）＝Ｗ₁ （ｘ）mod Ｇ（ｘ） の係数となる。すなわち、フィードバック・シフトレジ
スタ２５と演算回路５３とは、多項式Ｗ₁ （Ｘ）をＧ
（ｘ）割ったときの剰余を計算する剰余計算回路となっ
ている。

【００５８】

【外１６】 力されると、

【数４０】 Ｗ₀ （ｘ）＝Ｗ₇ Ｘ⁷ ＋Ｗ₆ ｘ⁶ Ｗ₅ ｘ⁵ ＋Ｗ₄ ｘ⁴ を生成多項式Ｇ（ｘ）で割ったときの剰余多項式 Ｐ₀ （ｘ）＝Ｗ₀ （ｘ）mod Ｇ（ｘ） の係数が計算される。

【００５９】以上のように計算されたＰ₀ （ｘ）とＰ₁
（ｘ）の係数は、加算回路３１で加算される。この結
果、加算回路３１からは剰余多項式 Ｐ（ｘ）＝Ｗ（ｘ）mod Ｇ（ｘ） の係数、すなわち、検査シンボルが出力される。

【００６０】また、分割部２３によって分割した後に出
力された情報シンボルＷ₁₄，Ｗ₁₃，…，Ｗ₈ は、順次出
力端子から出力される。一方、分割部２３によって分割
した後に出力された情報シンボルＷ₇ ，Ｗ₆ ，…，Ｗ₄
は、加算回路３１の出力とともにスイッチ３０に供給さ
れ、スイッチ３７の出力端子から順次出力される。

【００６１】このように、図４に示す第４の実施例の誤
り訂正符号化器５１は、図１に示す第１の実施例の誤り
訂正符号化器１と同様に、２シンボルを並列に処理する
ことができるため、図５の従来の誤り訂正符号化器の２
倍の処理速度で符号化を行うことができる。ただし、第
ｊ剰余計算回路（ｊ＝１，２，…，ｐ−１）は、フィー
ドバック・シフトレジスタと演算回路５３のように乗算
器と加算器により構成される回路とにより構成される。

【００６２】なお、全実施例では本発明の誤り訂正符号
化器をリード・ソロモン符号に適用した例を示したが、
二元ＢＣＨ符号を含むそのほかの誤り訂正符号や誤り検
出符号にも適用できることはいうまでもない。さらに、
図１〜４は誤り訂正符号化器としての構成であるが、復
号器のシンドローム演算回路も図１〜４と全く同様に構
成することができる。

【００６３】

【発明の効果】本発明の誤り訂正符号化器によれば、ｐ
シンボルの情報を並列に処理することができるため、従
来の符号器のｐ倍の高速処理が可能になる。また、剰余
計算回路にＲＯＭを用いる必要がないため、符号長が大
きい符号や多元符号に対しても比較的小さい回路規模で
誤り訂正符号化器を構成することができる。

【図面の簡単な説明】

【図１】本発明に係る誤り訂正符号化器の第１の実施例
を示す構成図である。

【図２】本発明に係る誤り訂正符号化器の第２の実施例
を示す構成図である。

【図３】本発明に係る誤り訂正符号化器の第３の実施例
を示す構成図である。

【図４】本発明に係る誤り訂正符号化器の第４の実施例
を示す構成図である。

【図５】従来の誤り訂正符号化器を示す構成図である。

【図６】従来の誤り訂正符号化器を示す構成図である。

【符号の説明】

１，２１，４１，５１ 誤り訂正符号化器 ３，２３ 分割部 ５，７ 剰余計算回路 ９，３１ 加算回路 １１，３７ スイッチ ２５，２７，２９，４３，４５ フィードバック・シフ
トレジスタ ４２ａ，４２ｂ 切り替えスイッチ ５３ 演算回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年９月６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【外１】 以上の整数）の部分集合

【数１】 に分割する分割手段と、 前記ｐ個の部分集合に分割された情報シンボルをそれぞ
れの係数とするｐ個の部分情報多項式

【数２】 を生成多項式Ｇ（ｘ）で割ったときの剰余を求めるｐ個
の剰余計算回路と、 前記ｐ個の剰余計算回路の出力を加算する加算回路と、 を具備することを特徴とする誤り訂正符号化器。

【外２】 合

【数３】 （０＜Ｌ₁ ＜Ｌ₂ ＜…＜Ｌ_p-1 ＜ｋ）に分割する分割手
段と、 前記ｐ個の部分集合に分割された情報シンボルをそれぞ
れの係数とするｐ個の部分情報多項式

【数４】 を生成多項式Ｇ（ｘ）で割ったときの剰余を求めるｐ個
の剰余計算手段と、 前記ｐ個の剰余計算手段の出力を加算する加算手段とを
備え、 前記ｐ個の剰余計算手段の内、Ｗ₁ （ｘ）を生成多項式
Ｇ（ｘ）で割ったときの剰余を求める剰余計算手段から
Ｗ_p-1 （ｘ）を生成多項式Ｇ（ｘ）で割ったときの剰余
を求める剰余計算手段までは、第１の（ｎ−ｋ）段のフ
ィードバック・シフトレジスタと、このフィードバック
・シフトレジスタの出力を変換する演算手段とから構成
され、前記ｐ個の剰余計算手段の内、Ｗ₀ （ｘ）を生成
多項式Ｇ（ｘ）で割ったときの剰余を求める剰余計算手
段は、第２の（ｎ−ｋ）段のフィードバック・シフトレ
ジスタによって構成されることを特徴とする誤り訂正符
号化器。

【数５】 （０＜Ｌ₁ ＜Ｌ₂ ＜…＜Ｌ_p-1 ＜ｋ）に分割する分割手
段と、 前記ｐ個の部分集合に分割された情報シンボルをそれぞ
れの係数とするｐ個の部分情報多項式

【数６】 を生成多項式Ｇ（ｘ）で割ったときの剰余を求めるｐ個
の剰余計算手段と、 前記ｐ個の剰余計算手段の出力を加算する加算手段とを
備え、 前記ｐ個の剰余計算手段の内、Ｗ₁ （ｘ）を生成多項式
Ｇ（ｘ）で割ったときの剰余を求める剰余計算手段から
Ｗ_p-1 （ｘ）を生成多項式Ｇ（ｘ）で割ったときの剰余
を求める剰余計算手段までは、（ｎ−ｋ）段の複数のフ
ィードバック・シフトレジスタと、これらのフィードバ
ック・シフトレジスタへの入力を切り替える第１の切り
替えスイッチと、これらのフィードバック・シフトレジ
スタの出力を切り替える第２の切り替えスイッチとから
構成され、前記ｐ個の剰余計算手段の内、Ｗ₀ （ｘ）を
生成多項式Ｇ（ｘ）で割ったときの剰余を求める剰余計
算手段は、（ｎ−ｋ）段のフィードバック・シフトレジ
スタによって構成されることを特徴とする誤り訂正符号
化器。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正内容】

【００１３】

【外４】 （ｐは２以上の整数）の部分集合

【数１５】 （０＜Ｌ₁ ＜Ｌ₂ ＜…＜Ｌ_p-1 ＜ｋ）に分割する分割手
段と、前記ｐ個の部分集合に分割された情報シンボルを
それぞれの係数とするｐ個の部分情報多項式

【数１６】 を生成多項式Ｇ（ｘ）で割ったときの剰余を求めるｐ個
の剰余計算手段と、前記ｐ個の剰余計算手段の出力を加
算する加算手段とを備え、前記ｐ個の剰余計算手段の
内、Ｗ₁ （ｘ）を生成多項式Ｇ（ｘ）で割ったときの剰
余を求める剰余計算手段からＷ_p-1 （ｘ）を生成多項式
Ｇ（ｘ）で割ったときの剰余を求める剰余計算手段まで
は、第１の（ｎ−ｋ）段のフィードバック・シフトレジ
スタと、このフィードバック・シフトレジスタの出力を
変換する演算手段とから構成され、前記ｐ個の剰余計算
手段の内、Ｗ₀ （ｘ）を生成多項式Ｇ（ｘ）で割ったと
きの剰余を求める剰余計算手段は、（ｎ−ｋ）段のフィ
ードバック・シフトレジスタによって構成されることを
特徴としている。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】

【外５】 （ｐは２以上の整数）の部分集合

【数１７】 （０＜Ｌ₁ ＜Ｌ₂ ＜…＜Ｌ_p-1 ＜ｋ）に分割する分割手
段と、前記ｐ個の部分集合に分割された情報シンボルを
それぞれの係数とするｐ個の部分情報多項式

【数１８】 を生成多項式Ｇ（ｘ）で割ったときの剰余を求めるｐ個
の剰余計算手段と、前記ｐ個の剰余計算手段の出力を加
算する加算手段とを備え、前記ｐ個の剰余計算手段の
内、Ｗ₁ （ｘ）を生成多項式Ｇ（ｘ）で割ったときの剰
余を求める剰余計算手段からＷ_p-1 （ｘ）を生成多項式
Ｇ（ｘ）で割ったときの剰余を求める剰余計算手段まで
は、（ｎ−ｋ）段の複数のフィードバック・シフトレジ
スタと、これらのフィードバック・シフトレジスタへの
入力を切り替える第１の切り替えスイッチと、これらの
フィードバック・シフトレジスタの出力を切り替える第
２の切り替えスイッチとから構成され、前記ｐ個の剰余
計算手段の内、Ｗ₀ （ｘ）を生成多項式Ｇ（ｘ）で割っ
たときの剰余を求める剰余計算手段は、（ｎ−ｋ）段の
フィードバック・シフトレジスタによって構成されるこ
とを特徴としている。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】図１に示すように、第１の実施例の誤り訂
正符号化器１は、１１個の情報シン

【外７】

【数１９】 に分割する分割部３と、部分情報多項式

【数２０】Ｗ₀ （ｘ）＝Ｗ₁₄ｘ¹⁴＋Ｗ₁₂ｘ¹²＋Ｗ₁₀ｘ¹⁰
＋…＋Ｗ₄ ｘ⁴ を（１）式の生成多項式Ｇ（ｘ）で割ったときの剰余多
項式Ｐ₀ （ｘ）を求める剰余計算回路５と、部分情報多
項式

【数２１】Ｗ₁ （ｘ）＝Ｗ₁₃ｘ¹³＋Ｗ₁₁ｘ¹¹＋Ｗ₉ ｘ⁹
＋…＋Ｗ₅ ｘ⁵ を（１）式の生成多項式Ｇ（ｘ）で割ったときの剰余多
項式Ｐ₁ （ｘ）を求める剰余計算回路７と、剰余計算回
路５、７のそれぞれの出力を加算する加算回路９と、分
割部３に入力される情報シンボルと加算回路９によって
得られた検査シンボルを切り替えて出力するスイッチ１
１とを備えている。なお、剰余計算回路５、７には、遅
延素子１３と、加算器１５と、乗算器（（×ｇ₀ ），
（×ｆ₀ ），…）が備えられている。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 （ｎ，ｋ）誤り訂正符号の符号化器であ
   って、 【外１】 以上の整数）の部分集合 【数１】 に分割する分割手段と、 前記ｐ個の部分集合に分割された情報シンボルをそれぞ
   れの係数とするｐ個の部分情報多項式 【数２】 を生成多項式Ｇ（ｘ）で割ったときの剰余を求めるｐ個
   の剰余計算回路と、 前記ｐ個の剰余計算回路の出力を加算する加算回路と、 を具備することを特徴とする誤り訂正符号化器。
2. 【請求項２】 （ｎ，ｋ）誤り訂正符号化器であって、
   ｋ個の情報シンボル 【外２】 合 【数３】 （０＜Ｌ₁ ＜Ｌ₂ ＜…＜Ｌ_p-1 ＜ｋ）に分割する分割手
   段と、 前記ｐ個の部分集合に分割された情報シンボルをそれぞ
   れの係数とするｐ個の部分情報多項式 【数４】 を生成多項式Ｇ（ｘ）で割ったときの剰余を求めるｐ個
   の剰余計算手段と、 前記ｐ個の剰余計算手段の出力を加算する加算手段とを
   備え、 前記ｐ個の剰余計算手段の内、Ｗ₁ （ｘ）を生成多項式
   Ｇ（ｘ）で割ったときの剰余を求める剰余計算手段から
   Ｗ_p-1 （ｘ）を生成多項式Ｇ（ｘ）で割ったときの剰余
   を求める剰余計算手段までは、第１の（ｎ−ｋ）段のフ
   ィードバック・シフトレジスタと、このフィードバック
   ・シフトレジスタの出力を変換する演算手段とから構成
   され、前記ｐ個の剰余計算手段の内、Ｗ₀ （ｘ）を生成
   多項式Ｇ（ｘ）で割ったときの剰余を求める剰余計算手
   段は、第２の（ｎ−ｋ）段のフィードバック・シフトレ
   ジスタによって構成されることを特徴とする誤り訂正符
   号化器。
3. 【請求項３】 （ｎ，ｋ）誤り訂正符号化器であって、
   ｋ個の情報シンボルの集合Ｗ＝｛Ｗ_n-1 ，Ｗ_n-2 ，…，
   Ｗ₀ ｝をｐ個（ｐは２以上の整数）の部分集合 【数５】 Ｗ₀ ＝｛Ｗ_i ｜ ｎ−ｋ ≦ｉ≦ｎ−ｋ＋Ｌ₁ −１｝， Ｗ₁ ＝｛Ｗ_i ｜ ｎ−ｋ＋Ｌ₁ ≦ｉ≦ｎ−ｋ＋Ｌ₂ −１｝， … Ｗ_p-1 ＝｛Ｗ_i ｜ ｎ−ｋ＋Ｌ_p-1 ≦ｉ≦ｎ−１｝ （０＜Ｌ₁ ＜Ｌ₂ ＜…＜Ｌ_p-1 ＜ｋ） に分割する分割手段と、 前記ｐ個の部分集合に分割された情報シンボルをそれぞ
   れの係数とするｐ個の部分情報多項式 【数６】 を生成多項式Ｇ（ｘ）で割ったときの剰余を求めるｐ個
   の剰余計算手段と、 前記ｐ個の剰余計算手段の出力を加算する加算手段とを
   備え、 前記ｐ個の剰余計算手段の内、Ｗ₁ （ｘ）を生成多項式
   Ｇ（ｘ）で割ったときの剰余を求める剰余計算手段から
   Ｗ_p-1 （ｘ）を生成多項式Ｇ（ｘ）で割ったときの剰余
   を求める剰余計算手段までは、（ｎ−ｋ）段の複数のフ
   ィードバック・シフトレジスタと、これらのフィードバ
   ック・シフトレジスタへの入力を切り替える第１の切り
   替えスイッチと、これらのフィードバック・シフトレジ
   スタの出力を切り替える第２の切り替えスイッチとから
   構成され、前記ｐ個の剰余計算手段の内、Ｗ₀ （ｘ）を
   生成多項式Ｇ（ｘ）で割ったときの剰余を求める剰余計
   算手段は、（ｎ−ｋ）段のフィードバック・シフトレジ
   スタによって構成されることを特徴とする誤り訂正符号
   化器。