JP2005276310A

JP2005276310A - 不揮発性半導体記憶装置

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Publication number: JP2005276310A
Application number: JP2004087415A
Authority: JP
Inventors: Yoshiharu Hirata; 義治平田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-03-24
Filing date: 2004-03-24
Publication date: 2005-10-06

Abstract

【課題】データ読み出し時間を高速化する。
【解決手段】不揮発性半導体記憶装置は、しきい値電圧の変化によりデータを記憶するメモリセルＭＣが複数個配置されたメモリセルアレイ１と、前記メモリセルＭＣに接続された複数のビット線ＢＬと、前記複数のビット線ＢＬを夫々選択し、且つ前記複数のビット線ＢＬに対応して設けられた複数のカラム選択回路３と、前記複数のカラム選択回路３に共通して接続されたデータ線ＤＬと、前記データ線ＤＬの電圧値が第１電圧値以上か否かに基づいてデータの読み出しを行う読み出し回路７と、前記第１電圧値より大きく且つ電源電圧より小さい第２電圧値に前記データ線を充電する充電回路８とを含む。
【選択図】図３

Description

本発明は、不揮発性半導体記憶装置に係り、特に不揮発性半導体記憶装置のデータ読み出し回路に関する。

半導体記憶装置として、不揮発にデータを記憶して電気的書き換えを可能としたＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が知られている。ＥＥＰＲＯＭの中で、複数のメモリセルを一括消去するタイプのものは、フラッシュメモリと称されている。フラッシュメモリ等の不揮発性半導体記憶装置において、メモリセルは、しきい値電圧の変化によりデータを記憶する。このメモリセルからデータを読み出す場合、一般的に電流読み出し型のセンスアンプ回路が用いられる。このセンスアンプ回路として、メモリセルからデータが読み出されるビット線の電位を参照データ線の参照電位と比較してデータ読み出しを行う方式が多く用いられる。このようなセンスアンプ回路は、例えば差動アンプ回路により構成される。

ところが、メモリセルの動作電圧が低下してくると、差動アンプ回路を使用した読み出しが難しくなってくる。このため、ビット線を一度電源電圧まで充電した後、メモリセルにより電流が放電されるか否かで記憶データの判定を行う読み出し方式が使用される。

この読み出し方式の場合、データの読み出し時間は、ビット線を充電する時間と、充電されたビット線を読み出し回路のしきい値電圧までメモリセルが放電する時間との和で決定される。ビット線ＢＬの容量をＣｂｌ、電源電圧をＶｃｃ、充電電流をＩｐｃとすると、充電時間Ｔｐｃは以下の式となる。

Ｔｐｃ＝Ｃｂｌ×Ｖｃｃ／Ｉｐｃ
メモリセル電流をＩｃｅｌｌ、読み出し回路しきい値電圧をＶｓとすると、放電時間Ｔｄｃは以下の式となる。

Ｔｄｃ＝Ｃｂｌ×（Ｖｃｃ−Ｖｓ）／Ｉｃｅｌｌ
前述したように、データ読み出し時間は、充電時間Ｔｐｃと放電時間Ｔｄｃとの和となる。上記各式から、データ読み出し時間は、電源電圧Ｖｃｃに対する依存度が大きいことが分かる。よって、電源電圧Ｖｃｃの変動が、データ読み出し時間に大きな影響を及ぼす。

また、例えば読み出し回路をＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとからなるインバータ回路で構成した場合、インバータ回路の特性が製造プロセスや温度等によって変化する。これは、読み出し回路のしきい値電圧Ｖｓの変動につながり、この結果上記データ読み出し時間のバラツキが発生するという問題がある。

さらに、メモリセルの動作電圧が低下してくると、電源電圧Ｖｃｃとの差が大きくなる。よって、メモリセルが電源電圧Ｖｃｃをしきい値電圧Ｖｓまで放電する時間が長くなる。これにより、上記データ読み出し時間の高速化が困難となってしまうという問題がある。

またこの種の関連技術として、メモリセルデータの読み出し動作を高速化する技術が開示されている。
特開２００１−３１２８９５号公報

本発明は、上記のような事情に鑑みてなされたもので、電源電圧の変動、製造プロセス及び温度に起因するデータ読み出し時間のバラツキを抑制し、且つデータ読み出し時間の高速化が可能な不揮発性半導体記憶装置を提供することを目的とする。

本発明の一視点に係る不揮発性半導体記憶装置は、しきい値電圧の変化によりデータを記憶するメモリセルが複数個配置されたメモリセルアレイと、前記メモリセルに接続された複数のビット線と、前記複数のビット線を夫々選択し、且つ前記複数のビット線に対応して設けられた複数のカラム選択回路と、前記複数のカラム選択回路に共通して接続されたデータ線と、前記データ線の電圧値が第１電圧値以上か否かに基づいてデータの読み出しを行う読み出し回路と、前記第１電圧値より大きく且つ電源電圧より小さい第２電圧値に前記データ線を充電する充電回路とを含む。

本発明によれば、電源電圧の変動、製造プロセス及び温度に起因するデータ読み出し時間のバラツキを抑制し、且つデータ読み出し時間の高速化が可能な不揮発性半導体記憶装置を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。図１において、メモリセルＭＣがマトリクス状に配置されてメモリセルアレイ１が設けられている。メモリセルアレイ１上には、ロウ方向に延びる複数のワード線ＷＬと、カラム方向に延びる複数のビット線ＢＬとがそれぞれ配置されている。

メモリセルアレイ１には、ワード線ＷＬを介してロウデコーダ２が接続されている。ロウデコーダ２は、ロウアドレスに基づいてワード線ＷＬを活性化する。このロウアドレスは、外部回路からアドレスバッファ（図示せず）に入力されたアドレスに基づいて生成される。またロウデコーダ２には、内部電源生成回路（図示せず）によりワード線ＷＬを駆動するための所定電圧が供給されている。

メモリセルアレイ１には、ビット線ＢＬを介してカラムゲート３が接続されている。カラムゲート３には、カラムデコーダ４が接続されている。カラムデコーダ４は、カラムアドレスをデコードする。このカラムアドレスは、外部回路から上記アドレスバッファに入力されたアドレスに基づいて生成される。そしてカラムデコーダ４は、カラム選択信号ＣＯＬをカラムゲート３に供給する。またカラムデコーダ４には、上記内部電源生成回路によりカラム選択信号ＣＯＬを活性化するための所定電圧が供給されている。カラムゲート３は、カラム選択信号ＣＯＬに基づいて１本のビット線ＢＬを選択する。

カラムゲート３には、複数のビット線ＢＬに対して共通に設けられたデータ線ＤＬが接続されている。またカラムゲート３には、上記データ線ＤＬを介して読み出し回路６が接続されている。読み出し回路６は、メモリセルアレイ１からデータ線ＤＬに転送されたデータの読み出しを行う。

読み出し回路６には、出力回路５が接続されている。読み出し回路６により読み出されたデータは、出力回路５により外部回路に出力される。

図２は、図１に示した読み出し回路６の構成を示すブロック図である。読み出し回路６は、読み出し部７と、充電回路８と、充電制御回路９と、リセット回路１０と、リセット制御回路１１とにより構成されている。

読み出し部７は、データ線ＤＬの電位に応じて、“０”データ或いは“１”データを判定する。充電回路８は、メモリセルアレイ１からデータを読み出す前に、データ線ＤＬを所定電位に充電する。充電制御回路９は、データ線ＤＬを充電するタイミングを制御する。具体的には、データ読み出し動作の初期動作としてデータ線ＤＬを充電する。そしてデータ線ＤＬが所定電位に充電された後に（或いはメモリセル電流が放電される前に）、充電動作を停止する。充電制御回路９は、上記タイミングに基づいてプリチャージ信号ＰＲＥ／（“／”は、ローレベルが活性であることを示す）を生成する。このプリチャージ信号ＰＲＥ／は、充電回路８に入力される。

充電回路８は、データ線ＤＬを充電する。充電回路８は、プリチャージ信号ＰＲＥ／に基づいて充電動作を行う。リセット制御回路１１は、データ線ＤＬを例えば接地電位に充電するタイミングを制御する。具体的には、充電制御回路９によりプリチャージ信号ＰＲＥ／が活性化される直前にデータ線ＤＬを接地電位に充電する。またリセット制御回路１１は、データ読み出し動作が行われていない間に、予めデータ線ＤＬを接地電位に充電しておくようにしてもよい。リセット制御回路１１は、上記タイミングに基づいてリセット信号ＲＳＴを生成する。このリセット信号ＲＳＴは、リセット回路１０に入力される。リセット回路１０は、データ線ＤＬを接地電位に充電する。リセット回路１０は、リセット信号ＲＳＴに基づいてリセット動作を行う。

図３は、図１に示した不揮発性半導体記憶装置の主要部を示す回路図である。メモリセルＭＣは、例えば、電荷蓄積層としてのフローティングゲートと制御ゲート（図示せず）が積層されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造を有する不揮発性メモリセルである。メモリセルＭＣのゲートは、ワード線ＷＬに接続されている。メモリセルＭＣのソースには、接地電圧が供給されている。メモリセルＭＣのドレインは、ビット線ＢＬに接続されている。

カラムゲート３は、複数のカラム選択トランジスタＣＴ０〜ＣＴｎにより構成されている。カラム選択トランジスタＣＴ０は、Ｎ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタにより構成されている。カラム選択トランジスタＣＴ０のゲートは、カラム選択信号ＣＯＬ０が供給されている。カラム選択トランジスタＣＴ０のソースは、ビット線ＢＬ０に接続されている。カラム選択トランジスタＣＴ０のドレインは、データ線ＤＬに接続されている。また、他のカラム選択トランジスタＣＴ１〜ｎのドレインは、データ線ＤＬに接続されている。

読み出し部７は、例えばインバータ回路ＩＮＶ１により構成されている。インバータ回路ＩＮＶ１の入力部は、データ線ＤＬに接続されている。インバータ回路ＩＮＶ１の出力部は、出力回路５に接続されている。

充電回路８は、充電トランジスタＱＰ１と、バイアストランジスタＱＮ１と、インバータ回路ＩＮＶ２とにより構成されている。充電トランジスタＱＰ１は、例えばＰ型ＭＯＳトランジスタにより構成される。バイアストランジスタＱＮ１は、例えばＮ型ＭＯＳトランジスタにより構成される。充電トランジスタＱＰ１のゲートには、プリチャージ信号ＰＲＥ／が供給されている。充電トランジスタＱＰ１のソースには、電源電圧Ｖｃｃが供給されている。充電トランジスタＱＰ１のドレインは、バイアストランジスタＱＮ１のソースが接続されている。

インバータ回路ＩＮＶ２の入力部は、データ線ＤＬに接続されている。インバータ回路ＩＮＶ２の出力部は、バイアストランジスタＱＮ１のゲートに接続されている。バイアストランジスタＱＮ１のドレインは、データ線ＤＬに接続されている。

リセット回路１０は、Ｎ型ＭＯＳトランジスタＱＮ２により構成されている。トランジスタＱＮ２のドレインは、データ線ＤＬに接続されている。トランジスタＱＮ２のソースには、接地電圧が供給されている。

ところで、インバータ回路ＩＮＶ１とＩＮＶ２とは、インバータ回路ＩＮＶ１のしきい値電圧Ｖｔ１とインバータ回路ＩＮＶ２のしきい値電圧Ｖｔ２とが、
Ｖｔ１＜Ｖｔ２
の関係を満足するよう構成される。また、しきい値電圧Ｖｔ１とＶｔ２とは、電源電圧Ｖｃｃより小さくなるように設定される。なお、しきい値電圧Ｖｔ１とは、インバータ回路ＩＮＶ１の出力が、ハイレベルからローレベルに変化する際のインバータ回路ＩＮＶ１の入力部に入力される電圧値をいう。インバータ回路ＩＮＶ２についても同様である。

図４は、図３に示したインバータ回路ＩＮＶ２の構成を示す回路図である。インバータ回路ＩＮＶ２は、Ｐ型ＭＯＳトランジスタＱＰ２と、Ｎ型ＭＯＳトランジスタＱＮ３とにより構成されている。また、インバータ回路ＩＮＶ１も同様の回路により構成されている。しきい値電圧Ｖｔ１とＶｔ２は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの電流比を変化させることにより設定される。具体的には、電流比の変化は、トランジスタサイズを変更することにより行う。さらに具体的には、トランジスタのチャネル長を変更することにより行う。また、トランジスタのチャネル幅を変更することで、電流比を変化させてもよい。また、ソース及びドレインを形成する際に注入する不純物イオンの濃度を変更することで、電流比を変化させてもよい。

また、インバータ回路ＩＮＶ１及びＩＮＶ２を構成するＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタは、同一の製造プロセスにより形成されている。

このように構成された不揮発性半導体記憶装置の動作について説明する。先ず、メモリセルＭＣの動作について説明する。メモリセルＭＣは、しきい値電圧の高い状態をデータ“０”（書き込み状態）、しきい値電圧の低い状態をデータ“１”（消去状態）としてデータ記憶を行う。なお、データ“０”を記憶しているメモリセルＭＣをＯＦＦセルという。データ“１”を記憶しているメモリセルＭＣをＯＮセルという。

データ書き込みは、ワード線ＷＬに１０Ｖ程度の書き込み電位を与え、ビット線ＢＬにはデータ“０”，“１”に応じて、６Ｖ，０Ｖを与える。データ“０”が与えられたメモリセルＭＣでは、ドレイン−ソース間の大きな電界によりホットエレクトロンが生成され、これがフローティングゲートに注入される。データ“１”の場合には、このような電子注入は生じない。

これにより、フローティングゲートに電子が注入されてしきい値電圧が高くなった状態が“０”である。データ“１”の場合はホットエレクトロンが生成されず、従ってフローティングゲートに電子が注入されず、消去状態即ちしきい値電圧の低いデータ“１”状態を保持する。

データ消去は、ブロック単位で一括消去が行われる。選択されたブロック内の全ワード線ＷＬに−７Ｖ程度の電圧を印加する。これにより、ブロック内のメモリセルＭＣのゲート絶縁膜に大きな電界がかかり、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流（ＦＮトンネル電流）によりフローティングゲートの電子が放出されて、データ“１”の消去状態になる。

データ読み出しは、メモリセルＭＣが有するしきい値電圧に基づいて生じるメモリセルＭＣの電流引き込みの有無により判定される。

次に、データ読み出し動作について説明する。先ず、データ読み出し動作を行う前に、リセット信号ＲＳＴをハイレベルにする。これにより、トランジスタＱＮ２がオンし、データ線ＤＬが接地電位になる。また、データ線ＤＬが接地電位になると、インバータ回路ＩＮＶ２の出力は、ハイレベルになる。これにより、バイアストランジスタＱＮ１は、オンする。その後、リセット信号ＲＳＴをローレベルにする。

次に、プリチャージ信号ＰＲＥ／をローレベルにする。さらに、カラム選択信号ＣＯＬ０をハイレベルにする。これにより、データ線ＤＬ及びビット線ＢＬ０の充電が開始される。そして、データ線ＤＬの電圧Ｖｄｌがしきい値電圧Ｖｔ１まで充電されると、インバータ回路ＩＮＶ１の出力がローレベルになる。

次に、データ線ＤＬの電圧Ｖｄｌがしきい値電圧Ｖｔ２まで充電されると、インバータ回路ＩＮＶ２の出力がローレベルになる。これにより、バイアストランジスタＱＮ１は、オフする。このとき、インバータ回路ＩＮＶ１の出力は、Ｖｔ１＜Ｖｔ２の関係よりローレベルのままである。

次に、プリチャージ信号ＰＲＥ／をハイレベルにする。これにより、電源電圧Ｖｃｃの供給が停止される。さらに、ワード線ＷＬをハイレベルにする。これにより、メモリセルＭＣのしきい値電圧に基づくメモリセル電流Ｉｃｅｌｌによりデータ線ＤＬおよびビット線ＢＬ０の電圧が放電される。

ここで、メモリセルＭＣがＯＦＦセルの場合は、メモリセルＭＣのしきい値電圧は高い状態にある。よって、Ｉｃｅｌｌは略“０”であるため、インバータ回路ＩＮＶ１の出力はローレベルが保持される。一方、メモリセルＭＣがＯＮセルの場合は、メモリセルＭＣのしきい値電圧は低い状態にある。よって、データ線ＤＬの電圧Ｖｄｌは、メモリセルＭＣに向かって放電される。そして、データ線ＤＬの電圧ＶｄｌがＶｄｌ＜Ｖｔ１になるまで放電されたところでインバータ回路ＩＮＶ１の出力はハイレベルとなる。このようにして、データ読出し動作が行われる。

ビット線ＢＬの容量をＣｂｌ、データ線ＤＬの容量をＣｄｌ、充電電流をＩｐｃとすると、充電時間Ｔｐｃ及び放電時間Ｔｄｃは以下の式となる。

Ｔｐｃ＝（Ｃｂｌ＋Ｃｄｌ）×Ｖｔ２／Ｉｐｃ
Ｔｄｃ＝（Ｃｂｌ＋Ｃｄｌ）×（Ｖｔ２−Ｖｔ１）／Ｉｃｅｌｌ
データ読み出し時間は、充電時間Ｔｐｃと放電時間Ｔｄｃとの和となる。

上記各式から、データ読み出し時間は、電源電圧Ｖｃｃに依存度しないことが分かる。よって、電源電圧Ｖｃｃの変動に対して、データ読み出し時間への影響を防止することが可能となる。

また、電圧Ｖｔ２は電圧Ｖｃｃより小さいため、データ線ＤＬを電源電圧Ｖｃｃに充電する場合と比べて充電時間Ｔｐｃ及び放電時間Ｔｄｃを短くすることができる。また、インバータ回路ＩＮＶ１とＩＮＶ２との同一の製造プロセスにより形成した場合、しきい値電圧Ｖｔ１とＶｔ２とのバラツキは、同じ方向にバラツキが発生する。これにより、電圧値（Ｖｔ２−Ｖｔ１）のバラツキが小さくなるため、放電時間Ｔｄｃのバラツキを小さくすることができる。

上記説明したような充電回路８を備えることにより、充電制御回路９は、データ線ＤＬがしきい値電圧Ｖｔ２になった時点でプリチャージ信号ＰＲＥ／をハイレベルにすることが可能となる。このような構成にするために、例えば充電制御回路９がデータ線ＤＬの電位を検出する回路をさらに備え、データ線ＤＬがしきい値電圧Ｖｔ２になった時点で、プリチャージ信号ＰＲＥ／をハイレベルにするようにしてもよい。そして、外部回路は、プリチャージ信号ＰＲＥ／がハイレベルになった時点で、ワード線ＷＬを活性化する。このような構成にすることで、図１に示した不揮発性半導体記憶装置を備えた装置のデータ読み出し時間を高速化することができる。

また、外部回路がデータ線ＤＬがしきい値電圧Ｖｔ２になったか否かを検出する。そして、データ線ＤＬがしきい値電圧Ｖｔ２になった時点で、ワード線ＷＬを活性化するように構成してもよい。また、充電を開始してからデータ線ＤＬがしきい値電圧Ｖｔ２になるまでの時間が略一定である場合には、上記時間が経過した後にワード線ＷＬを活性化するように構成してもよい。このような構成にすることで、図１に示した不揮発性半導体記憶装置を備えた装置のデータ読み出し時間を高速化することができる。

以上詳述したように本実施形態では、読み出し部７がデータを判定するしきい値電圧Ｖｔ１より大きく、且つ電源電圧Ｖｃｃより小さいしきい値電圧Ｖｔ１にデータ線ＤＬ及びビット線ＢＬを充電するようにしている。

したがって本実施形態によれば、充電時間Ｔｐｃと放電時間Ｔｄｃとの和であるデータ読み出し時間を高速化することができる。

また、データ読み出し時間を電源電圧Ｖｃｃに依存度しないようにすることで、電源電圧Ｖｃｃの変動に対して、データ読み出し時間への影響を防止することができる。

また、インバータ回路ＩＮＶ１とＩＮＶ２とを同一の製造プロセスにより形成しているため、しきい値電圧Ｖｔ１とＶｔ２とのバラツキは、同じ方向にバラツキが発生する。これにより、放電時間Ｔｄｃのバラツキを小さくすることができる。

（第２の実施形態）
図５は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を示す回路図である。リセット制御回路１１は、リセット信号ＲＳＴ／を生成する。リセット制御回路１１は、データ読み出し動作が行われていない間は、リセット信号ＲＳＴ／をローレベルにする。一方リセット制御回路１１は、データ読み出し動作が開始されると、リセット信号ＲＳＴ／をハイレベルにする。

充電回路８は、充電トランジスタＱＰ１と、バイアストランジスタＱＮ１と、ＮＡＮＤ回路ＮＡ１とにより構成されている。ＮＡＮＤ回路ＮＡ１の第１入力部には、リセット信号ＲＳＴ／が供給されている。ＮＡＮＤ回路ＮＡ１の第２入力部は、データ線ＤＬに接続されている。ＮＡＮＤ回路ＮＡ１の出力部は、バイアストランジスタＱＮ１のゲートに接続されている。

なお、本実施形態において、リセット回路１０は設けられていない。その他の構成は、第１の実施形態と同じである。

ところで、インバータ回路ＩＮＶ１とＮＡＮＤ回路ＮＡ１とは、インバータ回路ＩＮＶ１のしきい値電圧Ｖｔ１とＮＡＮＤ回路ＮＡ１のしきい値電圧Ｖｔ２とが、
Ｖｔ１＜Ｖｔ２
の関係を満足するよう構成される。また、しきい値電圧Ｖｔ１とＶｔ２とは、電源電圧Ｖｃｃより小さくなるように設定される。なお、しきい値電圧Ｖｔ２とは、ＮＡＮＤ回路ＮＡ１の出力が、ハイレベルからローレベルに変化するときの、上記第１或いは第２入力部に入力される電圧値をいう。

また、インバータ回路ＩＮＶ１とＮＡＮＤ回路ＮＡ１とは、同一の製造プロセスにより形成されている。

このように構成された不揮発性半導体記憶装置の動作について説明する。先ず、データ読み出し動作を行う前に、リセット信号ＲＳＴ／をローレベルにする。すると、ＮＡＮＤ回路ＮＡ１の出力は、ハイレベルになる。これにより、バイアストランジスタＱＮ１は、オンする。

次に、プリチャージ信号ＰＲＥ／をローレベルにする。さらに、カラム選択信号ＣＯＬ０をハイレベルにする。これにより、データ線ＤＬ及びビット線ＢＬ０の充電が開始される。充電が開始された後、リセット信号ＲＳＴ／をハイレベルにする。そして、データ線ＤＬの電圧Ｖｄｌがしきい値電圧Ｖｔ１まで充電されると、インバータ回路ＩＮＶ１の出力がローレベルになる。

次に、データ線ＤＬの電圧Ｖｄｌがしきい値電圧Ｖｔ２まで充電されると、ＮＡＮＤ回路ＮＡ１の出力がローレベルになる。これにより、バイアストランジスタＱＮ１は、オフする。このとき、インバータ回路ＩＮＶ１の出力は、Ｖｔ１＜Ｖｔ２の関係よりローレベルのままである。

ここで、メモリセルＭＣがＯＦＦセルの場合は、メモリセルＭＣのしきい値電圧は高い状態にある。よって、Ｉｃｅｌｌは略“０”であるため、インバータ回路ＩＮＶ１の出力はローレベルが保持される。一方、メモリセルＭＣがＯＮセルの場合は、メモリセルＭＣのしきい値電圧は低い状態にある。よって、データ線ＤＬの電圧Ｖｄｌは、メモリセルＭＣに向かって放電される。そして、データ線ＤＬの電圧ＶｄｌがＶｄｌ＜Ｖｔ１になるまで放電されたところでインバータ回路ＩＮＶ１の出力はハイレベルとなる。このようにして、データ読出し動作が行われる。なお、充電時間Ｔｐｃ及び放電時間Ｔｄｃの関係式は、上記第１の実施形態と同じである。

以上詳述したように本実施形態では、読み出し部７がデータを判定するしきい値電圧Ｖｔ１より大きく、且つ電源電圧Ｖｃｃより小さいしきい値電圧Ｖｔ１にデータ線ＤＬ及びビット線ＢＬを充電するようにしている。さらに、バイアストランジスタＱＮ１の制御にＮＡＮＤ回路ＮＡ１を用い、リセット回路１０を省略して不揮発性半導体記憶装置を構成している。

また、インバータ回路ＩＮＶ１とＮＡＮＤ回路ＮＡ１とを同一の製造プロセスにより形成しているため、しきい値電圧Ｖｔ１とＶｔ２とのバラツキは、同じ方向にバラツキが発生する。これにより、放電時間Ｔｄｃのバラツキを小さくすることができる。

また、リセット回路１０を用いていないため、回路面積を縮小することができる。

図６は、不揮発性半導体記憶装置の他の構成例である。図６において、読み出し部７は、ＮＡＮＤ回路ＮＡ２により構成されている。ＮＡＮＤ回路ＮＡ２の第１入力部には、リセット制御回路１１からリセット信号ＲＳＴ／が供給されている。ＮＡＮＤ回路ＮＡ２の第２入力部は、データ線ＤＬに接続されている。ＮＡＮＤ回路ＮＡ２の出力部は、出力回路５に接続されている。なお、ＮＡＮＤ回路ＮＡ２の第１入力部には、電源電圧Ｖｃｃを供給するようにしてもよい。

このように構成された不揮発性半導体記憶装置において、ＮＡＮＤ回路ＮＡ２のしきい値電圧Ｖｔ１とＮＡＮＤ回路ＮＡ１のしきい値電圧Ｖｔ２とが、
Ｖｔ１＜Ｖｔ２
の関係を満足するようにＮＡＮＤ回路ＮＡ１とＮＡ２とを構成することで、上記同様の効果を得ることができる。

（第３の実施形態）
図７は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の構成を示す回路図である。リセット制御回路１１は、常にローレベルのリセット信号ＲＳＴ／を生成する。

読み出し部７は、ＮＯＲ回路ＮＲ１により構成されている。ＮＯＲ回路ＮＲ１の第１入力部には、リセット制御回路１１からリセット信号ＲＳＴ／が供給されている。ＮＯＲ回路ＮＲ１の第２入力部は、データ線ＤＬに接続されている。ＮＯＲ回路ＮＲ１の出力部は、出力回路５に接続されている。なお、ＮＯＲ回路ＮＲ１の第１入力部には、接地電圧を供給するようにしてもよい。

充電回路８は、充電トランジスタＱＰ１と、バイアストランジスタＱＮ１と、ＮＯＲ回路ＮＲ２とにより構成されている。ＮＯＲ回路ＮＲ２の第１入力部には、リセット信号ＲＳＴ／が供給されている。ＮＯＲ回路ＮＲ２の第２入力部は、データ線ＤＬに接続されている。ＮＯＲ回路ＮＲ２の出力部は、バイアストランジスタＱＮ１のゲートに接続されている。なお、ＮＯＲ回路ＮＲ２の第１入力部には、接地電圧を供給するようにしてもよい。

ところで、ＮＯＲ回路ＮＲ１とＮＯＲ回路ＮＲ２とは、ＮＯＲ回路ＮＲ１のしきい値電圧Ｖｔ１とＮＯＲ回路ＮＲ２のしきい値電圧Ｖｔ２とが、
Ｖｔ１＜Ｖｔ２
の関係を満足するよう構成される。また、しきい値電圧Ｖｔ１とＶｔ２とは、電源電圧Ｖｃｃより小さくなるように設定される。なお、しきい値電圧Ｖｔ１とは、ＮＯＲ回路ＮＲ１の出力が、ハイレベルからローレベルに変化するときの、上記第１或いは第２入力部に入力される電圧値をいう。

また、ＮＯＲ回路ＮＲ１とＮＯＲ回路ＮＲ２とは、同一の製造プロセスにより形成されている。

このように構成された不揮発性半導体記憶装置の動作について説明する。先ず、データ読み出し動作を行う前に、リセット信号ＲＳＴ／をローレベルにする。すると、ＮＯＲ回路ＮＲ２の出力は、ハイレベルになる。これにより、バイアストランジスタＱＮ１は、オンする。

次に、プリチャージ信号ＰＲＥ／をローレベルにする。さらに、カラム選択信号ＣＯＬ０をハイレベルにする。これにより、データ線ＤＬ及びビット線ＢＬ０の充電が開始される。そして、データ線ＤＬの電圧Ｖｄｌがしきい値電圧Ｖｔ１まで充電されると、ＮＯＲ回路ＮＲ１の出力がローレベルになる。

次に、データ線ＤＬの電圧Ｖｄｌがしきい値電圧Ｖｔ２まで充電されると、ＮＯＲ回路ＮＲ２の出力がローレベルになる。これにより、バイアストランジスタＱＮ１は、オフする。このとき、ＮＯＲ回路ＮＲ１の出力は、Ｖｔ１＜Ｖｔ２の関係よりローレベルのままである。

ここで、メモリセルＭＣがＯＦＦセルの場合は、メモリセルＭＣのしきい値電圧は高い状態にある。よって、Ｉｃｅｌｌは略“０”であるため、ＮＯＲ回路ＮＲ１の出力はローレベルが保持される。一方、メモリセルＭＣがＯＮセルの場合は、メモリセルＭＣのしきい値電圧は低い状態にある。よって、データ線ＤＬの電圧Ｖｄｌは、メモリセルＭＣに向かって放電される。そして、データ線ＤＬの電圧ＶｄｌがＶｄｌ＜Ｖｔ１になるまで放電されたところでＮＯＲ回路ＮＲ１の出力はハイレベルとなる。このようにして、データ読出し動作が行われる。なお、充電時間Ｔｐｃ及び放電時間Ｔｄｃの関係式は、上記第１の実施形態と同じである。

以上詳述したように本実施形態では、読み出し部７がデータを判定するしきい値電圧Ｖｔ１より大きく、且つ電源電圧Ｖｃｃより小さいしきい値電圧Ｖｔ１にデータ線ＤＬ及びビット線ＢＬを充電するようにしている。さらに、読み出し部７と充電回路８とにＮＯＲ回路を用いて不揮発性半導体記憶装置を構成している。

また、ＮＯＲ回路ＮＲ１とＮＯＲ回路ＮＲ２とを同一の製造プロセスにより形成しているため、しきい値電圧Ｖｔ１とＶｔ２とのバラツキは、同じ方向にバラツキが発生する。これにより、放電時間Ｔｄｃのバラツキを小さくすることができる。

なお、読み出し部７は、インバータ回路により構成してもよい。このような構成にしても、上記同様の効果を得ることができる。

この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。

本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図。図１に示した読み出し回路６の構成を示すブロック図。図１に示した不揮発性半導体記憶装置の主要部を示す回路図。図３に示したインバータ回路ＩＮＶ２の構成を示す回路図。本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を示す回路図。図５に示した不揮発性半導体記憶装置の他の構成例。本発明の第３の実施形態に係る不揮発性半導体記憶装置の構成を示す回路図。

符号の説明

Ｖｃｃ…電源電圧、ＭＣ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線、ＤＬ…データ線、ＮＡ１，ＮＡ２…ＮＡＮＤ回路、ＮＲ１，ＮＲ２…ＮＯＲ回路、ＣＴ０〜ＣＴｎ…カラム選択トランジスタ、ＩＮＶ１，ＩＮＶ２…インバータ回路、ＱＰ１…充電トランジスタ、ＱＮ１…バイアストランジスタ、ＱＮ２，ＱＮ３…Ｎ型ＭＯＳトランジスタ、ＱＰ２…Ｐ型ＭＯＳトランジスタ、１…メモリセルアレイ、２…ロウデコーダ、３…カラムゲート、４…カラムデコーダ、５…出力回路、６…読み出し回路、７…読み出し部、８…充電回路、９…充電制御回路、１０…リセット回路、１１…リセット制御回路。

Claims

しきい値電圧の変化によりデータを記憶するメモリセルが複数個配置されたメモリセルアレイと、
前記メモリセルに接続された複数のビット線と、
前記複数のビット線を夫々選択し、且つ前記複数のビット線に対応して設けられた複数のカラム選択回路と、
前記複数のカラム選択回路に共通して接続されたデータ線と、
前記データ線の電圧値が第１電圧値以上か否かに基づいてデータの読み出しを行う読み出し回路と、
前記第１電圧値より大きく且つ電源電圧より小さい第２電圧値に前記データ線を充電する充電回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
前記充電回路は、前記電源電圧が入力される電源電圧端子と、前記電源電圧を前記データ線に供給し、且つ前記データ線の電圧値が前記第２電圧値に到達した場合に前記電源電圧の供給を停止する充電制御回路とを含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
前記読み出し回路は、第１インバータ回路からなり、
前記充電制御回路は、前記電源電圧端子と前記データ線との間に接続された第１Ｎ型ＭＯＳトランジスタと、入力部が前記データ線に接続され、出力部が前記第１Ｎ型ＭＯＳトランジスタのゲートに接続された第２インバータ回路とを有することを特徴とする請求項２記載の不揮発性半導体記憶装置。
前記第２インバータ回路は、第２Ｎ型ＭＯＳトランジスタと第１Ｐ型ＭＯＳトランジスタとからなり、
前記第２電圧値は、前記第２Ｎ型ＭＯＳトランジスタと第１Ｐ型ＭＯＳトランジスタとのサイズの比率を変えることにより設定されることを特徴とする請求項３記載の不揮発性半導体記憶装置。
前記メモリセルアレイからデータを読み出す前に、前記データ線の電圧を接地電圧にリセットするリセット回路をさらに具備することを特徴とする請求項３記載の不揮発性半導体記憶装置。