CN1963948A - 具有多个mos晶体管的半导体存储器件及其控制方法 - Google Patents

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Abstract

一种半导体存储器件，包括：存储单元阵列；多条第1位线；多条第2位线；第1读出放大器和第2读出放大器。存储单元阵列包括配置成矩阵状的存储单元。第1位线把处于同一列上的存储单元相互连接起来。第2位线把多条第1位线相互连接起来。为每一条第2位线设置第1读出放大器用来控制第2位线与第1位线之间的连接，而且，根据从存储单元读出到第1位线上的数据控制第2位线的电位。第2读出放大器通过第2位线和第1读出放大器对第1位线进行预充电，而且，在从存储单元读出数据时放大第2位线的电位。

Description

具有多个MOS晶体管的 半导体存储器件及其控制方法
技术领域
本发明涉及半导体存储器件和半导体存储器件的控制方法。说得更详细点，本发明涉及包括具有浮置栅极和控制栅极的多个MOS晶体管的非易失性半导体存储器件。
背景技术
一直以来，作为半导体存储器的读出方式，人们就知道把位线设定成规定的预充电电位，借助于从存储单元读出了数据的结果位线是否已放电来对数据进行判定的方式。本方式也已应用于闪速存储器。关于闪速存储器，例如，已公开于Wei-Hua Liu著‘A2-TransistorSource-select(2TS)Flash EEPROM for 1.8V-Only Application’，Non-Volatile Semiconductor Memory Workshop 4.1，1997。以下，把这样的闪速存储器叫做2Tr闪速存储器。
此外，作为数据的读出方式，人们知道把本地读出放大器和全局读出放大器组合起来使用的方式。如果是本方式，则为多条本地位线中的每一条位线都设置1个本地读出放大器，为每一个本地读出放大器都设置全局读出放大器，为多条全局位线中的每一条位线都设置全局读出放大器。因此，借助于本地读出放大器对本地位线进行预充电。
但是，在上述方式中，不仅与所选择的全局位线对应的本地读出放大器，就连与已成为非选择的全局位线对应的本地读出放大器也被激活。因此，就连不需要的本地位线也会被预充电。其结果是在进行预充电时向存储单元阵列供给大电流，要消耗更多的电力。
发明内容
本发明的一个方面的半导体存储器件具备：
把存储单元配置成矩阵状的存储单元阵列；
把处于同一列上的上述存储单元相互连接起来的多条第1位线；
把多条上述第1位线相互连接起来的多条第2位线；
为每一条上述第2位线设置的第1读出放大器，上述第1读出放大器控制上述第2位线与上述第1位线之间的连接，并且根据从上述存储单元读出到上述第1位线上的数据控制上述第2位线的电位；以及
通过上述第2位线和上述第1读出放大器预充电上述第1位线、并且在从上述存储单元读出数据时放大上述第2位线的电位的第2读出放大器。
本发明的一个方面的半导体存储器件的控制方法，上述半导体存储器件具有分级化为第1位线和第2位线的位线、连接到上述第1位线上的存储单元、为每多条上述第1位线设置的第1读出放大器和为每多条上述第2位线设置的第2读出放大器，其中，为每一个上述第1放大器都设置有上述第2位线，上述方法包括：
把某一条上述第2位线连接到上述第2读出放大器上；
借助于上述第1读出放大器把上述第2位线和某一条上述第1位线连接起来；
借助于上述第2读出放大器通过上述第2位线和上述第1读出放大器对上述第1位线进行预充电；
在上述预充电后，借助于上述第1读出放大器使上述第2位线与上述第1位线成为不连接；
在上述第2位线与上述第1位线成为不连接后，从上述存储单元把数据读出到已进行了上述预充电的上述第1位线上；以及
在把‘1’数据读出到了上述第1位线上的情况下，借助于上述第1读出放大器变动上述第2位线的电位，在把‘0’数据读出到了上述第1位线上的情况下，借助于上述第1读出放大器使上述第2位线的电位保持上述预充电时的电位。
本发明的一个方面的具备半导体存储器件的存储卡，上述半导体存储器件具备：
把存储单元配置成矩阵状的存储单元阵列；
把处于同一列上的上述存储单元相互连接起来的多条第1位线；
把多条上述第1位线相互连接起来的多条第2位线；
为每一条上述第2位线设置的第1读出放大器，上述第1读出放大器控制上述第2位线与上述第1位线之间的连接，并且根据从上述存储单元读出到上述第1位线上的数据控制上述第2位线的电位；以及
通过上述第2位线和上述第1读出放大器预充电上述第1位线、并且在从上述存储单元读出数据时放大上述第2位线的电位的第2读出放大器。
附图说明
图1是本发明的实施形态1的系统LSI的框图。
图2是本发明的实施形态1的2Tr闪速存储器所具备的存储单元阵列的框图。
图3是本发明的实施形态1的2Tr闪速存储器所具备的存储单元块的电路图。
图4是本发明的实施形态1的2Tr闪速存储器所具备的存储单元块的剖面图。
图5是本发明的实施形态1的2Tr闪速存储器所具备的Y选择器、本地读出放大器组、列选择器、以及全局读出放大器的电路图。
图6是本发明的实施形态1的2Tr闪速存储器所具备的本地读出放大器的电路图。
图7是本发明的实施形态1的2Tr闪速存储器所具备的存储单元组的电路图，示出的是写入动作的状态。
图8是本发明的实施形态1的2Tr闪速存储器所具备的存储单元组的电路图，示出的是擦除动作的状态。
图9是本发明的实施形态1的2Tr闪速存储器所具备的存储单元组的电路图，示出的是读出动作的状态。
图10是本发明的实施形态1的2Tr闪速存储器的读出动作的流程图。
图11是本发明的实施形态1的2Tr闪速存储器的读出动作时的各种信号的时序图。
图12是本发明的实施形态1的2Tr闪速存储器所具备的本地读出放大器的等效电路图，示出的是预充电时的状态。
图13是本发明的实施形态1的2Tr闪速存储器所具备的本地读出放大器的等效电路图，示出的是放电时的状态。
图14是闪速存储器所具备的Y选择器、本地读出放大器组、列选择器、以及全局读出放大器的电路图，示出的是预充电的状态。
图15是本发明的实施形态1的2Tr闪速存储器所具备的Y选择器、本地读出放大器组、列选择器、以及全局读出放大器的电路图，示出的是预充电的状态。
图16是本发明的实施形态2的2Tr闪速存储器所具备的全局读出放大器的电路图。
图17的曲线图示出了含于本发明的实施形态2的2Tr闪速存储器所具备的全局读出放大器内的反相器的输入输出特性。
图18是本发明的实施形态3的2Tr闪速存储器所具备的本地读出放大器的电路图。
图19是本发明的实施形态4的2Tr闪速存储器的一部分区域的框图。
图20是本发明的实施形态4的2Tr闪速存储器的一部分区域的框图。
图21是本发明的实施形态5的2Tr闪速存储器的一部分区域的框图。
图22是本发明的实施形态5的2Tr闪速存储器所具备的存储单元阵列的电路图。
图23是本发明的实施形态5的2Tr闪速存储器所具备的存储单元阵列、读出用行译码器、以及写入用行译码器的电路图。
图24是本发明的实施形态6的2Tr闪速存储器所具备的存储单元阵列的一部分区域的框图。
图25是本发明的实施形态7的闪速存储器所具备的存储单元块的电路图。
图26是本发明的实施形态8的闪速存储器所具备的存储单元块的电路图。
图27是本发明的实施形态9的LSI的框图。
图28是具备本发明的实施形态1～8的闪速存储器的存储卡的框图。
图29是具备本发明的实施形态1～8的闪速存储器的存储卡的框图。
图30是具备本发明的实施形态1～8的闪速存储器的存储卡和卡保持器的外观图。
图31是把具备本发明的实施形态1～8的闪速存储器的存储卡连接起来的连接装置的外观图。
图32是把具备本发明的实施形态1～8的闪速存储器的存储卡连接起来的连接装置的外观图。
图33是具备本发明的实施形态1～8的闪速存储器的IC卡的外观图。
图34是具备本发明的实施形态1～8的闪速存储器的IC卡的框图。
具体实施方式
用图1对本发明的实施形态1的半导体存储器件及其控制方法进行说明。图1是本实施形态的系统LSI的框图。
如图所示，系统LSI1具备CPU2和2Tr闪速存储器3。CPU2在与闪速存储器3之间进行数据的收发。闪速存储器3具备存储单元阵列10、行译码器20、列译码器30、列选择器40、全局读出放大器50、电压产生电路60、输入输出缓冲器70和写入状态机80。从外部把电压Vcc1(1.25～1.65V)提供给LSI1。
图2是存储单元阵列10的框图。如图所示，存储单元阵列10具备多个存储单元块11、Y选择器12和本地读出放大器组13。为每一个存储单元块11一对一地设置Y选择器12。每2个存储单元块11设置一个本地读出放大器组13。然后，把例如16条全局位线GBL0～GBL15设置为使得把多个存储单元块11彼此连接起来。此外，在存储单元阵列10内，沿着与全局位线GBL0～GBL15垂直的方向上设置有m条字线WL0～WL(m-1)和选择栅极线SG0～SG15(m-1)。在每一个存储单元块11内，分别配置有8条字线和选择栅极线。因此，在某一存储单元块11中配置有字线WL0～WL7和选择栅极线SG0～SG7，在与之相邻的存储单元块11中配置有字线WL8～WL15和选择栅极线SG8～SG15。另外，全局位线的条数并不是非16条不可，也可以根据需要设置为例如8条或32条等。同样，配置在各个存储单元块11上的字线和选择栅极线的条数也不是非8条不可，也可以是例如16条或32条等。
其次，用图3对存储单元块11的构成进行说明。图3是存储单元块11的电路图，特别示出了包括字线WL0～WL7和选择栅极线SG0～SG7的存储单元块11。除此之外的存储单元块11的构成，除去要分配的字线和选择栅极线不同之外，与图3是同样的。
如图所示，存储单元块11具有与全局位线同样数量的存储单元组14。存储单元组14具备(8×4)个存储单元MC。存储单元MC是2Tr闪速单元，其每一个都具有把电流路径串联连接起来的存储单元晶体管MT和选择晶体管ST。存储单元晶体管MT具备具有隔着栅极绝缘膜在半导体衬底上形成的浮置栅极和隔着栅极间绝缘膜在浮置栅极上形成的控制栅极的叠层栅极构造。在每一个存储单元晶体管MT内浮置栅极都已被隔离。此外，存储单元晶体管MT的源极区已连接到了选择晶体管ST的漏极区上。
处于同一行上的那些存储单元晶体管MT的控制栅极共同连接到了同一字线WL0～WL7中的某一条上。处于同一行上的那些选择晶体管ST的栅极则共同连接到了同一选择栅极线SG0～SG7中的某一条上。此外，处于同一列上的那些存储单元晶体管MT的漏极共同连接到了同一本地位线LBL0～LBL3中的某一条上。
在每一个存储单元组内都设置本地位线LBL0～LBL3，它们彼此间电隔离。字线和选择栅极线把处于同一存储单元块11内的所有存储单元组11之间相互连接起来。此外，处于同一存储单元块11内的所有选择晶体管ST的源极都共同连接到了源极线SL上。
因此，如果是图3的例子，则由于全局位线的条数是16条，故存储单元组14也可以设置16个。因此，本地位线LBL0～LBL3分别各存在16条。另外，含于1的存储单元组14内的本地位线的条数也并不限于4条，可以是2条或8条等。
用图4对上述存储单元块11的剖面构成进行说明。图4是沿着全局位线的方向上的存储单元块11的剖面图。如图所示，在p型半导体衬底90的表面区域内形成有n型阱区91，在n型阱区91的表面区域内形成有p型阱区92。在p型阱区92上形成有栅极绝缘膜93，在栅极绝缘膜93上形成有存储单元晶体管MT和选择晶体管ST的栅极电极。存储单元晶体管MT和选择晶体管ST的栅极电极具有形成于栅极绝缘膜93上的多晶硅层94、形成于多晶硅层94上的栅极间绝缘膜95以及形成于栅极间绝缘膜95上的多晶硅层96。栅极间绝缘膜95例如可用硅氧化膜或作为硅氧化膜与硅氮化膜之间的叠层构造的ON膜、NO膜或ONO膜形成。
在存储单元晶体管MT中，多晶硅层94起着浮置栅极(FG)的作用。另一方面，在与全局位线垂直的方向上相互连接的多晶硅层96起着控制栅极(字线WL)的作用。
在选择晶体管ST中，多晶硅层94、96在字线的方向上彼此间相互连接。此外，多晶硅层94、96起着选择栅极线SG的作用。另外，也可以仅仅使多晶硅层94发挥选择栅极线的作用。在该情况下，选择晶体管ST的多晶硅层96的电位成为恒定电位或浮置状态。
在位于栅极电极间的p型阱区92的表面内形成有n+型杂质扩散层97。杂质扩散层97被相邻的晶体管所共用，起到源(S)或漏(D)的作用。
在p型阱区92上，把层间绝缘膜98形成为使之把上述存储单元晶体管MT和选择晶体管ST覆盖起来。在层间绝缘膜98中，形成达到为2个选择晶体管ST、ST所共用的杂质扩散层(源)97的接触栓塞CP1。然后，在层间绝缘膜98上，形成有连接到接触栓塞CP1上的金属布线层99。金属布线层99起着源极线SL的作用。此外，在层间绝缘膜98中，还形成有达到为2个存储单元晶体管MT、MT所共用的杂质扩散层(漏)97的接触栓塞CP2。然后，在层间绝缘膜98上形成连接到接触栓塞CP2上的金属布线层100。
在层间绝缘膜98上，把层间绝缘膜101形成为使之把金属布线层99、100覆盖起来。然后在层间绝缘膜101中，形成达到金属布线层100的接触栓塞CP3。然后，在层间绝缘膜101上，形成共同连接到多个接触栓塞CP3上的金属布线层102。金属布线层102起着本地位线LBL的作用。然后在层间绝缘膜101上，把层间绝缘膜103形成为使之把金属布线层102覆盖起来。在层间绝缘膜103上，形成起着全局位线GBL的作用的金属布线层104，然后把层间绝缘膜105形成为使之把金属布线层104覆盖起来。
其次，使用图5对含于存储单元阵列内的Y选择器12和本地读出放大器组13以及列选择器40的构成进行说明。图5是Y选择器12、本地读出放大器组13和列选择器40的电路图。首先，对Y选择器12进行说明。
如上所述，为每一个存储单元块11都设置有Y选择器12。如图5所示，Y选择器12具备为含于对应的存储单元块11内的每一个存储单元组设置的读出用选择电路15。即，Y选择器12具备为每一组对应的存储单元块11内的本地位线LBL0～LBL3设置的读出用选择电路15。换句话说，为每一条全局位线设置读出用选择电路15。因此，在有16条全局位线的情况下，Y选择器12就有16个读出用选择电路15。读出用选择电路15具备为本地位线LBL0～LBL3中的每一条设置的n沟MOS晶体管16-0～16-3。MOS晶体管16-0～16-3的电流路径的一端分别连接到对应的存储单元组14的本地位线LBL0～LBL3上，另一端则相互连接。以下把该相互连接起来的节点叫做节点N10。与同一条全局位线GBL对应而且相邻的Y选择器12的节点N10彼此连接。MOS晶体管16-0～16-3的栅极在每一个Y选择器12内分别共同连接于读出用列选择线RCSL0～RCSL3。
其次，对本地读出放大器组13进行说明。如上所述，为每相邻的2的存储单元块，即相邻的2个Y选择器12被设置在本地读出放大器组13。如图5所示，本地读出放大器组13具备为对应的Y选择器12内的每一个节点N10设置本地读出放大器17。即本地读出放大器17的个数与全局位线的条数相同。此外，本地读出放大器17把对应的节点N10与全局位线GBL0～GBL15中的某一个连接起来。因此，全局位线GLB0～GLB15借助于与其分别对应设置的本地读出放大器17连接到节点N10上，节点N10借助于读出用选择电路15连接到本地位线LBL0～LBL3中的某一个上。此外，含于同一个本地读出放大器组13内的本地读出放大器17，共同连接到同一条复位信号线LBLRST、读出信号线LSAON和连接信号线CNLBL上。
其次，对列选择器40进行说明。列选择器40选择全局位线GBL0～GBL15中的某一条。如图5所示，列选择器40具备与全局位线GBL0～GBL15一一对应设置的n沟MOS晶体管41-0～41-15。MOS晶体管41-0～41-15的电流路径的一端分别连接到了全局位线GBL0～GBL15上，另一端连接到了全局读出放大器50上，栅极则分别连接到了列选择线CSL0～CSL15上。
图6的电路图示出了本地读出放大器17的一个构成例。如图所示，本地读出放大器17具备n沟MOS晶体管110～113和反相器114。MOS晶体管110的漏极连接到了节点N10上，源极连接到了全局位线GBL上，栅极连接到了连接信号线CNLBL上。MOS晶体管111的漏极连接到了MOS晶体管110的源极(全局位线)上，源极连接到了MOS晶体管112的漏极上，栅极连接到了反相器114的输出节点上。MOS晶体管112的源极接地，栅极则连接到了读出信号线LSAON上。MOS晶体管113的漏极连接到了节点N10和反相器114的输入节点上，源极接地，栅极连接到了复位信号线LBLRST上。
返回到图1继续进行说明。在写入时，行译码器20根据行地址信号RA选择字线WL0～WL(m-1)中的某一个向所选择的字线供给电压。此外，在读出时，行译码器20根据行地址信号RA选择选择栅极线SG0～SG(m-1)中的某一个向所选择的选择栅极线供给电压。此外，行译码器20还向形成有存储单元的半导体衬底(p型阱区92)供给电压。
在读出时，列译码器30根据列地址信号CA，选择与某一个存储单元块11对应的读出用列选择线RCSL0～RCSL3中的某一条向所选择的读出用列选择线供给电压。此外，选择连接到与某一的存储单元块11对应的本地读出放大器17上的各条信号线LBLRST、LSAON、CNLBL并供给电压。此外，选择列选择线CSL0～CSL15中的某一条并供给电压。
列选择器40根据提供给列选择线CSL0～CSL15的电压把全局位线GBL0～GBL15中的某一条连接到全局读出放大器50上。
在读出时，全局读出放大器50在对全局位线和本地位线进行预充电的同时，放大所读出的数据。
电压产生电路60具有正的电荷泵电路和负的电荷泵电路。此外，根据从外部给予的电压Vcc1产生正电压VPP(例如12V)和负电压VBB(例如-7V)。正电压VPP和负电压VBB被供往行译码器20或存储单元阵列10等。
输入输出缓冲器70保持用全局读出放大器50放大的读出数据，再向CPU2输出。此外，输入输出缓冲器70保持由CPU2所接收到的写入数据和地址信号。然后，把列地址信号CA供往列译码器30，把行地址信号RA供往行译码器20。
写入状态机80根据从CPU2提供的指令信号，控制含于闪速存储器3内的各个电路的动作，进行数据的写入、擦除、读出的定时控制，此外，执行对于各个动作所决定的规定的算法。
其次，对上述构成的2Tr闪速存储器的动作进行说明。以下，为了使说明简化起见，仅仅对连接到字线WL0上的存储单元块11内的电压关系进行说明。另外，把在存储单元MC的浮置栅极中注入了电子而使存储单元MC的阈值电压为正的状态定义为‘0’数据，未向浮置栅极注入电子使得存储单元MC的阈值电压为负的状态定义为‘1’数据。
<写入动作>
首先，用图7对数据的写入动作进行说明。图7是写入动作时的存储单元块11的电路图。对于已共同连接到某一条字线上的多个存储单元(称之为1页)同时写入数据。另外，在1个存储单元组中，既可以对已连接到本地位线LBL0～LBL3上的所有存储单元写入数据，也可以是仅仅对于已连接到某一条或2条本地位线上的存储单元进行写入的构成。在图7中示出的是向已连接到字线WL0和本地位线LBL0上的存储单元MC写入‘0’数据向已连接到字线WL0和本地位线LBL3上的存储单元MC写入‘1’数据的情况。
首先，为写入数据，电压产生电路60根据写入状态机80的指令产生正电压VPP和负电压VBB。
此外，向本地位线LBL0、LBL3供给从CPU2提供的写入数据。向要写入‘0’数据的存储单元MC所连接的本地位线LBL0供给负电压VBB。另一方面向要写入‘1’数据的存储单元MC所连接的本地位线LBL3供给0V。
然后，行译码器20选择字线WL0，把正电压VPP施加到字线WL0上。向除此之外的非选择字线WL1～WL7供给0V。此外，行译码器20在向全部选择栅极线SG0～SG7供给负电压VBB的同时，使形成有存储单元的p型阱区92的电位VPW成为VBB。源极线SL的电位则成为浮置状态。
其结果是，在已连接到本地位线LBL0和字线WL0上的存储单元晶体管MT中，由于栅极和沟道间的电位差足够大(VPP-VBB＝19V)，故借助于FN隧道效应向浮置栅极注入电子。因此，存储单元MC的阈值从正变化为负。即，写入‘0’数据。另一方面，在已连接到本地位线LBL3和字线WL0上的存储单元晶体管MT中，由于栅极和沟道间的电位差是不充分的(VPP＝12V)，故不向浮置栅极注入电子。因此，存储单元MC保持负的阈值。即，写入‘1’数据。
采用如上所述地进行处理，同时向1页的存储单元晶体管写入数据。
<擦除动作>
其次，用图8对数据的擦除动作进行说明。图8是擦除动作时的存储单元块11的电路图。从共用p型阱区92的所有存储单元中同时擦除数据。采用借助于FN隧道效应从浮置栅极中抽出电子来进行擦除动作。
为了进行擦除，电压产生电路60产生正电压VPP和负电压VBB。然后，行译码器20向全部字线WL0～WL7施加VBB，使全部选择栅极线SG0～SG7都成为电浮置状态，再作为VPW供给正电压VPP。另外，源极线和全部本地位线LBL0～LBL3也都成为电浮置状态。
其结果是，借助于FN隧道效应从存储单元晶体管MT的浮置栅极中把电子抽出到阱区92内。借助于此，擦除已连接到字线WL0～WL7上的所有存储单元MC的数据，阈值电压成为负。这样一来，数据被同时擦除。另外，也可以对于选择栅极线SG0～SG7施加正电压VPP。在该情况下，可以抑制加到选择晶体管ST的栅极绝缘膜93上的电压应力。
<读出动作>
其次，用图9对读出动作进行说明。图9是读出时的存储单元块11的电路图。用图9对从连接到字线WL0上的存储单元读出数据的情况进行说明。
首先，把连接有应读出数据的存储单元MC的本地位线LBL0～LBL3中的某一个预充电到达到规定的预充电电位。然后，行译码器20选择选择栅极线SG0，给选择栅极线SG0施加正电压Vcc2(例如，3V)。正电压Vcc2既可以是从外部供给的电压，也可以是电压产生电路60所产生的电压。使所有字线WL0～WL7、源极线SL和阱电位VPW成为0V。
这样一来，已连接到选择栅极线SG0上的选择晶体管ST成为ON状态。因此，如果在已连接到预充电后的本地位线上的存储单元中与选择字线WL0连接的存储单元晶体管MT中写入的数据是‘1’，则电流从本地位线向源极线流动。另一方面，如果被写入的数据是‘0’，则没有电流流动。因此，本地读出放大器放大因存储单元MC中的电流流动所产生的本地位线的电位变化，结果使全局位线的电荷放电，并被全局读出放大器50放大。
如上所述地进行处理，进行数据的读出动作。
<读出动作的详细情况>
其次，用图5、图6、图10和图11对上述读出动作进行详细说明。图10是读出动作时的流程图，图11是读出动作时的各种信号的时序图。
以下，以从已连接到字线WL0、选择栅极线SG0、本地位线LBL0和全局位线GBL0上的存储单元MC中读出数据的情况为例来进行说明。另外，决定把应读出数据的存储单元叫做选择存储单元，把包括选择存储单元的存储单元块11和存储单元组14分别叫做选择存储单元块11和选择存储单元组14。此外，把选择存储单元所连接的本地位线叫做选择本地位线。此外，决定把与选择存储单元块11对应设置的Y选择器12和本地读出放大器组13分别叫做选择Y选择器12和选择本地读出放大器组13。
首先，列译码器30使已连接到选择Y选择器12上的读出用列选择线RCSL0成为‘H’电平，使读出用列选择线RCSL1～RCSL3成为‘L’电平。此外，使已连接到非选择Y选择器12上的所有读出用列选择线RCSL0～RCSL3成为‘L’电平。其结果是在选择Y选择器12内MOS晶体管16-0成为ON状态，MOS晶体管16-1～16-3成为OFF状态，在非选择Y选择器12内，所有MOS晶体管16-0～16-3都成为OFF状态。此外，列译码器30使已连接到选择本地读出放大器组13上的连接信号线CNLBL成为‘H’电平，使已连接到非选择本地读出放大器组13上的连接信号线CNLBL成为‘L’电平。借助于此，在含于选择本地读出放大器组13内的本地读出放大器17中，MOS晶体管110就成为ON状态。其结果是，已连接到选择存储单元块11内的各个存储单元组14上的16条本地位线LBL0，通过本地读出放大器17被分别电连接到全局位线GBL0～GBL15上(步骤S10，时刻t0)。此外，列译码器30还使已连接到选择本地读出放大器组13上的读出信号线LSAON成为‘L’电平。因此，使含于选择本地读出放大器组13内的各本地读出放大器17的MOS晶体管112成为OFF状态。
此外，在该时刻处，列译码器30至少使已连接到选择本地读出放大器组13上的复位信号线LBLRST成为‘H’电平。其结果是，在含于选择本地读出放大器组13内的各个本地读出放大器17中，MOS晶体管113成为ON状态。其结果是，选择本地位线LBL0和全局位线GBL0～GBL15被设置为0V(被复位)。此外，在上述期间中，从输入输出缓冲器70把列地址信号CA和行地址信号RA供往列译码器30和行译码器20。
其次，全局读出放大器50开始全局位线GBL0和选择本地位线LBL0的预充电(步骤S11)。即，列译码器30通过使列选择线CSL0成为‘H’电平，使CSL1～CSL15成为‘L’电平，使列选择器40内的MOS晶体管41-0成为ON状态，使MOS晶体管41-1～41-15成为OFF状态。其结果是，全局读出放大器50和选择本地位线LBL0通过全局位线GBL0进行电连接。此外，对由2Tr闪速存储器3所具备的时钟产生电路或CPU2所提供的时钟信号进行响应(时刻t1)，使预充电信号/PRE成为‘L’电平(时刻t2)。预充电信号/PRE是在进行预充电前被主张(assert)(‘L’电平)的信号。借助于此，全局读出放大器50使已电连接到全局读出放大器50上的全局位线GBL0和选择本地位线LBL0进行预充电。这时，由于MOS晶体管41-1～41-15已成为OFF状态，故全局位线GBL1～GBL15和非选择本地位线就不会被预充电。当然，在预充电期间，使复位信号线LBLRST成为‘L’电平。
图12示出了预充电期间的与选择本地位线LBL0有关的本地读出放大器17的状态。如图所示，节点N10和全局位线GBL0被连接到MOS晶体管110上。此外，MOS晶体管111的源极电位是浮置状态。此外，由于向MOS晶体管111的栅极输入预充电电位的反转信号，故MOS晶体管111是OFF状态。
全局位线GBL0和选择本地位线LBL0达到了预充电电位Vpre后(步骤S12)，对时钟信号CLK进行响应预充电信号/PRE成为无效(‘H’电平)，预充电结束。然后，已连接到选择本地读出放大器组13上的连接信号线CNLBL成为‘L’电平(步骤S12，时刻t4)。借助于此，在含于选择本地读出放大器组13内的本地读出放大器17中，MOS晶体管110就成为OFF状态。其结果是，选择本地位线LBL0与全局位线GBL0在电气上不连接(步骤S14)。接着，列译码器30使已连接到选择本地读出放大器组13上的读出信号线LSAON成为‘H’电平(步骤S15)。其结果是，在含于选择本地读出放大器组13内的本地读出放大器17中，MOS晶体管112成为ON状态。
然后，行译码器20根据行地址信号RA选择选择栅极线SG0(步骤S16)。即，把电压Vcc2施加到选择栅极线SG0上，把0V施加到字线WL0上。另外，选择栅极线SG0的选择动作，也可以在例如时刻t1以前进行。
借助于以上，开始从存储单元MC读出数据(步骤S17)。在读出到选择本地位线LBL0上的数据是‘1’数据的情况下(步骤S18)，选择本地位线LBL0的电位从预充电电位下降。因此，在某一时刻(在图11中是时刻t5)处反相器114的输出反转成‘H’电平。其结果是MOS晶体管111成为ON状态(步骤S19)，全局位线GBL0的电位成为0V(步骤S20)。
反之，在读出到选择本地位线LBL0上的数据是‘0’数据的情况下(步骤S18)，选择本地位线LBL0的电位保持预充电电位。因此，反相器114的输出保持‘L’电平不变，MOS晶体管111也保持OFF状态(步骤S21)。因此，全局位线GBL0的电位也保持在预充电电位(步骤S22)。
图13示出了数据读出期间的与选择本地位线LBL0有关的本地读出放大器17的状态。如图所示，由于MOS晶体管112已成为ON状态，故MOS晶体管111的源极电位就成为0V。因此，借助于节点N10的电位的反转信号控制MOS晶体管111的栅极。因此，在节点N10的电位是预充电电位的情况下，通过MOS晶体管111、112的电流路径把全局位线GBL0连接到接地电位上。
然后，全局读出放大器50对读出到全局位线GBL0上的数据进行放大并反转，成为输出信号SAOUT向输出缓冲区70输出。
如上所述，如果是本发明的实施形态1的闪速存储器，则可以得到下述(1)的效果。
(1)可以减小读出动作时的功耗。
如果是本实施形态的闪速存储器，则在读出时，仅仅使连接到选择存储单元MC上的本地位线进行预充电，除此之外的非选择本地位线不会被预充电。因此，削减预充电时的功耗。以下，对于这一点，边与借助于本地读出放大器17对本地位线进行预充电的情况进行对比，边详细地进行说明。图14是借助于本地读出放大器17对本地位线进行预充电的情况下的闪速存储器的Y选择器12、本地读出放大器组13和列选择器40以及全局读出放大器50的电路图，特别示出了与全局位线GBL0、GBL1有关的构成。
在图14中，每一个本地读出放大器17都要进行本地位线的预充电。由于进行预充电，故预充电电路17在根据本实施形态的图6的构成中要加以如下的变形。
·去掉MOS晶体管110。
·向MOS晶体管112的栅极输入预充电信号/PRE。
·附加上向栅极输入/PRE、把源极连接到电源电压VDD上、把漏极连接到MOS晶体管113的漏极上的MOS晶体管115。
·附加上把栅极连接到VDD上、把漏极连接到节点N10上、把源极连接到MOS晶体管113的漏极上的MOS晶体管116。
在图14所示的构成中，采用主张预充电信号/PRE的办法开始预充电。这时，预充电信号/PRE在含于1个本地读出放大器组13内的多个本地读出放大器17间共同使用。因此，当主张预充电信号/PRE后，含于同一本地读出放大器组13内的所有本地读出放大器17进行预充电。例如，如图14所示，在从与全局位线GBL0对应的存储单元组14读出数据的情况下，不仅与全局位线GBL0对应的本地位线LBL0，就连与其它的全局位线GBL1～GBL15对应的本地位线LBL0也都被预充电。此外，与全局位线GBL1～GBL15对应的本地位线LBL0是不需要预充电的本地位线。如上所述，需要进行预充电的本地位线尽管是1条，但15条本地位线也被预充电。因此，预充电时的功耗就变大。此外，由于功耗大，故存在着为了防止电源电压的降低而使电源配线足够粗，从而导致闪速存储器的面积增大的问题。当然，也可以考虑采用对预充电信号/PRE进行译码的办法，仅仅对已连接到选择存储单元MC上的本地位线进行预充电，但是，在该情况下，必须新增加译码电路，闪速存储器的面积仍然会增大。
但是，如果是本实施形态的构成，则可以借助于全局读出放大器50进行预充电。图15是本实施形态的闪速存储器的Y选择器12、本地读出放大器组13、列选择器40和全局读出放大器50的电路图，特别示出了与全局位线GBL0、GBL1有关的构成。如图所示，借助于列选择器40仅仅把选择本地读出放大器组13连接到全局读出放大器50上。此外，借助于Y选择器12仅仅把本地位线LBL0连接到本地读出放大器17上。即，全局读出放大器50通过全局位线GBL0、读出放大器17和MOS晶体管16-0仅仅电连接到连接有选择存储单元的本地位线LBL0上，不会连接到除此之外的本地位线上。因此，不需要的本地位线就不会被预充电，减少功耗。因此，通过减少功耗可以使用与现有技术同样粗细的电源配线。此外，由于也不需要预充电信号的译码，故可以得到上述效果而无须增加译码电路的面积。
此外，本地读出放大器17的构成也可以简化。本实施形态的本地读出放大器17不需要图14所示构成的MOS晶体管115。这是因为在本实施形态中全局读出放大器50进行预充电。此外，由于由全局读出放大器50供给的电压已被箝位，故图14的MOS晶体管116也是不需要的。
(2)可使读出动作高速化(其1)
如果是本实施形态的读出方法，则当预充电结束后，使连接信号线CNLBL成为‘L’电平，全局位线和本地位线在电气上不连接。因此，倘就选择存储单元MC来看，无视存在于全局位线上的电容。因此，选择存储单元MC仅仅使本地位线上的电荷放电即可(在‘1’数据的情况下)，读出动作可以高速化。
此外，全局位线的电位借助于反相器114和MOS晶体管111、112进行控制。即，在反相器114的输出是‘H’电平的情况下，MOS晶体管111就成为ON状态。然后，归因于MOS晶体管111、112，全局位线的电位接近0V。这时，采用预先把MOS晶体管111(和112)的晶体管尺寸(说得更具体点，例如，栅极宽度)做成为比含于存储单元内的晶体管更大的办法，使MOS晶体管111(112)的电流驱动能力比存储单元中晶体管的电流驱动能力更大。其结果是，可以高速地使全局位线的电位接近0V，可以使读出动作高速化。
其次，对本发明的实施形态2的半导体存储器件及其控制方法进行说明。本实施形态是与在上述实施形态1中所说明的闪速存储器的全局读出放大器50的构成有关的实施形态。图16是本实施形态的闪速存储器所具备的全局读出放大器的电路图。另外，全局读出放大器50以外的构成由于与上述的实施形态1是同样的，故省略说明。
如图所示，全局读出放大器50具备p沟MOS晶体管51、n沟MOS晶体管52、54和反相器53、55。MOS晶体管51向栅极输入预充电信号/PRE，源极被连接到电源电压VDD上，漏极则连接到了MOS晶体管52的漏极上。MOS晶体管52的栅极被连接到反相器53的输出节点上，漏极则连接到了反相器53、55的输入节点上。MOS晶体管54的栅极和漏极被连接到反相器53的低电压一侧电源电压节点上，源极则连接到了接地电位上。此外，反相器55的输出成为全局读出放大器50的输出SAOUT，反相器53、55的输入节点则被连接到列选择器40上。
反相器53具备p沟MOS晶体管57和n沟MOS晶体管58。MOS晶体管57、58的栅极进行相互连接，该相互连接节点起着反相器53的输入节点的作用。MOS晶体管57、58的漏极进行相互连接，该相互连接节点起着反相器53的输出节点的作用。MOS晶体管57的源极是反相器53的高电压一侧电源电压节点，例如，连接到电源电压VDD上。MOS晶体管58的漏极是反相器53的低电压一侧电源电压节点被连接到MOS晶体管54的栅极和漏极上。因此，可以说MOS晶体管54起到与二极管等价的作用，反相器53的低电压一侧电源电压节点通过二极管接地。
采用在预充电时预充电信号/PRE成为‘L’电平的办法，上述构成的全局读出放大器50进行全局位线和本地位线的预充电。此外，当全局位线的电位从0V不断上升时，在某一时刻反相器53的输入节点的电位超过反相器53的阈值电压。其结果是，反相器53的输出从‘H’电平反转成‘L’电平。其结果是，MOS晶体管52成为OFF状态，预充电结束。
倘采用本实施形态的全局读出放大器的构成，则除去在上述实施形态1中所说明的(1)、(2)的效果外，还可得到如下(3)的效果。
(3)可以使读出动作高速化(其2)
如果是本实施形态的构成，则在反相器53的低电压一侧电源电压节点与低电压一侧电源电压之间设置有二极管。得益于该二极管的存在，反相器53的反转阈值即预充电完毕判定阈值上升，其结果是可使读出动作高速化。以下对这一点进行说明。
在借助于全局读出放大器50进行预充电的情况下，由MOS晶体管51给出的预充电电压(VDD)通过全局读出放大器50内的MOS晶体管52、列选择器40内的MOS晶体管41-0～41-15中的某一个、本地读出放大器17内的MOS晶体管110以及Y选择器12内的MOS晶体管16-0～16-3中的某一个提供给本地位线。因此，在该情况下，与借助于本地读出放大器17进行预充电的情况下比较，预充电能力变差。此外，在连接信号线CNLBL的控制信号和Y选择器12的译码信号中存在传输延迟。因此，在本地位线被充分地充电到预充电电位之前，全局位线的电位成为比反相器53的阈值电压更高。这样一来，反相器53的输出在抑制预充电的方向上发挥作用(反相器53的输出成为比VDD更低)。因此，归因于Y选择器12选择某一条本地位线而使得电荷从全局位线向本地位线移动时，反相器53的输出成为比VDD更低。因此，此时全局读出放大器50的预充电能力降低，本地位线的预充电花费时间。
但是，如果是本实施形态的构成，则反相器53的反转阈值的高出量为进行二极管连接的MOS晶体管54的阈值的量。因此，一直到本地位线被充分地预充电为止，可以抑制反相器53的输出降低到比VDD更低。即，可以抑制全局读出放大器50的预充电能力的降低，可以缩短预充电时间。结果可以使读出动作高速化。
图17是反相器53的输入输出特性的一个例子，在横轴上标出的是输入电压，在纵轴上标出的是输出电压。在图17中，为了参考起见，还示出了不设置MOS晶体管54的情况下的输入输出特性。如图所示，本实施形态的反相器53的输入输出特性与不设置MOS晶体管54的情况下比较，输出反转阈值上升了(在图17中为0.25V)。此外，通过设置二极管可以有效地抑制反相器53(特别是MOS晶体管58)的漏电流。因此，就如在图17中用区域A1所示的那样，与现有技术(区域A10)比，输入输出特性的矩形性高。即，与现有技术比，即便是输入电压上升输出电压也难于下降，可以提高全局读出放大器50的预充电能力。
另外，在上述实施形态中，作为使反相器53的阈值电压上升的方法虽然使用的是二极管，但是，也可以使用能得到同样效果的其它元件例如电阻元件等。作为使反相器的阈值电压变化的方法，虽然除此之外还可以考虑使MOS晶体管57、58的栅极宽度的比率变化，但是，若用该方法，则难于使阈值电压大幅度地变化。因此，理想的是使用二极管。
其次，对本发明的实施形态3的半导体存储器件及其控制方法进行说明。本实施形态是对上述实施形态1、2的本地读出放大器17的构成进行了改良的实施形态。图18是本实施形态的本地读出放大器17的电路图。另外，全局读出放大器50以外的构成由于与上述实施形态1是同样的，故省略说明。
本实施形态的本地读出放大器17的构成是在上述实施形态1中所说明的图16的构成中把反相器114变更为NOR型电路的构成。如图18所示，反相器17具备n沟MOS晶体管110、111、113和NOR门电路119。MOS晶体管110在栅极上连接有连接信号线CNLBL，把漏极连接到节点10上，把源极连接到对应的全局位线上。MOS晶体管111把栅极连接到NOR门电路119的输出节点上，把漏极连接到对应的全局位线上，源极接地。MOS晶体管113把栅极连接到复位信号线LBLRST上，把漏极连接到节点10和NOR门电路119的输入节点上，源极接地。
NOR门电路119具备p沟MOS晶体管115、116和n沟MOS晶体管117、118。MOS晶体管115把栅极连接到读出信号线LSAON上，把源极连接到电源电位(例如Vcc2)上，把漏极连接到了MOS晶体管116的源极上。MOS晶体管116、117的栅极起着NOR门电路119的输入节点的作用，漏极则起着NOR门电路119的输出节点的作用。MOS晶体管117的源极接地。MOS晶体管118的栅极连接到读出信号线LSAON上，漏极起着NOR门电路119的输出节点的作用，源极接地。
在上述构成中，在进行预充电时，连接信号线CNLBL和读出信号线LSAON成为‘H’电平。其结果是，MOS晶体管110、118成为ON状态，MOS晶体管111、115则成为OFF状态。在数据的读出时，连接信号线CNLBL和读出信号线LSAON成为‘L’电平。其结果是，MOS晶体管110、118成为OFF状态，MOS晶体管115成为ON状态。此外，在读出数据是‘1’数据的情况下，MOS晶体管116成为ON状态，NOR门电路119的输出则成为‘H’电平。其结果是，MOS晶体管111成为ON状态，全局位线的电位被放电。另一方面，在读出数据是‘0’数据的情况下，MOS晶体管117成为ON状态，NOR门电路119的输出成为‘L’电平。其结果是，MOS晶体管111成为OFF状态，全局位线的电位则保持预充电电位。
如果是本实施形态的构成，则除去在上述实施形态1、2中所说明的(1)～(3)的效果外，还可以得到如下(4)的效果。
(4)可以提高本地读出放大器的动作可靠性。
如果是本实施形态的构成，则把在上述实施形态1中所说明的本地读出放大器17的反相器114置换成了NOR门电路119。在使用反相器的情况下，存在有时候会从电源电压节点朝向接地电位节点流动贯通电流的情况。但是，采用使用NOR门电路119的办法，防止流动贯通电流，可以提高本地读出放大器17的动作可靠性。
其次，对本发明的实施形态4的半导体存储器件进行说明。本实施形态涉及上述实施形态3的译码电路的配置方法。图19是本实施形态的闪速存储器3的一部分区域的框图。
本实施形态的闪速存储器3，在实施形态1中所说明的构成中，还具备读出放大器译码器21。在实施形态1中所说明的行译码器20的功能之内，读出放大器译码器21进行连接信号线CNLBL和读出信号线LSAON的选择动作。此外，如图19所示，读出放大器译码器21被配置为与行译码器20面对，在二者之间配置存储单元阵列10。换句话说，行译码器20被配置为使之可以比连接到全局位线GBL15上的存储单元更快地选择连接到全局位线GBL0上的存储单元。另一方面，读出放大器译码器21还被配置为使之可以比连接到全局位线GBL0上的本地读出放大器17更快地选择连接到全局位线GBL15上的本地读出放大器17。
倘采用本实施形态的半导体存储器件，则除去在上述实施形态1～3中所说明的(1)～(4)的效果外，还可以得到如下(5)的效果。
(5)可以使读出动作高速化(其3)
用图20对本效果进行说明。图20是存储单元块11、Y译码器12、本地读出放大器组13、行译码器20以及读出放大器译码器21的框图。如果是本实施形态的构成，则对选择栅极线进行选择的功能块(行译码器20)和对连接信号线CNLBL以及读出信号线LSAON进行选择的功能块(读出放大器译码器21)彼此分离设置。此外，这些功能块被配置为在沿着字线的方向上面对，使得把存储单元阵列10夹在中间。
这样一来，如图20所示，距行译码器20最近的全局位线就是全局位线GBL0，最远的全局位线就是全局位线GBL15。因此，在选择存储单元MC时，最先选择连接到全局位线GBL0上的存储单元MC，最迟选择连接到全局位线GBL15上的存储单元MC。因此，连接到全局位线GBL0上的存储单元MC最先开始本地位线的放电，连接到全局位线GBL15上的存储单元MC最迟开始本地位线的放电。
此外，距读出放大器译码器21最近的全局位线是全局位线GBL15，最远的全局位线的全局位线GBL0。因此，在切断全局位线与本地位线之间的连接时，全局位线GBL15最先被切断，全局位线GBL0最迟被切断。同样，在本地读出放大器17内的MOS晶体管112中，与全局位线GBL15对应的MOS晶体管112最先成为ON状态，与全局位线GBL0对应的MOS晶体管112最迟成为ON状态。即，有关本地位线的预充电的结束以及本地读出放大器17转移到数据读出状态的定时，与全局位线GBL15对应的定时这一方比与全局位线GBL0对应的定时更快。
因此，选择栅极线的选择信号的传输延迟，可被连接信号线CNLBL和读出信号线LSAON的选择信号的传输延迟抵消，可以抑制由信号的传输延迟所产生的动作速度的降低。
其次，对本发明的实施形态5的半导体存储器件进行说明。本实施形态是在上述实施形态1～3中把行译码器20和列译码器30分割成读出系和写入系后再应用上述实施形态4的实施形态。图21是本实施形态的闪速存储器3的框图。
如图所示，在本实施形态的构成中，作为在上述实施形态1中所说明的行译码器20具备读出用行译码器22和写入用行译码器23。此外，作为列译码器30具备连接信号线译码器24、读出信号线译码器25、复位信号线译码器26、读出用列译码器27以及写入用列译码器28。除此之外的构成与图1是同样的。
写入用行译码器23根据行地址信号RA在写入时和擦除时选择字线WL0～WL(m-1)，向选择字线施加正电压VPP或负电压VBB。此外，还向形成了存储单元阵列10的p型阱区92施加电压。读出用行译码器22根据行地址信号RA在读出时选择选择栅极线SG0～SG(m-1)向被选择的选择栅极线施加正电压Vcc2。连接信号线译码器24、读出信号线译码器25、复位信号线译码器26分别控制连接信号线CNLBL、读出信号线LSAON和复位信号线LBLRST。根据列地址信号CA，读出用列译码器27在读出时选择读出用列选择线RCSL中的某一个。根据列地址信号CA，写入用列译码器28在写入时控制Y选择器12。关于写入用列译码器28的选择动作，在后边讲述。
在上述构成中，读出用行译码器22在沿着字线的方向上被配置为与写入用行译码器23面对并且在二者之间配置存储单元块11。此外，连接信号线译码器24和读出信号线译码器25则被配置为与写入用行译码器23靠近。即，连接信号线译码器24和读出信号线译码器25被配置为与读出用行译码器22面对并且在沿着字线的方向上把存储单元阵列10夹在中间。如果是图21的例子，则闪速存储器3具备2个存储单元阵列10。此外，把写入用行译码器23、写入用列译码器28、连接信号线译码器24以及读出信号线译码器25配置在2个存储单元阵列10之间，进行2个存储单元阵列10的选择动作。
其次，用图22对本实施形态的闪速存储器所具备的Y选择器12的构成进行说明。图22是存储单元块11和Y选择器12的电路图。存储单元块11的构成与上述实施形态1是同样的。另外，在图22中，虽然连接到1条本地位线上的存储单元MC的个数是4个，但是，该数只不过是一个例子。
如图所示，除去在实施形态1中所说明的读出用选择电路12之外，Y选择器12还具备写入用选择电路120和写入禁止用选择电路130。与读出用选择电路12同样，为每一个存储单元组14设置写入用选择电路120和写入禁止用选择电路130。
写入用选择电路120中的每一个都具备4个MOS晶体管121-0～121-3。MOS晶体管121-0～121-3的电流路径的一端分别连接到了本地位线LBL0～LBL3的一端上。此外，MOS晶体管121-0和121-1的电流路径的另一端相互连接起来，MOS晶体管121-2和121-3的电流路径的另一端相互连接起来。下面把该MOS晶体管121-0和121-1的相互连接节点叫做节点N20，把MOS晶体管121-2和121-3的相互连接节点叫做节点N30。MOS晶体管121-0～121-3的栅极连接到写入用列选择线WCSL0、WCSL1中的某一个上。含于处于同一行上的写入用选择电路120内的MOS晶体管121-0、121-2被连接到同一写入用列选择线WCSL0上，含于处于同一行上的写入用选择电路120内的MOS晶体管121-1、121-3被连接到同一写入用列选择线WCSL1上。写入用列选择线WCSL0、WCSL1在写入时由写入用列译码器28进行选择。
写入用选择电路120内的节点N20、N30分别连接到了写入用全局位线WGBL0～WGBL31中的某一个上。写入用全局位线WGBL0～WGBL31中的每一个把处于同一列上的写入用选择电路120的节点20彼此间或节点30彼此间相互连接起来。此外，在写入时，把写入数据提供给写入用全局位线WGBL0～WGBL31。
其次，对写入禁止用选择电路130的构成进行说明。写入禁止用选择电路130中的每一个都具备4个MOS晶体管131-0～131-3。MOS晶体管131-0～131-3的电流路径的一端分别连接到了本地位线LBL0～LBL3的一端上。此外，对MOS晶体管131-0～131-1的电流路径的另一端共同施加写入禁止电压VPI。MOS晶体管131-0～131-3的栅极连接到写入禁止用列选择线ICSL0、ICSL1的某一个上。含于处于同一行上的写入禁止用选择电路130中的MOS晶体管131-0、131-2的栅极被选择到同一写入用列选择线ICSL0上，含于处于同一行上的写入禁止用选择电路130内的MOS晶体管131-1、131-3的栅极被连接到同一写入用列选择线ICSL1上。写入禁止用列选择线ICSL0、ICSL1在写入时用写入用列译码器28进行选择。
另外，在上述实施形态1中所说明的全局位线GBL0～GBL15起着在数据读出时使用、在写入时不能使用的读出用全局位线RGBL的作用。
其次，用图23对读出用行译码器22和写入用行译码器23的构成进行说明。图23是读出用行译码器22、写入用行译码器23以及存储单元阵列10的电路图。写入用行译码器23在写入时把负电位VBB施加到已形成了存储单元阵列的p型阱区92和所有选择栅极线SG0～SG(m-1)上。此外，在擦除时，在给全部字线施加负电位VBB的同时，还给p型阱区92施加正电压VPP。读出用行译码器22在读出时对选择栅极线SG0～SG(m-1)中的某一个进行选择，给被选择的选择栅极线施加正电位Vcc2。
对上述读出用行译码器22和写入用行译码器23的构成进行说明。首先，对读出用行译码器22的构成进行说明。读出用行译码器22具备地址译码部分152和开关元件组151。地址译码部分152具备为每一条选择栅极线SG设置的、用电源电压Vcc2进行动作、对(i+1)位的行地址信号RA0～RAi进行译码以得到行地址译码信号的行地址译码电路153。行地址译码电路153具有NAND门电路154和反相器155。NAND门电路154进行行地址信号RA0～RAi的各位的NAND运算。此外。反相器155使NAND运算结果进行反转后作为行地址译码信号进行输出。
开关元件组151具有n沟MOS晶体管156。为每一个选择栅极线SG0～SG(m-1)设置MOS晶体管156。此外，反相器155的输出通过MOS晶体管156的电流路径供往选择栅极线SG0～SG(m-1)。另外向MOS晶体管156的栅极输入控制信号ZISOG。此外，借助于控制信号ZISOG，MOS晶体管156在写入动作时和擦除动作时成为OFF状态，在读出动作时则成为ON状态。
其次，对写入用行译码器23的构成进行说明。写入用行译码器23具备地址译码部分140和开关元件组141。地址译码部分140具备为每一条字线WL0～WL(m-1)设置的、对(i+1)位的行地址信号RA0～RAi进行译码以得到行地址译码信号的行地址译码电路142。行地址译码电路142具有NAND门电路143和反相器144。NAND门电路143进行行地址信号RA0～RAi的各位的NAND运算。此外，反相器144使NAND运算结果进行反转后作为行地址译码信号进行输出。NAND门电路143和反相器144的电源电压由VCGNW节点和VCGPW节点提供。给VCGNW节点施加0V或正电压VPP，给VCGPW节点施加0V或负电压VBB。
开关元件组141具有n沟MOS晶体管145。为每一个选择栅极线SG0～SG(m-1)设置MOS晶体管145。此外，还通过MOS晶体管145的电流路径把选择栅极线SG0～SG(m-1)连接到VSGPW节点上。给VSGPW节点施加负电压VBB。
其次，对上述构成的2Tr闪速存储器的动作进行说明。以下，仅仅对与上述实施形态1不同之处进行说明。
<写入动作>
对已连接到同一字线上的多个存储单元MC同时进行数据的写入。但是，在同一存储单元块BLK之内被同时写入数据的存储单元是已连接到本地位线LBL0、LBL1中的某一个上的存储单元和已连接到本地位线LBL2、LBL3中的某一个上的存储单元这2个存储单元。以下，着眼于在图2中连接到写入用全局位线WGBL0、WGBL1上的存储单元组，以向连接到字线WL0和本地位线LBL0、LBL2上的存储单元晶体管MT写入数据的情况为例进行说明。
首先，作为写入禁止电压VPI供给0V。然后，用写入用行译码器23选择字线WL0，给选择字线WL0施加正电压VPP。此外向VSGPW节点供给负电压VBB。然后，采用在写入用行译码器23中使MOS晶体管145成为ON状态的办法，从VSGPW节点给全部选择栅极线SG0～SG(m-1)施加负电位VBB。然后，借助于写入用行译码器23对p型阱区92施加负电位VBB。另外，在写入时，信号ZISOG被设置为‘L’电平，读出用行译码器22的行地址译码电路152与选择栅极线电分离。
此外，借助于写入用列译码器28，在已连接到与包括选择字线WL0的存储单元块11对应的写入用选择电路120上的2条写入用列选择线之内，选择写入用列选择线WCSL0。借助于此，使写入用选择电路120内的MOS晶体管121-0、121-2成为ON状态。其结果是，写入用全局位线WGBL0和本地位线LBL0电连接，写入用全局位线WGBL1和本地位线LBL2电连接。
此外，已连接到与不包括选择字线WL0的存储单元块11对应的写入用选择电路120上的写入用列选择线全部成为非选择。因此，与不包括选择字线的存储单元块11对应的写入用选择电路120内的MOS晶体管121-0～121-3都成为OFF状态。
此外，读出用列译码器27使所有读出用列选择线RCSL0～RCSL(4m-1)成为非选择。借助于此，所有读出用列选择器RCS内的MOS晶体管310～313都成为OFF状态。因此，读出用全局位线RGBL与本地位线LBL0～LBL3电分离。
此外，为了使连接到要成为非选择的本地位线LBL1、LBL3上的MOS晶体管131-1、131-3成为ON状态，写入用列译码器28使写入禁止用列选择线ICSL1成为‘H’电平(Vcc2)。连接到与选择本地位线LBL0、LBL2对应的MOS晶体管131-0、131-2上的写入禁止用列选择线ICSL0成为‘L’电平，MOS晶体管131-0、131-2成为OFF状态。其结果是，把写入禁止电压VPI＝0V施加到非选择本地位线LBL1、LBL3上。
因此，通过写入用选择电路120内的MOS晶体管121-0，从写入用全局位线WGBL0向本地位线LBL0提供写入数据(VBB或0V)。此外，通过MOS晶体管121-2，从写入用全局位线WGBL1提供写入数据(VBB或0V)。
<读出动作>
其次，对读出动作进行说明。在读出动作时，写入用列译码器28使所有写入用列选择线WCSL0、WCSL0成为非选择，使所有写入禁止用列选择线ICSL0、ICSL1成为非选择。其结果是，本地位线LBL0～LBL3与写入用全局位线以及写入禁止电压VPI成为不连接。
然后，在读出用全局位线的电位达到了规定的预充电电位后，信号ZISOG成为‘H’电平，读出用行译码器22的MOS晶体管156成为ON状态。然后，读出用行译码器22选择选择栅极线SG0(‘H’电平：Vcc2)。此外。写入用行译码器23使所有字线WL0～WL(m-1)成为非选择(0V)，而且，使p型阱区92的电位VPW成为0V。此外，还使源极线的电位成为0V。另外，在读出时，信号WSG被设置为‘L’电平，VSGPW节点和选择栅极线被电分离。
其它的动作与在实施形态1中所说明的动作是同样的。
<擦除动作>
其次，对擦除动作进行说明。在擦除动作时，MOS晶体管16-0～16-3、121-0～121-3、131-0～131-3全都被设置为OFF状态。然后，写入用行译码器23给所有字线WL0～WL(m-1)施加负电压VBB。然后，给p型阱区92施加正电位VPP。另外，在擦除时，信号ZISOG、WSG被设置为‘L’电平。
其结果是，借助于FN隧道效应从存储单元MC的存储单元晶体管的浮置栅极把电子抽出到p型阱区92内。借助于此，擦除所有存储单元MC的数据，阈值电压成为负。另外，选择栅极线的电位借助于与p型阱区92之间的耦合几乎上升到VPP。当然，也可以从VSGPW给选择栅极线SG0～SG(m-1)施加负电压VBB。
如上所述，在行译码器被分割成写入用和读出用的构成中也可以应用上述实施形态1～4。
其次，对本发明的实施形态6的半导体存储器件进行说明。本实施形态是与用来进行上述实施形态1～5的LSI的测试动作的构成有关的实施形态。图24是闪速存储器3的一部分区域的框图。
如图所示，全局读出放大器50的输出节点SAOUT已连接到了测试用监控端子60上。在测试闪速存储器3的动作时，测试用监控端子60被用于测定例如在存储单元MC中流动的单元电流的目的。
如果是本实施形态的构成，则除去在上述实施形态1～4中所说明的(1)～(5)的效果外，还可以得到如下(6)的效果。
(6)可以在抑制LSI的面积增加的同时简化测试动作。
在不仅使用全局读出放大器还使用本地读出放大器的情况下，与不使用本地读出放大器的情况下比较，通常会使测试动作复杂化。这是因为本地读出放大器具有进行预充电的功能的缘故。例如，在测试动作中测定单元电流等的情况下，不能使用全局位线。因此，在本地读出放大器上设置外部输出用的晶体管和外部输出用的金属布线，用该晶体管和金属布线进行测试信号的输入输出。因此，就需要有用来进行测试的新的电路，因而成为LSI面积增加的原因。
但是，如果是本实施形态的构成，则用全局读出放大器50进行预充电。因此，即便是在测试时也可以使用全局位线提供和读出测试信号。例如，在读出单元电流的情况下，单元电流通过Y选择器12、本地读出放大器17以及全局位线读出到测试用监控端子60上。即，可以用与通常的数据读出动作同样的方法进行测试。因此，由于不需要追加用来进行测试的新的电路，故可在抑制LSI的面积增加的同时简化测试动作。
其次，对本发明的实施形态7的半导体存储器件进行说明。本实施形态是在上述实施形态1～6中不使用2Tr闪速存储器而代之以使用3Tr-NAND型闪速存储器的实施形态。图25是3Tr-NAND型闪速存储器的存储单元块11的电路图。另外。存储单元块11以外的构成由于与在实施形态1～6中所说明的构成是同样的，故省略说明。
如图所示，存储单元块11具备配置成矩阵状的(m×n)的存储单元MC。存储单元MC具有电流路径彼此串联连接起来的存储单元晶体管MT和选择晶体管ST1、ST2。存储单元晶体管MT的电流路径连接于选择晶体管ST1、ST2的电流路径间。存储单元晶体管MT具备具有隔着栅极绝缘膜在半导体衬底上形成的浮置栅极和隔着栅极间绝缘膜在浮置栅极上形成的控制栅极的叠层栅极构造。此外，选择晶体管ST1、ST2也具有包括隔着栅极绝缘膜在半导体衬底上形成的第1多晶硅层和在第1多晶硅层上隔着栅极间绝缘膜形成的第2多晶硅层的多层栅极构造。此外，选择晶体管ST1的源极区已连接到了存储单元晶体管MT的漏极区上，存储单元晶体管MT的源极区连接到了选择晶体管ST2的漏极区上。此外，在列方向上相邻的存储单元MC彼此间共用选择晶体管ST1的漏极区或选择晶体管ST2的源极区。
处于同一行上的存储单元MC的存储单元晶体管MT的控制栅极被共同连接到字线WL0～WL(m-1)中的某一个上。此外，处于同一行上的存储单元MC的选择晶体管ST1的栅极共同连接到了选择栅极线SGD0～SGD(m-1)中的某一个上，选择晶体管ST2的栅极共同连接到了选择栅极线SG0～SG(m-1)中的某一个上。此外，处于同一列上的存储单元MC的选择晶体管ST1的漏极区共同连接到了本地位线LBL0～LBL3中的某一个上。此外，存储单元MC的选择晶体管ST2的源极区共同连接到源极线SL上。
即便是在上述那样的3Tr-NAND型闪速存储器的情况下，也可以应用上述实施形态1～6。
其次，对本发明的实施形态8的半导体存储器件进行说明。本实施形态是在上述实施形态1～6中不使用2Tr闪速存储器而代之以使用NAND型闪速存储器的实施形态。图26是NAND型闪速存储器的存储单元块的电路图。另外，存储单元块11以外的构成与在实施形态1～6中所说明的构成是同样的，故省略说明。
存储单元块11具有配置成矩阵状的多个NAND单元。NAND单元中的每一个都具备8个存储单元晶体管MT和选择晶体管ST1、ST2。存储单元晶体管MT具备具有在半导体衬底上隔着栅极绝缘膜形成的浮置栅极和在浮置栅极上隔着栅极间绝缘膜形成的控制栅极的叠层栅极构造。另外，存储单元晶体管MT的个数并不限于8个，也可以是16个或32个等，其个数不受限定。存储单元晶体管MT在相邻的晶体管彼此间共用源极、漏极。此外，在选择晶体管ST1、ST2间配置为使得电流路径进行串联连接。此外，串联连接起来的存储单元晶体管MT的一端一侧的漏极区连接到了选择晶体管ST1的源极区上，另一端一侧的源极区则连接到了选择晶体管ST2的漏极区上。即，NAND单元是在3Tr-NAND型闪速存储器的存储单元中具备多个存储单元晶体管MT的单元。
处于同一行上的存储单元晶体管MT的控制栅极被共同连接到字线WL0～WL7中的某一个上。此外，处于同一行上的存储单元的选择晶体管ST1、ST2的栅极分别共同连接到了选择栅极线SGD、SGS上。此外，在存储单元阵列中，处于同一列上的选择晶体管ST1的漏极共同连接到了本地位线LBL0～LBL3中的某一个上。选择晶体管ST2的源极共同连接到源极线SL上，另外，选择晶体管ST1、ST2并不是非两方都要不可。只要能够选择NAND单元，也可以仅仅设置一方。
即便是上述那样的NAND型闪速存储器，也可以应用上述实施形态1～6。
其次，对本发明的实施形态9的半导体存储器件进行说明。本实施形态是与在同一芯片上混合装载了上述实施形态1～8所说明的闪速存储器的LSI有关的实施形态。图27是本实施形态的系统LSI的框图。
如图所示，系统LSI400具备MCU401、I/O电路405、形成于同一半导体衬底上的NAND型闪速存储器402、3Tr-NAND型闪速存储器403以及2Tr闪速存储器404。
NAND型闪速存储器402用作保存图像数据或视频数据等的存储用存储器。NAND型闪速存储器402的构成与在上述实施形态8中所说明的构成是同样的。
3Tr-NAND型闪速存储器403保持用来对LSI400进行存取的ID代码或密码等。3Tr-NAND型闪速存储器403的构成是在上述实施形态7中所说明的那样的构成。
2Tr闪速存储器404保持用来使MCU401动作的程序数据。2Tr闪速存储器404的构成是在上述实施形态1～6中所说明的那样的构成。
MCU401对从外部输入的各种指令进行响应，进行基于从2Tr闪速存储器404中读出的程序的处理。这时，MCU401直接对2Tr闪速存储器404进行存取而无须通过SRAM(静态随机存取存储器)等。作为MCU401所进行的处理的例子，有输入NAND型闪速存储器402的数据的压缩或解压、或个外部装置的控制等。此外，在已从外部存取了NAND型闪速存储器402内数据的情况下，MCU401从3Tr-NAND型闪速存储器403中读出规定的数据。然后，MCU401把读出的数据和从外部输入的ID代码或密码等进行核查对照，在所保持的一致的情况下允许对NAND型闪速存储器402进行存取。当对NAND型闪速存储器402的存取获得允许后，进行从外部(主机)对NAND型闪速存储器402内的数据的存取。即，MCU401对从外部所接收到的指令进行响应并触发NAND型闪速存储器402来进行数据的读出(写入)。
I/O电路405对LSI400与外部之间的信号的收发进行控制。
在上述构成的系统LSI400中，可用同一工序形成NAND型闪速存储器402、403、404所具备的存储单元晶体管MT和选择晶体管ST1、ST2、ST。即，可用同一氧化工序、成膜工序、杂质注入工序、光刻刻蚀工序形成各个MOS晶体管。其结果是，3个闪速存储器402～404具有相同的栅极绝缘膜、栅极间绝缘膜、存储单元晶体管MT的浮置栅极和控制栅极以及选择晶体管的选择栅极。倘采用这样的制造方法，则可以用形成1个闪速存储器所需要的工序数来形成3个闪速存储器的存储单元阵列。
2Tr闪速存储器404在写入和擦除时使用正电压和负电压。因此，在2Tr闪速存储器404所具有的行译码器中使用的MOS晶体管可以使用栅极绝缘膜比在NAND型闪速存储器402或3Tr-NAND型闪速存储器403等所具有的行译码器中使用的MOS晶体管更薄的晶体管。因此，在可以使2Tr闪速存储器的行译码器小型化的同时，可以使动作速度高速化。
此外，2Tr闪速存储器404保持用来使MCU401动作的程序数据。2Tr闪速存储器404可进行高速动作。因此，MCU401可以从2Tr闪速存储器404直接读出数据而无须通过RAM等。其结果是不再需要RAM等，在可以简化系统LSI的构成的同时，还可以提高动作速度。
此外，3Tr-NAND型闪速存储器403保持ID代码或密码等。虽然这些代码数据的数据量本身不怎么大，但是，大多要频繁地进行变更/更新。因此，对于保持这些代码数据的存储器要求某种程度的高速动作。关于这一点，3Tr-NAND型闪速存储器403的擦除单位不如NAND型闪速存储器402那么大，可以用页单位进行数据的改写。因此，3Tr-NAND型闪速存储器403可以说是最适合于保持上述代码数据的半导体存储器。
此外，以往，如果是具有NAND型闪速存储器的LSI，为了防止改写集中于特定的块内，以下那样的控制器是必须的。即，把所输入的地址变换成物理地址，以及在块内存在着缺陷的情况下，进行控制使得把该块当作缺陷块，以后不再使用那样的控制器。但是，在本实施形态的情况下，这样的控制器是不需要的。这是因为可以把控制NAND型闪速存储器402内的块的固件程序保持在LTr闪速存储器404内，使MCU401进行上述控制的缘故。MCU401只要使用本来要进行的作业(外部装置的控制或向NAND型闪速存储器402输入的数据的计算处理等)期间的时间来进行上述控制即可。当然，在本来MCU401必须进行处理的处理量的大小超过了MCU401的能力的情况下，也可以设置硬件序列器等进行NAND型闪速存储器402的控制。
如上所述，倘采用本发明的实施形态1～9的半导体存储器及其控制方法，则在使用本地读出放大器和全局读出放大器的半导体存储器中，借助于全局读出放大器进行预充电。借助于此，仅仅对需要的本地位线进行预充电而不对不需要的本地位线进行预充电。因此，削减半导体存储器的功耗。另外，在上述实施形态中，虽然是以闪速存储器的情况为例进行的说明，但是，也可以应用于借助于位线的预充电和放电来读出数据的所有半导体存储器，例如，也可以应用于DRAM、MRAM、铁电存储器等。
下面解释闪速存储器的应用。图28示出了存储卡的例子。如图28所示，存储卡900具备在以上的实施形态中所说明的闪速存储器3(2Tr闪速存储器和3Tr闪速存储器或NAND闪速存储器)。闪速存储器3从未示出的外部单元接收特定控制信号和数据。此外，闪速存储器3还向外部单元输出特定的控制信号和数据。
具有闪速存储器3的存储卡900上连接有信号线(DAT)、指令线激活信号线(CLE)和地址线激活信号线(ALE)以及就绪/忙信号线(R/B)。信号线(DAT)传送数据、地址或指令信号。指令线激活信号线(CLE)传送表明在信号线(DAT)上传送指令信号的信号。地址线激活信号线(ALE)传送表明在信号线(DAT)上传送地址信号的信号。就绪/忙信号线(R/B)传送表明存储器究竟是就绪还是未就绪的信号。
图29示出了另一个示例性的实施形态。图29所示的存储卡与图28所示的存储卡的不同之处在于，除去存储器件之外，还具备对闪速存储器3进行控制和与未示出的外部装置收发规定信号的控制器910。
控制器910具备：接口单元(I/F)911、912；微处理器单元(MPU)913；缓冲RAM914和错误校正码单元(ECC)915。接口单元(I/F)911、912与未示出的外部装置收发规定的信号。微处理器单元913把逻辑地址变换成物理地址。缓冲RAM914暂时地存储数据。错误校正码单元915产生错误校正码。在存储卡900上连接有指令信号线(CMD)、时钟信号线(CLK)和信号线(DAT)。应注意的是，可以适当地改变控制信号线的条数、信号线(DAT)的位宽度和控制器的电路设置。
图30示出了另一种应用。如图30所示，把存储卡900插入到卡保持器920内，然后把卡保持器920连接到电子设备(未示出)上。卡保持器920可以具有控制器910的一部分功能。
图31示出了另一种应用。如图31所示，把存储卡900或已插入了存储卡900的存储卡保持器920插入到连接单元1000内。连接单元1000则通过连接电缆1100和接口电路1200连接到电路板1300上。电路板1300具有CPU 1400和总线1500。
图32示出了另一种应用。把存储卡900或已插入了存储卡900的卡保持器920插入到连接单元1000内。连接单元1000则通过连接电缆1100连接到个人计算机2000上。
图33和34示出了另一种应用。如图33和34所示，IC卡2100具备MCU2200。MCU2200具备上述某一个实施形态的闪速存储器3、包括ROM2300和RAM2400在内的其它电路以及CPU2500。IC卡2100可通过已连接到MCU2200上且配置在IC卡2100上的平面连接端子2600连接到MCU2200上。CPU2500包括计算部分2510和已连接到闪速存储器3、ROM2300和RAM2400上的控制部分2520。例如，把MCU2200配置在IC卡2100的一侧而把平面连接端子2600配置在另一侧。
对于那些本专业的技术人员来说会容易地想到其它的优点和变形。因此，本发明在其更为宽广的范围内并不限于这里所说明的特定的细节和优选实施形态。此外，还可以进行各种变形而不偏离本发明的宗旨或由所附权利要求及其等效权利要求所限定的总的发明概念的范围。

Claims (15)

1.一种半导体存储器件，其特征在于具备：
把存储单元配置成矩阵状的存储单元阵列；
把处于同一列上的上述存储单元相互连接起来的多条第1位线；
把多条上述第1位线相互连接起来的多条第2位线；
为每一条上述第2位线设置的第1读出放大器，上述第1读出放大器控制上述第2位线与上述第1位线之间的连接，并且根据从上述存储单元读出到上述第1位线上的数据控制上述第2位线的电位；以及
通过上述第2位线和上述第1读出放大器预充电上述第1位线、并且在从上述存储单元读出数据时放大上述第2位线的电位的第2读出放大器。
2.根据权利要求1所述的器件，其特征在于：
上述第2读出放大器包括：
向上述第2位线施加预充电电压的预充电电路；
把上述第2位线和上述预充电电路连接起来的开关电路；
使上述第2位线的电位反转并利用该反转信号控制上述开关电路的反相器；以及
控制上述反相器的反转阈值的阈值控制电路。
3.根据权利要求2所述的器件，其特征在于：
上述反相器具备分别提供用来使该反相器动作的高电压电源和低电压电源的高电压一侧端子和低电压一侧端子，
上述阈值控制电路包括连接在上述低电压一侧电源端子与接地电位之间的二极管。
4.根据权利要求1所述的器件，其特征在于还包括：
把处于同一行上的上述存储单元相互连接起来的字线；
在读出时选择某一条上述字线的行译码器；以及
控制上述第1读出放大器的动作的读出放大器控制电路，
其中，上述行译码器和上述读出放大器控制电路被配置成在沿着上述字线的方向上彼此面对并且在二者之间设置上述存储单元阵列。
5.根据权利要求4所述的器件，其特征在于：
上述第1读出放大器包括：
根据由上述读出放大器控制电路所进行的控制，把上述第2位线连接到上述第1位线上的第1开关电路；以及
根据由上述读出放大器控制电路所进行的控制和上述第1位线的电位，把上述第2位线连接到接地电位上的第2开关电路。
6.根据权利要求5所述的器件，其特征在于：
上述读出放大器控制电路对上述第1开关电路进行如下控制：上述第1位线预充电期间把上述第2位线连接到上述第1位线上，从上述存储单元读出数据期间则使上述第1位线和上述第2位线不连接，
上述第1位线预充电期间，上述读出放大器控制电路使上述第2开关电路成为非动作状态，从上述存储单元读出数据期间则使上述第2开关电路成为动作状态，
在上述动作状态下，在从上述存储单元读出了‘1’数据时，上述第2开关电路把上述第2位线连接到上述接地电位上。
7.根据权利要求6所述的器件，其特征在于：上述第2开关电路具有比上述存储单元高的电流驱动能力。
8.根据权利要求1所述的器件，其特征在于：
上述第1读出放大器包括：
把上述第2位线连接到上述第1位线上的第1开关电路；
把上述第2位线连接到接地电位上的第2开关电路；以及
根据上述第1位线的电位控制上述第2开关电路的动作的读出控制电路。
9.根据权利要求8所述的器件，其特征在于：
上述第1开关电路在上述第1位线预充电期间把上述第2位线连接到上述第1位线上，从上述存储单元读出数据期间使上述第1位线和上述第2位线不连接，
在从上述存储单元读出了‘1’数据时，上述读出控制电路使上述第2开关电路把上述第2位线与上述接地电位连接起来。
10.根据权利要求8所述的器件，其特征在于还包括：
控制上述第1读出放大器的动作的读出放大器控制电路，
其中，上述第1开关电路包括电流路径的一端连接到上述第2位线上、另一端连接到上述第1位线上且栅极由上述读出放大器控制电路控制的第1MOS晶体管，
上述第2开关电路，包括：电流路径的一端连接到上述第2位线上且栅极由上述读出控制电路控制的第2MOS晶体管；以及电流路径的一端连接到上述第2MOS晶体管的电流路径的另一端上、另一端连接到上述接地电位上且栅极由上述读出放大器控制电路控制的第3MOS晶体管，
上述行译码器和上述读出放大器控制电路被配置成在沿着上述字线的方向上彼此面对并且在二者之间配置上述存储单元阵列。
11.根据权利要求8所述的器件，其特征在于：上述第2开关电路具有比上述存储单元高的电流驱动能力。
12.一种半导体存储器件的控制方法，上述半导体存储器件具有分级化为第1位线和第2位线的位线、连接到上述第1位线上的存储单元、为每多条上述第1位线设置的第1读出放大器和为每多条上述第2位线设置的第2读出放大器，其中，为每一个上述第1放大器都设置有上述第2位线，上述方法包括：
把某一条上述第2位线连接到上述第2读出放大器上；
借助于上述第1读出放大器把上述第2位线和某一条上述第1位线连接起来；
借助于上述第2读出放大器通过上述第2位线和上述第1读出放大器对上述第1位线进行预充电；
在上述预充电后，借助于上述第1读出放大器使上述第2位线与上述第1位线成为不连接；
在上述第2位线与上述第1位线成为不连接后，从上述存储单元把数据读出到已进行了上述预充电的上述第1位线上；以及
在把‘1’数据读出到了上述第1位线上的情况下，借助于上述第1读出放大器变动上述第2位线的电位，在把‘0’数据读出到了上述第1位线上的情况下，借助于上述第1读出放大器使上述第2位线的电位保持上述预充电时的电位。
13.根据权利要求12所述的方法，其特征在于还包括：
在把数据读出到上述第1位线上后，把上述第2位线的电位读出到在测试上述半导体存储器件时使用的外部监控端子上。
14.一种存储卡，其特征在于：包括权利要求1所述的半导体存储器件。
15.根据权利要求14所述的存储卡，其特征在于：还包括对半导体存储器件进行控制的控制电路。
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