JP2010093337A - データ伝送方法およびそれに用いる積算器、遅延検波器 - Google Patents

Abstract

【課題】送信対象となるデータ信号のビットレートが変化しても正確なデータ伝送を可能とするデータ伝送方法およびそれに用いる積算器、遅延検波器を提供することを課題とする。
【解決手段】遅延量Ｘを所定値Ａの２／３倍から４／３倍まで可変可能な可変遅延回路１５３を有する積算器１５と、同じ機能を有する可変遅延回路３３１を有する遅延検波器３３と、各可変遅延回路での遅延量を決定する条件式によって、シンボル長が所定値Ａの２／３倍であるビットレートから、低ビットレートへ連続的に、かつ制限なく変化しても正確な遅延検波が可能となる。
【選択図】図１

Description

本発明は、遅延検波方式を用いたデータ伝送方法およびそれに用いる積算器、遅延検波器の技術に関する。

現在、無線通信におけるディジタル変調方式の代表的なものとして、位相変調方式（ＰＳＫ：Phase Shift Keying）や周波数変調方式（ＦＳＫ：Frequency Shift Keying）等があり、無線ＬＡＮや携帯電話等の変調原理として採用されている。一方、これらの変調波を復調（検波）する方式としては、同期検波方式や遅延検波方式等を挙げることができる。特に遅延検波方式（非特許文献１参照）は、同期検波方式に比べて符号誤り率としては劣るものの、構成が非常に簡便であり低コストで実現できるという利点があるため広汎に利用されている。

ここで、遅延検波方式を用いる検波器の代表例として、２相ＰＳＫで変調された搬送波からデータ信号を検波する遅延検波器について説明する。なお、２相ＰＳＫとは、送信しようとするデータ信号の情報に応じて搬送波の位相を“０”又は“π”のいずれかに位相変調してデータを送信する方法である。位相変調された搬送波を受け取った図８に示す２相ＰＳＫ検波器は、遅延回路７１によって遅らされた１シンボル前のデータ信号を基準として、現在受け取った搬送波から検波したデータ信号との位相差を求め、現在のデータ信号が前のデータ信号と同位相であれば“０”を出力し、逆位相であれば“１”を出力する処理を行うものである。

このような遅延検波方式は、出力されるデータ信号が１シンボル前のデータ信号の影響を受けるため、搬送波を変調する変調器に入力されるデータ信号と遅延検波器から出力されるデータ信号との同一性が保証されない問題がある。そこで、データ信号を変調器に入力する前に、ディジタル的な積算処理を行うことが従来から一般的に行われている。

図９は、遅延検波方式を用いた従来のデータ伝送システムの構成を示すシステム構成図である。図１０は、図９に示すデータ伝送システムを構成する各機器から出力されるデータ信号の変化を時系列的に示す表である。なお、図９に示す遅延検波器３３は、図８に示す２相ＰＳＫ検波器７００に相当するものである。変調器１３の前段に配置された積算器１５は、現在送信されるデータ信号に対して、遅延回路１５３’によって遅らされた１シンボル前のデータ信号を単純加算する処理を行う機能を備えている。即ち、積算器１５の遅延回路１５３’が遅延検波器３３の遅延回路３３１’と同様に１シンボル分のデータ信号を遅延させる処理を行うため、結果として、加算器１５１は検波器３３３と同様の処理を行うことになり、遅延検波器３３から出力されたデータ信号を、現在送信しようとするデータ信号に一致させることが可能となる。

なお、このような遅延検波方式に係る変調方式は、ＰＳＫのみでなくＦＳＫについても適用することができる。また、図１１に示すように、４相ＰＳＫのように多値変調である場合であっても遅延検波方式の基本原理を変えるものではなく、１シンボル分遅延したデータ信号を基準として、その位相差に基づいて検波結果を出力する点で同じであるため、２相以上のＰＳＫの場合についても応用することができる。
喜安善市，関清三著、「図解 電子回路入門シリーズ ディジタル変復調回路の基礎」、第１版、株式会社オーム社、1989年11月30日、p.44-53

一般に、データ伝送時におけるデータ信号のビットレートは、データを送信しようと試みる上位側のアプリケーション等の使用目的等に依存し、常に一定ではない。そのため、図９に示した遅延検波方式のデータ伝送システムに対して、伝送時のビットレートが変化した場合であっても正しく検波することが切望されている。

しかしながら、このような遅延検波方式では、伝送するデータのビットレートの変化に対応することが困難であるという問題がある。その理由は、積算器及び遅延検波器に夫々内蔵される各遅延回路の遅延量をデータ信号のシンボル長に等しく固定する必要があるため、ビットレートの変化に応じて遅延量を適宜変更できないからである。その結果、例えば、１０Ｍｓｐｓ（１０メガシンボル毎秒）のビットレートに相当する遅延回路を内蔵した遅延検波器があった場合に、この遅延検波器を用いて１Ｍｓｐｓのデータ信号を伝送する際には、冗長データを予め付加して１Ｍｓｐｓを１０Ｍｓｐｓに変換することが必要となる。これは、簡便な構成である遅延検波方式の利点を損なう可能性があり好ましくないことになる。

また、遅延回路の内部に複数の遅延線路を予め配置しておき、ビットレートの変化に応じて適合する遅延線路を選択して、遅延量をデータ信号のシンボル長と等しくする方法も存在している。この方法によれば、ビットレートが変化しても遅延回路の遅延量を適応的に調整することにより、送信側と受信側との間で正確な通信が可能となる。しかしながら、この方法で大幅にビットレートを変化させることは、遅延回路の実現において大幅な困難性を伴うものである。例えば、１０Ｍｓｐｓのビットレートに対応する遅延量Ｘの遅延回路を考えた場合に、この遅延回路を１Ｍｓｐｓに対応させたい場合に必要となる遅延量は１０Ｘとなるため、元の値の１０倍もの可変幅が必要となる。このような遅延回路としては、例えば、１０Ｍｓｐｓのシンボル長に等しい遅延線路と１Ｍｓｐｓのシンボル長に等しい遅延線路とをそれぞれ形成しておき、ビットレートに応じてスイッチ等で切り替える方法により実現できるものの、その回路規模が非常に大きくなる。また、それらビットレートに加えて２Ｍｓｐｓや５Ｍｓｐｓのようなビットレートについても対応させたい場合には、５Ｘや２Ｘの遅延量を持つ遅延線路を更に形成し、スイッチにおける選択幅を更に広げる必要があるため、遅延回路の回路規模が膨大になり複雑化する。これは、前述と同様に、簡便な構成である遅延検波方式の利点を損なう可能性があり好ましくないことになる。

一方、小規模かつ単純な構成で可変遅延回路を実現する構成として、線路の特性インピーダンスを変化させて実効的な電気長を変化させるものがある。しかしながら、この構成では遅延量の可変幅が小さく、また遅延量の最大値を超えるシンボル長のデータには対応できないため、やはり大幅なビットレート変化に対応することは困難である。

本発明は、上記を鑑みてなされたものであり、送信対象となるデータ信号のビットレートが変化しても正確なデータ伝送を可能とするデータ伝送方法およびそれに用いる積算器、遅延検波器を提供することを課題とする。

第１の請求項に係る発明は、伝送路を介して送信対象となるデータ信号を送信機から受信機に伝送するデータ伝送方法において、前記送信機は、加算手段と，遅延量を少なくとも所定値の２／３倍以上から４／３倍以下の範囲で可変可能な可変遅延手段と，変調手段とを備えるものであって、前記加算手段により、前記送信対象となるデータ信号と前記可変遅延手段から出力された遅延後のデータ信号とを入力して加算し、当該加算後のデータ信号を前記変調手段に出力すると共に前記可変遅延手段に出力するステップと、前記可変遅延手段により、前記送信対象となるデータ信号のシンボル長Ｌと２以上の任意の整数ｎとを用いて計算されたＬ＝ｎ×Ｘを満たす遅延量Ｘを入力し、当該遅延量を用いて前記加算手段から出力されたデータ信号を遅延させた後に当該加算手段に出力するステップと、前記変調手段により、前記加算手段から出力されたデータ信号で搬送波を変調した変調信号を出力するステップと、を有し、前記受信機は、検波手段と可変遅延手段とを備えるものであって、当該可変遅延手段により、前記伝送路を介して前記送信機から伝送された前記変調信号を入力し、前記送信機の可変遅延手段で用いた前記遅延量と同一の遅延量を用いて当該変調信号を遅延させた後に前記検波手段に出力するステップと、前記検波手段により、前記伝送路を介して前記送信機から伝送された前記変調信号を入力し、当該受信機の可変遅延手段から出力された遅延後の変調信号に基づいて所定のデータ信号を出力するステップと、を有することを要旨とする。

第２の請求項に係る発明は、伝送路を介して送信対象となるデータ信号を送信機から受信機に伝送するデータ伝送方法において、前記送信機は、加算手段と遅延手段と変調手段を備えるものであって、前記加算手段により、前記送信対象となるデータ信号と前記遅延手段から出力された遅延後のデータ信号とを入力して加算し、当該加算後のデータ信号を前記変調手段に出力すると共に前記遅延手段に出力するステップと、前記遅延手段により、前記加算手段から出力されたデータ信号を１シンボル分遅延させた後に当該加算手段に出力するステップと、前記変調手段により、前記加算手段から出力されたデータ信号で搬送波を変調した変調信号を出力するステップと、を有し、前記受信機は、検波手段と，遅延量を少なくとも所定値の２／３倍以上から４／３倍以下の範囲で可変可能な可変遅延手段とを備えるものであって、前記可変遅延手段により、前記伝送路を介して前記送信機から伝送された前記変調信号を入力し、前記送信対象となるデータ信号のシンボル長Ｌと２以上の任意の整数ｎとを用いて算出されたＬ＝ｎ×Ｘを満たす遅延量Ｘを入力し、当該遅延量を用いて当該変調信号を遅延させた後に前記検波手段に出力するステップと、前記検波手段により、前記伝送路を介して前記送信機から伝送された前記変調信号を入力すると共に当該受信機の可変遅延手段から出力された遅延後の変調信号を入力し、前記送信機から伝送された前記変調信号が入力された後に最初に入力された前記遅延後の変調信号に基づいて所定のデータ信号を出力するステップと、を有することを要旨とする。

第３の請求項に係る発明は、送信対象となるデータ信号と可変遅延手段から出力された遅延後のデータ信号とを入力して加算し、当該加算後のデータ信号を外部出力すると共に前記可変遅延手段に出力する加算手段と、遅延量を少なくとも所定値の２／３倍以上から４／３倍以下の範囲で可変可能であって、前記送信対象となるデータ信号のシンボル長Ｌと２以上の任意の整数ｎとを用いて算出されたＬ＝ｎ×Ｘを満たす遅延量Ｘを入力し、当該遅延量を用いて前記加算手段から出力されたデータ信号を遅延させた後に当該加算手段に出力する前記可変遅延手段と、を有することを要旨とする。

第４の請求項に係る発明は、前記送信対象となるデータ信号を入力し、シンボルレートを抽出する抽出手段と、前記シンボルレートから前記データ信号のシンボル長Ｌを計算し、前記２以上の任意の整数ｎを用いて前記Ｌ＝ｎ×Ｘを満たす前記遅延量Ｘを算出して、前記可変遅延手段に出力する遅延量算出手段と、を更に有することを要旨とする。

第５の請求項に係る発明は、遅延量を少なくとも所定値の２／３倍以上から４／３倍以下の範囲で可変可能であって、伝送路を介して送信機から伝送された変調信号を入力し、送信対象となるデータ信号のシンボル長Ｌと２以上の任意の整数ｎとを用いて算出されたＬ＝ｎ×Ｘを満たす遅延量Ｘを入力し、当該遅延量を用いて前記変調信号を遅延させた後に出力する可変遅延手段と、前記伝送路を介して前記送信機から伝送された前記変調信号を入力すると共に前記可変遅延手段から出力された遅延後の変調信号を入力し、前記送信機から伝送された前記変調信号が入力された後に最初に入力された前記遅延後の変調信号に基づいて所定のデータ信号を出力する検波手段と、を有することを要旨とする。

本発明によれば、送信対象となるデータ信号のビットレートが変化しても正確なデータ伝送を可能とするデータ伝送方法およびそれに用いる積算器、遅延検波器を提供することができる。

〔第１の実施の形態〕
第１の実施の形態について説明する前に、本発明の特徴について簡単に説明する。この発明は、前述した遅延検波方式を用いた場合におけるデータ伝送システムおよびそれに用いる積算器、遅延検波器に関する発明である。送信対象となる２値のデータ信号のビットレートが変化した場合、この変化に応じて遅延量を適宜変更するには、図９に示した積算器１５の遅延回路１５３’と遅延検波器３３の遅延回路３３１’とがデータ信号に対する遅延量を可変可能とすることが必要となる。即ち、各検波回路は、例えば、データ信号のシンボル長が１０マイクロ秒（０．１Ｍｓｐｓに相当）の場合には１０マイクロ秒遅延させ、５マイクロ秒（０．２Ｍｓｐｓに相当）の場合には５マイクロ秒遅延させるというように遅延量を可変して処理を行えばよい。また、１シンボルのデータ信号のシンボル長をｎ分割して送信することも考えられる。例えば、データ信号のシンボル長が１０マイクロ秒（０．１Ｍｓｐｓに相当）の場合に、５（＝１０／２）マイクロ秒で遅延させたデータ信号を２回送信することも可能である。以上から、送信対象として入力された２値のデータ信号のシンボル長をＬ，シンボル長の分割数をｎ，遅延量をＸとした場合には、式（１）を満たす必要がある。

また、式（１）を常に満たすため、換言すれば、分割数ｎは１以上の整数でなければならないため、遅延量Ｘに対する最低限必要な可変範囲として少なくとも式（２）を満たす必要がある。但し、Ａは所定値である。なお、分割数ｎが１の場合には従来の技術と同じであることを付言しておく。

従って、各遅延回路は、式（１）及び式（２）を満たすようにデータ信号を遅延させることが必要となる。なお、式（２）に示す可変範囲でデータ信号を遅延させることが式（１）で示す条件を常に満たすことになる点については後述にて説明する。

図１は、第１の実施の形態に係るデータ伝送システムの全体構成を示す図である。このデータ伝送システムは、伝送路５００を介して電気的に接続された送信機１００と受信機３００とで構成されるものであって、送信機１００は、搬送波発信源１１と、変調器１３と、積算器１５と、送信側ＲＦ処理部１７とを備え、受信機３００は、受信側ＲＦ処理部３１と、遅延検波器３３とを備えた構成である。なお、搬送波発信源１１と、変調器１３と、送信側ＲＦ処理部１７と、受信側ＲＦ処理部３１とについては本発明の特徴的部分ではなく従来技術と同様の機能を備えるものであるため、以下では積算器１５と遅延検波器３３とについて説明する。

積算器１５は、加算器１５１と可変遅延回路１５３とで構成されている。加算器１５１は、送信対象となる２値のデータ信号を入力すると共に、可変遅延回路１５３から出力された遅延後の２値のデータ信号を入力してディジタル的に加算し、加算後のデータ信号を変調器１３に出力すると共に、可変遅延回路１５３に出力する機能を備えている。なお、２値の場合におけるディジタル的とは、入力されたデータ信号が“０”と“０”の場合，又は“１”と“１”の場合に加算後のデータ信号は“０”となり、入力されたデータ信号が“１”と“０”の場合，又は“０”と“１”の場合に加算後のデータ信号は“１”となる。

可変遅延回路１５３は、遅延量Ｘを少なくとも所定値Ａの２／３倍から４／３倍までの範囲で連続的に可変可能な可変遅延回路であって、送信対象となる２値のデータ信号のシンボル長Ｌと任意の正の整数ｎとを用いて算出された式（１）を満たす遅延量Ｘが含まれる操作命令信号を入力し、この遅延量Ｘを用いて加算器１５１から出力されたデータ信号を遅延させた後に加算器１５１に出力する機能を備えている。

ここで、積算器１５の動作について説明する。可変遅延回路１５３は、操作命令信号に基づいて変化させた遅延量をＸとして予め設定しておく。送信対象となるデータ信号は送信機１００の外部から積算器１５に入力され、加算器１５１には外部から入力されたデータ信号と可変遅延回路１５３によって遅延されたデータ信号とが入力される。加算器１５１は、それら２つのデータ信号のディジタル的な加算を行い、加算後のデータ信号を出力する。加算器１５１からの出力は２分配され、一方は積算データとして変調器１３に出力され、他方は可変遅延回路１５３に入力される。可変遅延回路１５３は、加算器１５１から出力されたデータ信号を前述の遅延量Ｘだけ遅延させて加算器１５１に出力する。

その後、変調器１３は、加算器１５１から出力された積算データで搬送波発信源１１からの搬送波を変調した変調信号を受信機３００に出力する。具体的には、例えば、積算データが“０”の場合には搬送波を０位相変調（変調しない）し、積算データが“１”の場合には搬送波のπ位相変調して出力する。無論、積算データが“０”の場合にはπ位相変調し、積算データが“１”の場合には０位相変調するようにしてもよい。なお、本実施の形態に係る変調器１３は２相ＰＳＫ変調であるとする。

遅延検波器３３は、可変遅延回路３３１と検波器３３３とで構成されている。可変遅延回路３３１は、積算器１５の可変遅延回路１５３と同様に、遅延量Ｘを少なくとも所定値Ａの２／３倍から４／３倍までの範囲で連続的に可変可能な可変遅延回路であって、積算器１５が入力した操作命令信号と同じ操作命令信号を入力し、積算器１５で用いた遅延量と同じ遅延量を用いて送信機１００から伝送された変調信号を遅延させた後に検波器３３３に出力する機能を備えている。

検波器３３３は、伝送路５００を介して送信機１００から伝送された変調信号（以降、「現変調信号」と称する場合もある）を入力すると共に、可変遅延回路３３１から出力された遅延後の変調信号（以降、「遅延変調信号」と称する場合もある）を入力し、遅延変調信号を基準として現変調信号を検波する。具体的には、例えば、現変調信号が遅延変調信号と異なる場合に“１”を、同じ場合に“０”を検波後のデータ信号として出力する機能を備えている。

ここで、遅延検波器３３の動作について説明する。可変遅延回路３３１は、操作命令信号に基づいて変化させた遅延量をＸとして予め設定しておく。伝送路５００を介して送信機１００から伝達された変調信号が遅延検波器３３に入力され、遅延検波器３３の内部で２分配された後に、一方は可変遅延回路３３１に入力され、他方は検波器３３３に入力される。可変遅延回路３３１は、入力された変調信号を前述の遅延量Ｘだけ遅延させて検波器３３３に出力する。検波器３３３は、可変遅延回路３３１によって遅延された遅延変調信号を基準として現変調信号の検波を行い、データ信号を出力する。

続いて、本実施の形態における具体的な動作例について説明する。変調器１３の変調方式が２相ＰＳＫ変調である場合において、最大１．５Ｍｓｐｓのデータ信号まで適応可能な場合について説明する。１．５Ｍｓｐｓに相当するデータのシンボル長は２／３マイクロ秒であるため、式（２）を満たすには、例えば所定値Ａが１マイクロ秒となる。よって、積算器１５の可変遅延回路１５３と受信機３００の可変遅延回路３３１との可変範囲は、少なくとも２／３マイクロ秒から４／３秒となる。ここで、１マイクロ秒，２／３マイクロ秒，４／３マイクロ秒は、それぞれ１Ｍｓｐｓ，１．５Ｍｓｐｓ，０．７５Ｍｓｐｓのシンボル長に相当する。伝送するデータ信号のシンボル長Ｌに対する遅延量Ｘは式（１）を満たすことを必要とするため、幾つかのシンボル長Ｌに対する分割数ｎ及び遅延量Ｘの値は図２に示すようになる。なお、式（２）で示すことを必要とするため、結果として、本実施の形態に係るデータ伝送システムは、データ信号のシンボル長が所定値Ａの２／３倍であるビットレートから、分割数を増やすことによって低ビットレート側へ連続的に、かつ制限なく変化させても正確な遅延検波が可能となる。

例えば、送信対象となるデータ信号のシンボル長Ｌが５マイクロ秒の場合、図３に示すように、その５マイクロ秒の１シンボルの間に５／４マイクロ秒遅延した積算データが４回出力されることになる。そして、受信機３００から検波後に出力されるデータ信号は、図４に示すように送信機１００に入力された伝送対象となるデータ信号と同じになり、正しく検波され出力されることになる。

最後に、本実施の形態に係る可変遅延回路を用いることにより、シンボル長が所定値Ａの２／３倍である時を下限として、式（１）を満たす遅延量Ｘが常に存在することを説明する。遅延量Ｘが、少なくとも所定値Ａの２／３倍から４／３倍までの範囲で連続的に変化可能な場合に、式（１）を満たすことができるシンボル長Ｌの範囲は式（３）となる。

ここで、式（３）で示す範囲がｎを変化させることによって（２／３）×Ａから無限大まで全てを網羅するためには、式（４）が常に成立すれば良いことになる。

そして、式（４）を解くと式（５）が導かれるためｎは正の整数となり、式（１）は常に満たされることになる。

よって、本実施の形態に係る可変遅延回路を用いることにより、シンボル長が所定値Ａの２／３倍である時を下限として、式（１）を満たす遅延量Ｘが常に存在すると言える。

本実施の形態によれば、遅延量Ｘを所定値Ａの２／３倍から４／３倍まで可変可能な可変遅延回路１５３を有する積算器１５と、同じ機能を有する可変遅延回路３３１を有する遅延検波器３３と、各可変遅延回路での遅延量を決定する条件式によって、シンボル長が所定値Ａの２／３倍であるビットレートから、低ビットレートへ連続的に、かつ制限なく変化しても正確な遅延検波が可能となる。遅延量Ｘが少なくとも所定値Ａの２／３倍から４／３倍まで可変可能な可変遅延回は従来技術に比べて容易に実現可能である。さらに、連続的なビットレート変化にも対応可能であるため、送信側の任意のビットレートに合わせることが可能となる。

〔第２の実施の形態〕
図５は、第２の実施の形態に係るデータ伝送システムの全体構成を示す図である。このデータ伝送システムは、伝送路５００を介して電気的に接続された送信機１００と受信機３００とで構成されるものであって、送信機１００は、搬送波発信源１１と、積算器１５と、変調器１３と、送信側ＲＦ処理部１７とを備え、受信機３００は、受信側ＲＦ処理部３１と、遅延検波器３３とを備えた構成である。

積算器１５は、図９で示した積算器１５と同様に、加算器１５１と遅延回路１５３’とで構成されている。即ち、加算器１５１は、送信対象となる２値のデータ信号を入力すると共に、遅延回路１５３’から出力された遅延後の２値のデータ信号とを入力してディジタル的に加算し、加算後のデータ信号を変調器１３に出力すると共に、遅延回路１５３’に出力する機能を備えている。

遅延回路１５３’は、従来の積算器が備える遅延回路の機能と同様の機能を備えるものであって、加算器１５１から出力されたデータ信号を１シンボル分遅延させた後に加算器１５１に出力する機能を備えている。

また、本実施の形態に係る検波器３３３は、第１の実施の形態で説明したように遅延変調信号を基準として現変調信号を検波する点では共通するが、現変調信号が入力された後に最初に入力された遅延変調信号を基準として現変調信号を検波する機能を備えている。具体的には、例えば、現変調信号と現変調信号が入力された後に最初に入力された遅延変調信号とが異なる場合に“１”を、同じ場合に“０”を検波後のデータ信号として出力する。なお、それ以外の機能ブロックについては第１の実施の形態で説明した機能と同様の機能を備えるため、ここでは重複する説明は省略するものとする。

第１の実施の形態と同様に、例えばデータ信号のシンボル長Ｌが５マイクロ秒であって分割数ｎが５の場合、第１の実施の形態と同様に、その５マイクロ秒の１シンボルの間に５／４マイクロ秒遅延した積算データが４回出力されることになる。そして、受信機３００から検波後に出力されるデータ信号は図６に示すようになる。しかしながら、送信対象の各データ信号において、正しくデータが検波されるのは現変調信号の頭から遅延量Ｘまでの間に検波されたデータ信号のみとなる。そこで、検波器３３３は、そのタイミングにあわせてサンプリングを行うことにより、正確な遅延検波が可能となる。

本実施の形態によれば、第１の実施の形態で説明したような積算器を用いなくても、所定のビットレートを上限に、任意のビットレートの変調信号に対する検波が可能となる。

第１，第２の実施の形態では、遅延検波方式に必要とされる積算器において、所定のビットレートを上限に、任意のビットレートに対応可能とするために積算器の構成，可変遅延回路の仕様，遅延量の与え方を提案するものであり、加算器の回路構成，変調器の回路構成，遅延検波器の回路構成、その他伝送に必要なＲＦ処理に関する要素に依るものではない。また、各実施の形態では２相ＰＳＫを用いて説明したが、ＦＳＫやその他の変調原理でも適応することが可能である。さらに、４相ＰＳＫなど多値変調においても同様である。４相ＰＳＫの場合には、積算器に入力されるデータ信号が２本のチャネルとなるが、シンボルレートに対する遅延量の考え方は同様である。また、４相ＰＳＫの積算においては、加算器が２ビット加算器でなくグレイコード加算器が用いられるが、そのような場合においても本発明を適用することができる。

また、本発明は、可変遅延回路の実現の仕方には依らない。即ち、遅延回路の実現には、線路の特性インピーダンスを変化させて実行的な電気長を変化させるものや、線路の物理長を機械的に連続変化させる手法などが挙げられるが、どのような方法を用いてもよい。

さらに、第１，第２の実施の形態において、遅延検波器に用いる可変遅延回路は、積算器に用いる可変遅延回路と同様の機能を備えるものであるが、各可変遅延回路を実現させる回路構成は異なっていても良い。積算器に用いる可変遅延回路はデータ信号列を遅延させるためのものであり、一方、遅延検波器に用いる可変遅延回路は変調された搬送波を遅延させるものである。よって、使用する伝送線路や形状が互いに異なることは容易に想像可能である。

またさらに、各可変遅延回路に入力される操作命令信号は予めメモリ等の記憶手段等に記憶させておいても同様の効果を得ることが可能である。また、各可変遅延回路で用いる式（２）は予めメモリ等の記憶手段に記憶されており、その記憶手段から読み出して遅延量Ｘを求めることは言うまでもない。

〔変形例〕
第１，第２の実施の形態は、遅延量Ｘを送信機１００と受信機３００とで共有化するため、外部からの操作命令信号に基づいて予め遅延量Ｘを設定しておくことが必要となるが、送信機１００に入力された送信対象としてのデータ信号を用いて遅延量Ｘを算出し、可変遅延回路１５３と可変遅延回路３３１にそれぞれ送信するようにしても同様の効果を得ることができる。以下では積算器１５の変形例についてのみ説明するが、同様の構成を遅延検波器３３に適用可能であることは言うまでもない。

図７は、積算器の変形例を示す図である。この積算器１５は、クロック抽出回路１５７と、遅延量算出回路１５９とを更に備えた構成である。クロック抽出回路１５７は、積算器１５に入力された送信対象となる２値のデータ信号を入力し、そのデータ信号のシンボルレートを抽出する機能を備えている。なお、クロック抽出回路は従来技術を用いて容易に実現することができる。

遅延量算出回路１５９は、抽出されたシンボルレートからシンボル長Ｌを計算し、任意の正の整数ｎを用いて式（１）を満たす遅延量Ｘを算出した後に、可変遅延回路１５３に出力する機能を備えている。具体的には、最初に、抽出されたシンボルレートからシンボル長Ｌを計算し、そのシンボル長Ｌを（４／３）Ａで除算し、その解となる正の整数と余りを求める。そして、その正の整数に１を加えたものをｎとし、シンボル長Ｌをｎ×Ａで除算したものを遅延量Ｘとする。最後に、その遅延量Ｘを可変遅延回路１５３に出力する。

本変形例によれば、操作命令信号を受信して予め遅延量Ｘを計算しておく必要がなく、入力されたデータ信号のシンボル長をそのまま用いて遅延検波を行うため、より最適な積算器を提供することが可能となる。

なお、前述した遅延量算出回路１５９における具体的な処理の手順は最低限の手順を示した一例であって、他の手順が別途付加される可能性があることは容易に想像可能である。遅延量算出回路１５９における処理手順は、シンボルレートから求めたシンボル長Ｌを用いて式（１）を満たす遅延量を求めて可変遅延回路１５３に送信できればどのような処理手順であってもよい。

第１の実施の形態に係るデータ伝送システムの全体構成を示す図である。 あるシンボル長Ｌに対する分割数ｎ及び遅延量Ｘの一例を示す図である。 あるデータ信号に対して積算器から出力されるデータ信号の一例を示す図である。 第１の実施の形態において送信機に入力されたデータ信号と受信機から出力されたデータ信号との状態を時系列で示す図である。 第２の実施の形態に係るデータ伝送システムの全体構成を示す図である。 第２の実施の形態において送信機に入力されたデータ信号と受信機から出力されたデータ信号との状態を時系列で示す図である。 積算器の変形例を示す図である。 従来の２相ＰＳＫ検波器の構成を示す図である。 従来のデータ伝送システムの全体構成を示す図である。 従来のデータ伝送システムにおいて送信機に入力されたデータ信号と受信機から出力されたデータ信号との状態を時系列で示す図である。 ４相ＰＳＫ検波器の構成を示す図である。

符号の説明

１００…送信機
１１…搬送波発信源
１３…変調器
１５…積算器
１５１…加算器
１５３…可変遅延回路
１５３’…遅延回路
１５７…クロック抽出回路
１５９…遅延量算出回路
１７…送信側ＲＦ処理部
３００…受信機
３１…受信側ＲＦ処理部
３３…遅延検波器
３３１…可変遅延回路
３３１’…遅延回路
３３３…検波器
５００…伝送路

Claims (5)

1. 伝送路を介して送信対象となるデータ信号を送信機から受信機に伝送するデータ伝送方法において、
   前記送信機は、加算手段と，遅延量を少なくとも所定値の２／３倍以上から４／３倍以下の範囲で可変可能な可変遅延手段と，変調手段とを備えるものであって、
   前記加算手段により、前記送信対象となるデータ信号と前記可変遅延手段から出力された遅延後のデータ信号とを入力して加算し、当該加算後のデータ信号を前記変調手段に出力すると共に前記可変遅延手段に出力するステップと、
   前記可変遅延手段により、前記送信対象となるデータ信号のシンボル長Ｌと２以上の任意の整数ｎとを用いて計算されたＬ＝ｎ×Ｘを満たす遅延量Ｘを入力し、当該遅延量を用いて前記加算手段から出力されたデータ信号を遅延させた後に当該加算手段に出力するステップと、
   前記変調手段により、前記加算手段から出力されたデータ信号で搬送波を変調した変調信号を出力するステップと、を有し、
   前記受信機は、検波手段と可変遅延手段とを備えるものであって、
   当該可変遅延手段により、前記伝送路を介して前記送信機から伝送された前記変調信号を入力し、前記送信機の可変遅延手段で用いた前記遅延量と同一の遅延量を用いて当該変調信号を遅延させた後に前記検波手段に出力するステップと、
   前記検波手段により、前記伝送路を介して前記送信機から伝送された前記変調信号を入力し、当該受信機の可変遅延手段から出力された遅延後の変調信号に基づいて所定のデータ信号を出力するステップと、
   を有することを特徴とするデータ伝送方法。
2. 伝送路を介して送信対象となるデータ信号を送信機から受信機に伝送するデータ伝送方法において、
   前記送信機は、加算手段と遅延手段と変調手段を備えるものであって、
   前記加算手段により、前記送信対象となるデータ信号と前記遅延手段から出力された遅延後のデータ信号とを入力して加算し、当該加算後のデータ信号を前記変調手段に出力すると共に前記遅延手段に出力するステップと、
   前記遅延手段により、前記加算手段から出力されたデータ信号を１シンボル分遅延させた後に当該加算手段に出力するステップと、
   前記変調手段により、前記加算手段から出力されたデータ信号で搬送波を変調した変調信号を出力するステップと、を有し、
   前記受信機は、検波手段と，遅延量を少なくとも所定値の２／３倍以上から４／３倍以下の範囲で可変可能な可変遅延手段とを備えるものであって、
   前記可変遅延手段により、前記伝送路を介して前記送信機から伝送された前記変調信号を入力し、前記送信対象となるデータ信号のシンボル長Ｌと２以上の任意の整数ｎとを用いて算出されたＬ＝ｎ×Ｘを満たす遅延量Ｘを入力し、当該遅延量を用いて当該変調信号を遅延させた後に前記検波手段に出力するステップと、
   前記検波手段により、前記伝送路を介して前記送信機から伝送された前記変調信号を入力すると共に当該受信機の可変遅延手段から出力された遅延後の変調信号を入力し、前記送信機から伝送された前記変調信号が入力された後に最初に入力された前記遅延後の変調信号に基づいて所定のデータ信号を出力するステップと、
   を有することを特徴とするデータ伝送方法。
3. 送信対象となるデータ信号と可変遅延手段から出力された遅延後のデータ信号とを入力して加算し、当該加算後のデータ信号を外部出力すると共に前記可変遅延手段に出力する加算手段と、
   遅延量を少なくとも所定値の２／３倍以上から４／３倍以下の範囲で可変可能であって、前記送信対象となるデータ信号のシンボル長Ｌと２以上の任意の整数ｎとを用いて算出されたＬ＝ｎ×Ｘを満たす遅延量Ｘを入力し、当該遅延量を用いて前記加算手段から出力されたデータ信号を遅延させた後に当該加算手段に出力する前記可変遅延手段と、
   を有することを特徴とする積算器。
4. 前記送信対象となるデータ信号を入力し、シンボルレートを抽出する抽出手段と、
   前記シンボルレートから前記データ信号のシンボル長Ｌを計算し、前記２以上の任意の整数ｎを用いて前記Ｌ＝ｎ×Ｘを満たす前記遅延量Ｘを算出して、前記可変遅延手段に出力する遅延量算出手段と、
   を更に有することを特徴とする請求項３に記載の積算器。
5. 遅延量を少なくとも所定値の２／３倍以上から４／３倍以下の範囲で可変可能であって、伝送路を介して送信機から伝送された変調信号を入力し、送信対象となるデータ信号のシンボル長Ｌと２以上の任意の整数ｎとを用いて算出されたＬ＝ｎ×Ｘを満たす遅延量Ｘを入力し、当該遅延量を用いて前記変調信号を遅延させた後に出力する可変遅延手段と、
   前記伝送路を介して前記送信機から伝送された前記変調信号を入力すると共に前記可変遅延手段から出力された遅延後の変調信号を入力し、前記送信機から伝送された前記変調信号が入力された後に最初に入力された前記遅延後の変調信号に基づいて所定のデータ信号を出力する検波手段と、
   を有することを特徴とする遅延検波器。

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