CN109390015B - 存储器装置及存储器模块 - Google Patents

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Abstract

本发明提供一种存储器装置及存储器模块。存储器装置包括双晶体管单电容器动态随机存取存储器的阵列以及存储器控制器。动态随机存取存储器单元被排列成多行动态随机存取存储器单元及多列动态随机存取存储器单元。存储器控制器处于存储器装置的内部且耦合到动态随机存取存储器单元的阵列。存储器控制器能够接收被输入到存储器装置的命令且能够响应于所接收的命令来控制对动态随机存取存储器单元的阵列的行主序存取及列主序存取。本发明提供支持行“主序”存取及列“主序”存取二者的动态随机存取存储器架构，以使得可利用实质上相等的速度及效率来对行与列二者进行存取。

Description

存储器装置及存储器模块
[相关申请的交叉参考]
本专利申请主张在2017年8月2日提出申请的美国临时专利申请第62/540,556号的优先权，所述美国临时专利申请的公开内容全文并入本申请供参考。
技术领域
本文所公开的主题大体来说涉及存储器系统，且更具体来说，涉及一种动态随机存取存储器(DRAM)系统，所述动态随机存取存储器系统提供对动态随机存取存储器阵列的行主序存取及列主序存取二者。
背景技术
矩阵运算(例如但不限于：转置(transpose)、倒置、乘法及加法)在例如深度学习、计算机视觉及图像处理等新兴的计算密集型应用中频繁使用。然而，这些运算中的一些运算使用实质性列存取。举例来说，转置运算需要对行进行读取并将所述行存储在列中。乘法运算涉及从矩阵A读取一行以及从矩阵B读取一列，且对所述两者的乘积进行计算及存储。
传统的动态随机存取存储器被构造成支持“行主序”行存取，在“行主序”行存取中，对行进行存取涉及到单个行的激活，此相对快速且高效。对列进行存取更困难，这是因为对列进行存取涉及到将与所期望列相交的每一行激活，此相对慢且低效。
发明内容
示例性实施例提供一种存储器装置，所述存储器装置可包括多个动态随机存取存储器单元的阵列以及存储器控制器。所述阵列可被排列成多行动态随机存取存储器单元及多列动态随机存取存储器单元。每一个动态随机存取存储器单元可包括双晶体管单电容器(two-transistor，one capacitor，2T1C)存储器单元。存储器控制器可处于存储器装置的内部且可耦合到动态随机存取存储器单元的阵列。存储器控制器可能够接收被输入到存储器装置的命令且可响应于所接收的命令来控制对动态随机存取存储器单元的阵列的行主序存取及列主序存取。在一个实施例中，所述多个动态随机存取存储器单元的所述阵列还可包括多条行位线及多条列位线，其中所述多条行位线中的每一条相应的行位线可耦合到对应的行中的动态随机存取存储器单元，且所述多条列位线中的每一条相应的列位线可耦合到对应的列中的动态随机存取存储器单元。所述存储器装置还可包括：行缓冲器，耦合到所述多条行位线；以及列缓冲器，耦合到所述多条列位线，其中处于所述存储器装置内部的所述存储器控制器还可耦合到所述行缓冲器及所述列缓冲器且可被配置成响应于所接收的所述命令来控制所述行缓冲器的操作及所述列缓冲器的操作。
另一个示例性实施例提供一种存储器装置，所述存储器装置可包括：多个动态随机存取存储器单元的阵列，所述阵列被排列成多行动态随机存取存储器单元及多列动态随机存取存储器单元；多个行字线驱动器；多个列字线驱动器；以及存储器控制器，可处于所述存储器装置的内部。所述多个动态随机存取存储器单元的所述阵列还可包括多条行字线驱动器线及多条列字线驱动器线，其中所述多条行字线驱动器线中的每一条可耦合到所述多行动态随机存取存储器单元中的一行动态随机存取存储器单元中的对应的动态随机存取存储器单元，且所述多条列字线驱动器线中的每一条可耦合到所述多列动态随机存取存储器单元中的一列动态随机存取存储器单元中的对应的动态随机存取存储器单元。所述多个行字线驱动器中的每一个行字线驱动器可耦合到所述多行动态随机存取存储器单元中的一行动态随机存取存储器单元中的对应的动态随机存取存储器单元。所述多个列字线驱动器中的每一个列字线驱动器可耦合到所述多列动态随机存取存储器单元中的一列动态随机存取存储器单元中的对应的动态随机存取存储器单元。所述存储器控制器可耦合到所述多个行字线驱动器及所述多个列字线驱动器，其中所述存储器控制器可能够接收被输入到所述存储器装置的命令且可响应于所接收的所述命令来控制所述多个行字线驱动器及所述多个列字线驱动器以提供对动态随机存取存储器单元的所述阵列的存取。在一个实施例中，每一个动态随机存取存储器单元可包括双晶体管单电容器(2T1C)存储器单元。在另一个实施例中，双晶体管单电容器存储器单元的每一个晶体管可包括直接耦合到电容器的第一端子的端子。在再一个实施例中，双晶体管单电容器存储器单元的第一晶体管可包括直接耦合到电容器的第一端子的端子，且双晶体管单电容器存储器单元的第二晶体管可包括直接耦合到电容器的第一端子的栅极端子。
再一个实施例提供一种存储器模块，所述存储器模块可包括多个动态随机存取存储器单元的阵列以及处于所述存储器模块内部的存储器控制器。所述阵列可被排列成多行动态随机存取存储器单元及多列动态随机存取存储器单元。所述存储器控制器可耦合到动态随机存取存储器单元的阵列，且所述存储器控制器可能够接收被输入到存储器模块的命令且可响应于所接收的命令来控制对动态随机存取存储器单元的阵列的行主序存取及列主序存取。在一个实施例中，所述存储器模块可包括双列直插存储器模块(dual in-linememory module，DIMM)形状因数。在一个实施例中，所述多个动态随机存取存储器单元的所述阵列还可包括多条行位线及多条列位线，其中所述多条行位线中的每一条相应的行位线可耦合到对应的行中的动态随机存取存储器单元，且所述多条列位线中的每一条相应的列位线可耦合到对应的列中的动态随机存取存储器单元。所述存储器装置还可包括：行缓冲器，耦合到所述多条行位线；以及列缓冲器，耦合到所述多条列位线，其中处于所述存储器装置内部的所述存储器控制器还可耦合到所述行缓冲器及所述列缓冲器且可被配置成响应于所接收的所述命令来控制所述行缓冲器的操作及所述列缓冲器的操作。
附图说明
在以下部分中，将参照各图中所示的示例性实施例来阐述本文所公开的主题的各个方面，在各图中：
图1绘示根据本文所公开的主题的双晶体管单电容器动态随机存取存储器单元的第一配置的示例性实施例的示意图。
图2绘示根据本文所公开的主题的可包括多个动态随机存取存储器单元的阵列的示例性实施例的示意图。
图3绘示根据本文所公开的主题的双重行-列主序存取动态随机存取存储器的示例性实施例的示意图。
图4绘示根据本文所公开的主题的双晶体管单电容器动态随机存取存储器单元的第二配置的示例性实施例的示意图。
图5绘示根据本文所公开的主题的可包括多个动态随机存取存储器单元的双重行-列主序存取动态随机存取存储器的示例性实施例的示意图。
图6绘示根据本文所公开的主题的双重行-列主序存取动态随机存取存储器的示例性实施例的示意图。
图7绘示根据本文所公开的主题在其中在对行(或列)进行读取之后对列(或行)进行读取的情形中为含有动态随机存取存储器单元的存储器提供数据一致性的过程的示例性实施例的流程图。
图8绘示根据本文所公开的主题的可包括提供行主序存取及列主序存取的动态随机存取存储器阵列的双列直插式存储器模块的示例性实施例。
[符号的说明]
100：双晶体管单电容器动态随机存取存储器单元/动态随机存取存储器单元
200：阵列/动态随机存取存储器单元阵列/动态随机存取存储器阵列
201a、201b、201c、201d、201e、201f、201g、201h、501a、501b、501c、501d、501e、501f、501g、501h、501i、501j、501k、501l：预充电电路
202a、202b、202c、202d、502a、502b、502c、502d：行字线驱动器
203a、203b、203c、203d、503a、503b、503c、503d：列字线驱动器
204、204a、204b、204c、204d、504、504a、504b、504c、504d：行感测放大器
205a、205b、205c、205d、505a、505b、505c、505d：行写入驱动器
206、206a、206b、206c、206d、506、506a、506b、506c、506d：列感测放大器
207a、207b、207c、207d：列写入驱动器
208a、208b、208c、208d：行位线
209a、209b、209c、209d：列位线
210a、210b、210c、210d：行字线
211a、211b、211c、211d：列字线
300、600：双重行-列主序存取动态随机存取存储器/动态随机存取存储器/存储器
301、601：行缓冲器
302、602：列缓冲器
303、603：多路复用器及全局感测放大器
304：内部控制器/内部动态随机存取存储器控制器/存储器控制器
400：动态随机存取存储器单元/双晶体管单电容器动态随机存取存储器单元
500：双重行-列主序存取动态随机存取存储器/动态随机存取存储器/阵列/动态随机存取存储器单元阵列
507a、507b、507c、507d：写入字线驱动器
508a、508b、508c、508d：写入位线
509a、509b、509c、509d：行位线/列字线
510a、510b、510c、510d：行字线/列位线
511a、511b、511c、511d：写入字线
604：内部控制器/内部动态随机存取存储器控制器
700：过程
701、702、703、704、705、706、707、708：步骤
800：双列直插式存储器模块
801：存储器芯片
802：模块控制器
803：印刷电路板
804：引脚
805：偏振切口
C101、C401：电容器
T101、T401：第一晶体管
T102、T402：第二晶体管
具体实施方式
在以下详细说明中，阐述许多具体细节来提供对公开内容的透彻理解。然而，所属领域中的技术人员应理解，无需这些具体细节也可实践所公开的各个方面。在其他情形中，未详细阐述众所周知的方法、程序、组件及电路，以免使本文所公开的主题模糊不清。
本说明书通篇中所提及的“一个实施例(one embodiment)”或“实施例(anembodiment)”意指结合所述实施例所阐述的特定特征、结构或特性可包括于本文所公开的至少一个实施例中。因此，在本说明书通篇中各处出现的短语“在一个实施例中(in oneembodiment)”或“在实施例中(in an embodiment)”或者“根据一个实施例(according toone embodiment)”(或具有相似含义的其他短语)可能未必皆指同一实施例。此外，在一个或多个实施例中，特定特征、结构或特性可采用任何合适的方式进行组合。就此而言，本文所用的词“示例性(exemplary)”意指“用作实例、例子或例示”。本文被阐述为“示例性”的任何实施例未必被视为与其他实施例相比为优选的或有利的。另外，根据本文中的论述的上下文而定，单数用语可包括对应的复数形式且复数用语可包括对应的单数形式。还应注意，本文中所示及所论述的各个图(包括组件图)仅是出于例示目的，而并非按比例绘示。相似地，示出各种波形及时序图仅是用于例示目的。举例来说，为清晰起见可相对于其他元件夸大元件中的一些元件的尺寸。另外，在适当情况下，在各个图中重复使用参考编号来指示对应的元件及/或类似元件。
本文所用术语仅是用于阐述特定示例性实施例的目的，而非旨在限制所主张的主题。除非上下文另外清楚地指明，否则本文所用单数形式“一(a、an)”及“所述(the)”旨在也包括复数形式。还应理解，当在本说明书中使用用语“包括(comprises及/或comprising)”时，是指明所陈述特征、整数、步骤、操作、元件及/或组件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元件、组件及/或其群组的存在或添加。本文所用用语“第一(first)”、“第二(second)”等被用作位于所述用语后面的名词的标签，且除非明确定义，否则所述用语并不隐含着任何类型的排序(例如，空间、时间、逻辑等)。此外，在两个或更多个图中可使用相同的参考编号来指代具有相同或相似的功能的部件、组件、区块、电路、单元或模块。然而，这种用法仅是为了使例示简洁且易于论述起见；所述用法并不隐含着这种组件或单元的构造细节或架构细节在所有实施例中是相同的或者这些通常提及的部件/模块是实施本文中所公开特定实施例的教示内容的唯一方式。
除非另外定义，否则本文所用所有用语(包括技术及科学用语)的意义均与本主题所属领域中的一般技术人员所通常理解的意义相同。
本文所用用语“模块”是指被配置成提供在本文中结合模块所阐述的功能的软件、固件及/或硬件的任意组合。在对本文中所阐述的任意实施方式应用用语“软件”时，“软件”可被实施为软件封装、代码及/或指令集或指令。在对本文所述的任意实施方式应用用语“硬件”时，所述用语“硬件”可例如单独地或以任何组合的形式包括硬接线电路、可编程电路、状态机电路及/或存储由可编程电路执行的指令的固件。模块可笼统地或单独地被实施为形成较大的系统(例如，但不限于集成电路(integrated circuit，IC)、系统晶片(systemon-chip，SoC)等)的一部分的软件、固件及/或硬件。
本文所公开的主题提供支持行“主序”存取及列“主序”存取二者的动态随机存取存储器架构，以使得可利用实质上相等的速度及效率来对行与列二者进行存取。动态随机存取存储器架构包括：双晶体管单电容器(2T1C)动态随机存取存储器单元的两种配置；用于控制动态随机存取存储器架构的动态随机存取存储器命令；以及用于控制双晶体管单电容器动态随机存取存储器架构的这两种配置且用于解决任何一致性问题的内部控制器。
图1绘示根据本文所公开的主题的双晶体管单电容器动态随机存取存储器单元100的第一配置的示例性实施例的示意图。动态随机存取存储器单元100可包括第一晶体管T101、第二晶体管T102及电容器C101。第一晶体管T101及第二晶体管T102用作开关以存取或存储在电容器C101上存储的电压。应注意，对于动态随机存取存储器单元100的所述配置而言，读取操作是有损的(destructive)。
第一晶体管T101的第一端子可耦合到行位线(row bit line，RBL)，且第一晶体管T101的第二端子可耦合到电容器C101的第一端子。第一晶体管T101的栅极端子可耦合到行字线(row word line，RWL)。第二晶体管T102的第一端子可耦合到列位线(column bitline，CBL)，且第二晶体管T102的第二端子可耦合到电容器C101的第一端子。第二晶体管T102的栅极端子可耦合到列字线(column word line，CWL)。电容器C101的第一端子可被视为存储节点。电容器C101的第二端子可耦合到地电位。
图2绘示根据本文所公开的主题的可包括多个动态随机存取存储器单元100的阵列200的示例性实施例的示意图。图2所绘示的示例性实施例包括排列成四行及四列的16个动态随机存取存储器单元100，在所述16个动态随机存取存储器单元100中仅指出一个动态随机存取存储器单元100。应理解，阵列200可包括数目比图2所绘示的动态随机存取存储器单元100的数目更多或更少的动态随机存取存储器单元100。另外，阵列200可包括更多或更少的图2所绘示的行及/或列。
阵列200还可包括预充电电路201a-201h、行字线驱动器202a-202d、列字线驱动器203a-203d、行感测放大器(sense amplifier，SA)204a-204d、行写入驱动器205a-205d、列感测放大器206a-206d以及列写入驱动器207a-207d。在一个实施例中，行感测放大器及列感测放大器可为差分感测放大器。
预充电电路201a-201d可分别耦合到行位线208a-208d。预充电电路201e-201h可分别耦合到列位线209a-209d。行字线驱动器202a-202d的输出可分别耦合到行字线210a-210d。列字线驱动器203a-203d的输出可分别耦合到列字线211a-211d。行感测放大器204a-204d的输入可分别耦合到行位线208a-208d。行写入驱动器205a-205d的输出可分别耦合到行位线208a-208d。列感测放大器206a-206d的输入可分别耦合到列位线209a-209d。列写入驱动器207a-207d的输出可分别耦合到列位线209a-209d。
图3绘示根据本文所公开的主题的双重行-列主序存取动态随机存取存储器300的示例性实施例的示意图。动态随机存取存储器300可包括排列成四行及四列的16个阵列200(图2所示)。应理解，动态随机存取存储器300可具有数目比图3所绘示的动态随机存取存储器单元阵列200的数目更多或更少的动态随机存取存储器单元阵列200。还应理解，动态随机存取存储器300可包括图3所绘示的更多或更少的行及/或列。行感测放大器204可被配置成由排列成列的各阵列200(即，在图3中上下排列的阵列)共享。相似地，列感测放大器206可被配置成由排列成行的各阵列200(即，在图3中左右排列的阵列)共享。
动态随机存取存储器300还可包括行缓冲器301、列缓冲器302、多路复用器及全局感测放大器303及内部控制器304。行缓冲器301可耦合到行感测放大器204的相应的输出，且列缓冲器302可耦合到列感测放大器206的相应的输出。行缓冲器301及列缓冲器302可耦合到多路复用器及全局感测放大器303。多路复用器及全局感测放大器303可被配置成接收将被存储在存储器300中的数据及/或从存储器300输出数据。内部控制器304可耦合到行缓冲器301、列缓冲器302以及多路复用器及全局感测放大器303以控制行缓冲器301、列缓冲器302以及多路复用器及全局感测放大器303各自的操作。形成动态随机存取存储器300的各种组件可被集成到一个集成电路中，或者作为另外一种选择可由一个或多个模块形成。
图4绘示根据本文所公开的主题的双晶体管单电容器动态随机存取存储器单元400的第二配置的示例性实施例的示意图。动态随机存取存储器单元400可包括第一晶体管T401、第二晶体管T402及电容器C401。第一晶体管T401及第二晶体管T402用作开关以存取在电容器C401上存储的电压。应注意，对于动态随机存取存储器单元400的所述配置而言，读取操作是无损的，但动态随机存取存储器单元400不允许进行并发读取操作(concurrentread operations)，这是因为行及列共享共用位线及字线。
第一晶体管T401的第一端子可耦合到写入位线(write bit line，WBL)，且第一晶体管T401的第二端子可耦合到电容器C401的第一端子。第一晶体管T401的栅极端子可耦合到写入字线(write word line，WWL)。第二晶体管T402的第一端子可耦合到行位线/列字线(RBL/CWL)，且第二晶体管T402的栅极端子可耦合到电容器C401的第一端子。第二晶体管T402的第二端子可耦合到行字线/列位线(RWL/CBL)。电容器C401的第一端子可被视为存储节点。电容器C401的第二端子可耦合到地电位。
动态随机存取存储器单元400的配置提供行读取及写入存取、列读取，但不提供基于列的写入。写入始终是基于行的写入，即，行写入及列写入二者始终是行主序存取。另外，动态随机存取存储器单元400提供无损读取的优点，动态随机存取存储器单元400还会实现较短的行循环时间。耦合到动态随机存取存储器单元400的行位线(RBL)及列字线(CWL)是可互换的且可选择性地耦合到含有动态随机存取存储器单元400的阵列的同一端口。相似地，行字线(RWL)及列位线(CBL)是可互换的且可选择性地耦合到含有动态随机存取存储器单元400的阵列的同一端口。如果将采用行主序存取的方式来对动态随机存取存储器单元400进行读取，则第二晶体管T402的第一端子选择性地耦合到行位线且第二晶体管T402的第二端子选择性地耦合到行字线。如果将采用列主序存取的方式来对动态随机存取存储器单元400进行读取，则第二晶体管T402的第一端子选择性地耦合到列字线且第二晶体管T402的第二端子选择性地耦合到列位线。
如果动态随机存取存储器单元400处于非现用状态且处于待机模式，则与第一晶体管T401耦合的写入位线节点与写入字线节点二者以及与第二晶体管T402耦合的行位线/列字线节点与行字线/列位线节点二者将被预充电至VDD。在行读取期间，行字线将从VDD跃迁到地电位。如果电容器C401的存储节点高，则行位线上的电压将被下拉到VDD-ΔV，即被下拉到比VDD小的电压。如果电容器C401的存储节点低，则行位线将维持处于VDD。行感测放大器将检测行位线上的所得电压且将输出所存储位的值。列读取将以相似的方式运行。
图5绘示根据本文所公开的主题的可包括多个动态随机存取存储器单元400的双重行-列主序存取动态随机存取存储器500的示例性实施例的示意图。图5所绘示的动态随机存取存储器500的示例性实施例包括排列成四行及四列的16个动态随机存取存储器单元400，在所述16个动态随机存取存储器单元400中仅指出一个动态随机存取存储器单元400。应理解，动态随机存取存储器500可包括数目比图2所绘示的动态随机存取存储器单元400的数目更多或更少的动态随机存取存储器单元400。另外，阵列500可包括更多或更少的图5所绘示的行及/或列。
动态随机存取存储器500还可包括预充电电路501a-501l、行字线驱动器502a-502d、列字线驱动器503a-503d、行感测放大器504a-504d、行写入驱动器505a-505d、列感测放大器506a-506d以及写入字线驱动器507a-507d。在一个实施例中，行感测放大器及列感测放大器可为差分感测放大器。
预充电电路501a-501d可分别耦合到写入位线508a-508d。预充电电路501e-501h可分别耦合到行位线/列字线509a-509d。预充电电路501i-501l可分别耦合到行字线/列位线510a-510d。行字线驱动器502a-502d的输出也可分别耦合到行字线/列位线510a-510d。列字线驱动器503a-503d的输出可分别耦合到行位线/列字线509a-509d。行感测放大器504a-504d的输入也可分别耦合到行位线/列字线509a-509d。行写入驱动器505a-505d的输出可分别耦合到写入位线508a-508d。列感测放大器506a-506d的输入可分别耦合到行字线/列位线510a-510d。写入字线驱动器507a-507d的输出可分别耦合到写入字线511a-511d。
图6绘示根据本文所公开的主题的双重行-列主序存取动态随机存取存储器600的示例性实施例的示意图。动态随机存取存储器600可包括排列成四行及四列的16个阵列500(图5所示)。应理解，动态随机存取存储器600可具有数目比图6所绘示的动态随机存取存储器单元阵列500的数目更多或更少的动态随机存取存储器单元阵列500。还应理解，动态随机存取存储器600可包括更多或更少的图6所绘示的行及/或列。行感测放大器504可被配置成由排列成列的阵列500(即，在图6中上下排列的阵列)共享。相似地，列感测放大器506可被配置成由排列成行的阵列500(即，在图6中左右排列的阵列)共享。应注意，(使用动态随机存取存储器单元400的)动态随机存取存储器600的读取路径与(使用动态随机存取存储器单元100的)动态随机存取存储器300相同，且写入路径与传统的动态随机存取存储器相同，即，写入路径是基于行主序存取。
动态随机存取存储器600还可包括行缓冲器601、列缓冲器602、多路复用器及全局感测放大器603及内部控制器604。行缓冲器601可耦合到行感测放大器504的相应的输出，且列缓冲器602可耦合到列感测放大器506的相应的输出。行缓冲器601及列缓冲器602可耦合到多路复用器及全局感测放大器603。内部控制器604可耦合到行缓冲器601、列缓冲器602以及多路复用器及全局感测放大器603以控制行缓冲器601、列缓冲器602以及多路复用器及全局感测放大器603各自的操作。形成动态随机存取存储器600的各种组件可被集成到一个集成电路中，或者作为另外一种选择可由一个或多个模块形成。
内部控制器304(图3所示)及内部控制器604(图6所示)可被配置成可响应于命令来利用行缓冲器301、601以及列缓冲器302、602提供对动态随机存取存储器的行主序存取及列主序存取二者。另外，内部控制器304及604在缓冲器命中的情形中利用行缓冲器及列缓冲器来减少对存储器300及600的存取。
对于行主序存取功能而言，内部控制器304及604可响应于新命令，例如，用于将所选择行激活的激活行(ACT_R)命令、用于对所选择行进行读取的读取行(RD_R)命令、用于对所选择行进行写入的写入行(WR_R)命令以及用于对所选择行进行预充电的预充电行(PRE_R)命令。对于列主序存取功能而言，内部控制器304及604可响应于新命令，例如，用于将所选择列激活的激活列(ACT_C)命令、用于对所选择列进行读取的读取列(RD_C)命令、用于对所选择列进行写入的写入列(WR_C)命令以及用于对所选择列进行预充电的预充电列(PRE_C)命令。内部控制器304及604二者可响应于其他命令，所述其他命令包括但不限于用于对例如所选择存储体进行刷新的刷新(REF)命令、用于使例如所选择存储体断电的断电(PD)命令以及用于使所选择存储体进行自刷新的自刷新(SR)命令。
可作为中央处理器(central processing unit，CPU)或图形处理单元(graphicsprocessing unit，GPU)的一部分、而不作为本文所公开的内部动态随机存取存储器控制器304或604的一部分的存储器控制器可被配置成提供数据一致性。举例来说，对于其中在对行(或列)进行读取之后对列(或行)进行读取的情形中的动态随机存取存储器单元100而言，动态随机存取存储器单元100读取操作是有损的且第一次读取将对第二次读取的内容中的一些内容造成损坏。动态随机存取存储器单元400的读取操作则是无损的，因此在对行(或列)进行读取之后对列(或行)进行读取的情形不存在数据一致性问题。由此，本文所公开的动态随机存取存储器架构可允许并发的激活行(ACT_R)命令及激活列(ACT_C)命令，但当存储器控制器尝试发出读取行(RD_R)命令及读取列(RD_C)命令时，存储器控制器304可首先判断这两种读取所读取的单元是否存在冲突，且存储器控制器304可在第二读取命令之前发送预充电命令以恢复发生冲突的动态随机存取存储器单元的内容。
图7绘示根据本文所公开的主题的在其中在对行(或列)进行读取之后对列(或行)进行读取的情形中为含有动态随机存取存储器单元100的存储器300提供数据一致性的过程700的示例性实施例的流程图。在701处开始过程700。在702处，请求存储器控制器从行读取数据的子集并从列读取数据的子集。这涉及到ACT_R命令及紧接着的RD_R命令、以及ACT_C命令及紧接着的RD_C命令。在702处，存储器控制器可首先发出ACT_R命令来使用行主序存取将整个所选择行激活。存储器控制器接着可发出RD_R命令来读取被激活行中的目标数据。在703处，在发出ACT_C命令及RD_C命令之前，存储器控制器可首先判断用于列读取的各目标动态随机存取存储器单元100中的任意目标动态随机存取存储器单元100是否与行读取的各目标动态随机存取存储器单元100中的任意目标动态随机存取存储器单元100交叠或冲突。举例来说，如果在704处不存在冲突，则流程继续前进到704，在704处存储器控制器可发出使用列主序存取的ACT_C命令以及用于读取被激活列中的目标数据的RD_C命令。当来自行及列二者的数据返回到存储器控制器时，流程在708处结束。
如果在703处存在冲突，则流程继续前进到705，在705处存储器控制器可发出PRE_R命令来关闭被激活行以将动态随机存取存储器单元恢复到动态随机存取存储器的原始内容。流程继续前进到706，在706处存储器控制器接着可发出ACT_C命令，且在707处发出RD_C命令来读取所选择列中的目标数据。应理解，对行及列进行激活及读取的次序可颠倒，在对行及列进行激活及读取的次序被颠倒的情形中，如果存在冲突，存储器控制器可在705处发出PRE_C命令来关闭被激活列。在706处，存储器控制器接着可发出ACT_R命令，且在707处发出RD_C命令来读取所选择行中的目标数据。
对于在写入行(或列)操作之后接着进行读取列(或行)操作的两个动态随机存取存储器单元100及400而言会出现可能发生的另一种数据一致性问题。在这种情形中，在写入操作之后进行的读取操作可能会因写入操作可能处于缓冲期阶段而读取旧的数据。为避免这种数据一致性问题，外部存储器控制器可在读取操作之前关闭缓冲器。
对于在写入行(或列)操作之后接着进行写入列(或行)操作的两个动态随机存取存储器单元100及400而言会出现可能发生的再一种数据一致性问题。在这种情形中，如果在行缓冲器之前将列缓冲器关闭，则将使用已被写入到行缓冲器的较旧的数据来更新阵列。为避免这种数据一致性问题，存储器控制器可采用与写入操作相同的次序来对预充电命令进行排程，以使得最后被写入的缓冲器将最后恢复动态随机存取存储器。
对于在读取行(或列)操作之后接着进行写入列(或行)操作的两个动态随机存取存储器单元100及400而言会出现可能发生的再一种数据一致性问题。如果在行缓冲器之前将列缓冲器关闭，则将使用较旧的数据(行缓冲器中的读取数据)来恢复动态随机存取存储器。为避免这种数据一致性问题，外部存储器控制器可采用读取/写入操作的次序来对预充电命令进行排程。
图8绘示根据本文所公开的主题的可包括提供行主序存取及列主序存取的动态随机存取存储器阵列的双列直插式存储器模块(DIMM)800的示例性实施例。双列直插式存储器模块800可包括安装在印刷电路板(printed circuit board，PCB)803上的多个存储器芯片801及模块控制器802。印刷电路板803可包括多个引脚804，在所述多个引脚804中仅指出一个引脚。在一个实施例中，双列直插式存储器模块800可包括一个或多个偏振切口(polarization notch)805。至少一个存储器芯片801可包括一个或多个动态随机存取存储器阵列，与本文所公开的动态随机存取存储器阵列200及/或500相似，所述一个或多个动态随机存取存储器阵列提供行主序存取及列主序存取。模块控制器802可为双列直插式存储器模块800提供控制功能。双列直插式存储器模块800还可包括与单列直插式存储器模块(single in-line memory module，SIMM)及/或双列直插式存储器模块相关联的形状因数。应理解，双列直插式存储器模块800可包括数目比图8所绘示的存储器芯片801的数目及模块控制器802的数目更多或更少的存储器芯片801及模块控制器802。
如所属领域中的技术人员将认识到，可在宽广的应用范围中对本文所述新颖概念进行修改及变化。因此，所主张主题的范围不应仅限于以上所论述的具体示例性教示内容中的任意教示内容，而是由以上权利要求书来界定。

Claims (20)

1.一种存储器装置，其特征在于，包括：
多个动态随机存取存储器单元的阵列，所述阵列被排列成多行动态随机存取存储器单元及多列动态随机存取存储器单元；以及
存储器控制器，处于所述存储器装置的内部且耦合到所述多个动态随机存取存储器单元的所述阵列，所述存储器控制器被配置以接收被输入到所述存储器装置的命令且响应于所接收的所述命令来控制对所述多个动态随机存取存储器单元的所述阵列的行主序存取及列主序存取，
其中所述多个动态随机存取存储器单元的行写入及列写入二者被配置以所述行主序存取来写入，以及
其中基于读取行命令及读取列命令的尝试发出，所述存储器控制器首先判断所述读取行命令及所述读取列命令两者所读取的动态随机存取存储器单元是否存在冲突，且所述存储器控制器在所述读取行命令及所述读取列命令中的第二个读取命令之前发送预充电命令以恢复发生冲突的动态随机存取存储器单元的内容。
2.根据权利要求1所述的存储器装置，其特征在于，所述多个动态随机存取存储器单元的所述阵列还包括多条行位线及多条列位线，所述多条行位线中的每一条相应的行位线耦合到对应的行中的动态随机存取存储器单元，且所述多条列位线中的每一条相应的列位线耦合到对应的列中的动态随机存取存储器单元，
所述存储器装置还包括：
行缓冲器，耦合到所述多条行位线；以及
列缓冲器，耦合到所述多条列位线，
其中处于所述存储器装置内部的所述存储器控制器还耦合到所述行缓冲器及所述列缓冲器且被配置成响应于所接收的所述命令来控制所述行缓冲器的操作及所述列缓冲器的操作。
3.根据权利要求2所述的存储器装置，其特征在于，还包括耦合到所述多条行位线中的每一条及所述多条列位线中的每一条的预充电电路。
4.根据权利要求2所述的存储器装置，其特征在于，所述存储器装置是双列直插存储器模块的一部分。
5.根据权利要求1所述的存储器装置，其特征在于，所述动态随机存取存储器单元中的每一个动态随机存取存储器单元包括双晶体管单电容器存储器单元。
6.根据权利要求5所述的存储器装置，其特征在于，所述双晶体管单电容器存储器单元的每一个晶体管包括直接耦合到所述电容器的存储节点的端子。
7.根据权利要求5所述的存储器装置，其特征在于，所述双晶体管单电容器存储器单元的第一晶体管包括直接耦合到所述电容器的存储节点的端子，且所述双晶体管单电容器存储器单元的第二晶体管包括直接耦合到所述电容器的所述存储节点的栅极端子。
8.一种存储器装置，其特征在于，包括：
多个动态随机存取存储器单元的阵列，所述阵列被排列成包括多行动态随机存取存储器单元及多列动态随机存取存储器单元，所述多个动态随机存取存储器单元的所述阵列还包括多条行字线驱动器线及多条列字线驱动器线，所述多条行字线驱动器线中的每一条耦合到所述多行动态随机存取存储器单元中的一行动态随机存取存储器单元中的对应的动态随机存取存储器单元，且所述多条列字线驱动器线中的每一条耦合到所述多列动态随机存取存储器单元中的一列动态随机存取存储器单元中的对应的动态随机存取存储器单元；
多个行字线驱动器，所述多个行字线驱动器中的每一个行字线驱动器耦合到所述多行动态随机存取存储器单元中的一行动态随机存取存储器单元中的对应的动态随机存取存储器单元；
多个列字线驱动器，所述多个列字线驱动器中的每一个列字线驱动器耦合到所述多列动态随机存取存储器单元中的一列动态随机存取存储器单元中的对应的动态随机存取存储器单元；以及
存储器控制器，处于所述存储器装置的内部且耦合到所述多个行字线驱动器及所述多个列字线驱动器，所述存储器控制器被配置以接收被输入到所述存储器装置的命令且响应于所接收的所述命令来控制所述多个行字线驱动器及所述多个列字线驱动器以提供对所述多个动态随机存取存储器单元的所述阵列的存取，
其中所述多个动态随机存取存储器单元的行写入及列写入二者被配置以行主序存取来写入，以及
其中基于读取行命令及读取列命令的尝试发出，所述存储器控制器首先判断所述读取行命令及所述读取列命令两者所读取的动态随机存取存储器单元是否存在冲突，且所述存储器控制器在所述读取行命令及所述读取列命令中的第二个读取命令之前发送预充电命令以恢复发生冲突的动态随机存取存储器单元的内容。
9.根据权利要求8所述的存储器装置，其特征在于，所述多个动态随机存取存储器单元的所述阵列还包括多条行位线及多条列位线，所述多条行位线中的每一条相应的行位线耦合到对应的行中的动态随机存取存储器单元，且所述多条列位线中的每一条相应的列位线耦合到对应的列中的动态随机存取存储器单元，
所述存储器装置还包括：
行缓冲器，耦合到所述多条行位线；以及
列缓冲器，耦合到所述多条列位线，
其中处于所述存储器装置内部的所述存储器控制器还耦合到所述行缓冲器及所述列缓冲器且被配置成响应于所接收的所述命令来控制所述行缓冲器的操作及所述列缓冲器的操作。
10.根据权利要求9所述的存储器装置，其特征在于，还包括耦合到所述多条行位线中的每一条及所述多条列位线中的每一条的预充电电路。
11.根据权利要求9所述的存储器装置，其特征在于，所述存储器装置是双列直插存储器模块的一部分。
12.根据权利要求8所述的存储器装置，其特征在于，所述动态随机存取存储器单元中的每一个动态随机存取存储器单元包括双晶体管单电容器存储器单元。
13.根据权利要求12所述的存储器装置，其特征在于，所述双晶体管单电容器存储器单元的每一个晶体管包括直接耦合到所述电容器的第一端子的端子。
14.根据权利要求12所述的存储器装置，其特征在于，所述双晶体管单电容器存储器单元的第一晶体管包括直接耦合到所述电容器的第一端子的端子，且所述双晶体管单电容器存储器单元的第二晶体管包括直接耦合到所述电容器的所述第一端子的栅极端子。
15.一种存储器模块，其特征在于，包括：
多个动态随机存取存储器单元的阵列，所述阵列被排列成多行动态随机存取存储器单元及多列动态随机存取存储器单元；以及
存储器控制器，处于所述存储器模块的内部且耦合到所述多个动态随机存取存储器单元的所述阵列，所述存储器控制器被配置以接收被输入到所述存储器模块的命令且响应于所接收的所述命令来控制对所述多个动态随机存取存储器单元的所述阵列的行主序存取及列主序存取，
所述存储器模块还包括双列直插存储器模块形状因数，
其中所述多个动态随机存取存储器单元的行写入及列写入二者被配置以所述行主序存取来写入，以及
其中基于读取行命令及读取列命令的尝试发出，所述存储器控制器首先判断所述读取行命令及所述读取列命令两者所读取的动态随机存取存储器单元是否存在冲突，且所述存储器控制器在所述读取行命令及所述读取列命令中的第二个读取命令之前发送预充电命令以恢复发生冲突的动态随机存取存储器单元的内容。
16.根据权利要求15所述的存储器模块，其特征在于，所述多个动态随机存取存储器单元的所述阵列还包括多条行位线及多条列位线，所述多条行位线中的每一条相应的行位线耦合到对应的行中的动态随机存取存储器单元，且所述多条列位线中的每一条相应的列位线耦合到对应的列中的动态随机存取存储器单元，
所述存储器模块还包括：
行缓冲器，耦合到所述多条行位线；以及
列缓冲器，耦合到所述多条列位线，
其中处于所述存储器模块的内部的所述存储器控制器还耦合到所述行缓冲器及所述列缓冲器且被配置成响应于所接收的所述命令来控制所述行缓冲器的操作及所述列缓冲器的操作。
17.根据权利要求16所述的存储器模块，其特征在于，还包括耦合到所述多条行位线中的每一条及所述多条列位线中的每一条的预充电电路。
18.根据权利要求15所述的存储器模块，其特征在于，所述动态随机存取存储器单元中的每一个动态随机存取存储器单元包括双晶体管单电容器存储器单元。
19.根据权利要求18所述的存储器模块，其特征在于，所述双晶体管单电容器存储器单元的每一个晶体管包括直接耦合到所述电容器的存储节点的端子。
20.根据权利要求18所述的存储器模块，其特征在于，所述双晶体管单电容器存储器单元的第一晶体管包括直接耦合到所述电容器的存储节点的端子，且所述双晶体管单电容器存储器单元的第二晶体管包括直接耦合到所述电容器的所述存储节点的栅极端子。
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