JP2019029014A - メモリ装置及びメモリモジュール - Google Patents

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Abstract

【課題】二重の列優先、行優先ＤＲＡＭを提供する。【解決手段】メモリ装置は、２Ｔ１Ｃメモリセルアレイ及びメモリコントローラを含む、ＤＲＡＭセル１００は、ＤＲＡＭセルの複数の列と行で配列される。メモリコントローラは、メモリ装置内部にあり、ＤＲＡＭセルアレイに連結される。メモリコントローラは、メモリ装置に入力される命令を受信可能であり、ＤＲＡＭセルアレイへの列優先アクセス及び行優先アクセスを制御する命令に応答する。２Ｔ１Ｃメモリセルの各トランジスターは、キャパシターのストレージノードに直接に連結される端子を含む。２Ｔ１Ｃメモリセルの第１とトランジスターは、キャパシターのストレージノードに直接に連結される端子を含み、２Ｔ１Ｃメモリセルの第２トランジスターは、キャパシターのストレージノードに直接に連結されるゲート端子を含んでもよい。【選択図】図１

Description

本発明はメモリ装置及びメモリモジュールに係り、より詳細にはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルアレイへの列優先アクセス、行優先アクセスの全てを制御するメモリコントローラを含むメモリ装置及びメモリモジュールに関する。
転置（ｔｒａｎｓｐｏｓｅ）、反転（ｉｎｖｅｒｓｉｏｎ）、乗算、及び加算のような、しかし、これに限定されない行列演算は、ディープラーニング（ｄｅｅｐ ｌｅａｒｎｉｎｇ）、コンピュータビジョン（ｃｏｍｐｕｔｅｒ ｖｉｓｉｏｎ）、及びイメージプロセッシング（ｉｍａｇｅ ｐｒｏｃｅｓｓｉｎｇ）のような、計算中心応用プログラム（ａｐｐｌｉｃａｔｉｏｎｓ）に最近よく利用される。しかしながら、このような演算の一部は相当な行へのアクセスを使用する。例えば、転置演算は、列をリード（ｒｅａｄ）し、行にリードした列を格納することを要求する。乗算演算は、行列Ａから一つの列、及び行列Ｂから一つの行をリードすることを含み、そしてその二つの積は計算されて格納される。
一般的なＤＲＡＭは、列にアクセスするのは、一つの列の活性化を含む「列優先（ｒｏｗ−ｍａｊｏｒ）」の列アクセスを支援するように構成され、列にアクセスするのは相対的に速くて効率的である。行にアクセスするのは、所望の行と交差する各列を活性化することを含むので、もっと難しく、相対的に遅くて非効率的である。
米国登録特許第４８９６２９４Ａ号公報 米国登録特許第６１４１２５０Ａ号公報 米国登録特許第６１９５３０５Ｂ１号公報 米国登録特許第６３０１６４９Ｂ１号公報 米国登録特許第７４０８２１８Ｂ２号公報 米国登録特許第９３４３１３８Ｂ２号公報 米国登録特許第９６７２８９５Ｂ２号公報 米国特許公開第２００９０３２７６６０Ａ１号公報 米国特許公開第２０１０００５４０３５Ａ１号公報 米国特許公開第２０１０００８００６４Ａ１号公報 韓国登録特許第１０−１７３６８８４Ｂ１号公報 韓国特許公開第２０１５−００７１７３２Ａ号公報
本発明は、上述した技術的課題を解決するためのものであって、本発明は、二重の列優先、行優先ＤＲＡＭを提供する。
例示的な実施例は、複数のＤＲＡＭセルアレイ及びメモリコントローラを含むメモリ装置を提供する。ＤＲＡＭセルアレイは、ＤＲＡＭセルの複数の列とＤＲＡＭセルの複数の行で配列される。各ＤＲＡＭセルは、二つのトランジスター（ｔｒａｎｓｉｓｔｏｒ）、一つのキャパシター（ｃａｐａｃｉｔｏｒ）（２Ｔ１Ｃ）のメモリセルを含む。メモリコントローラは、メモリ装置内部に有り、そしてＤＲＡＭセルアレイに連結される。メモリコントローラは、メモリ装置に入力される命令を受信し、そして前記複数のＤＲＡＭセルアレイへの列優先アクセス及び行優先アクセスを制御する受信された命令に応答する。一実施例において、前記複数のＤＲＡＭセルアレイは、複数の列ビットライン及び複数の行ビットラインをさらに含み、各列ビットラインは、対応する列のＤＲＡＭセルに連結され、そして各行ビットラインは、対応する行のＤＲＡＭセルに連結される。前記メモリ装置は、前記複数の列ビットラインに連結される列パッファ、そして前記複数の行ビットラインに連結される行バッファをさらに含み、メモリ装置内部にあるメモリコントローラは、前記列バッファ及び前記行バッファにさらに連結され、そして前記受信された命令に応答して前記列バッファ及び前記行バッファの動作を制御するように構成される。
他の例示的な実施例は、ＤＲＡＭセルの複数の列とＤＲＡＭセルの複数の行を含むように配列される複数のＤＲＡＭセルアレイ、複数の列ワードラインドライバ、複数の行ワードラインドライバ、及びメモリ装置内部にありえるメモリコントローラを含むメモリ装置を提供する。複数のＤＲＡＭセルアレイは、複数の列ワードラインドライバライン及び複数の行ワードラインドライバラインをさらに含み、各列ワードラインドライバラインは、ＤＲＡＭセルの列の対応するＤＲＡＭセルに連結され、そして各行ワードラインドライバラインは、ＤＲＡＭセルの行の対応するＤＲＡＭセルに連結される。各列ワードラインドライバは、ＤＲＡＭセルの列の対応するＤＲＡＭセルに連結される。各行ワードラインドライバは、ＤＲＡＭセルの行の対応するＤＲＡＭセルに連結される。メモリコントローラは、複数の列ワードラインドライバ及び複数の行ワードラインドライバに連結され、メモリコントローラは、メモリ装置に入力される命令を受信し、そしてＤＲＡＭセルアレイへのアクセスを提供する複数の列ワードラインドライバと複数の行ワードラインドライバを制御する受信された命令に応答する。一実施例において、各ＤＲＡＭセルは、二つのトランジスター、一つのキャパシター（２Ｔ１Ｃ）メモリセルを含む。他の実施例において、２Ｔ１Ｃメモリセルの各トランジスターは、キャパシターの第１端子に直接に連結される端子を含む。もう一つの実施例において、２Ｔ１Ｃメモリセルの第１トランジスターは、キャパシターの第１端子に直接に連結される端子を含み、そして２Ｔ１Ｃメモリセルの第２トランジスターは、キャパシターの第１端子に直接に連結されるゲート端子を含む。
もう一つの例示的な実施例は、複数のＤＲＡＭセルアレイ、及びメモリモジュールの内部にあるメモリコントローラを含むメモリモジュールを提供する。ＤＲＡＭセルアレイは、ＤＲＡＭセルの複数の列とＤＲＡＭセルの複数の行で配列される。メモリコントローラは、ＤＲＡＭセルアレイに連結され、そしてメモリコントローラは、メモリモジュールに入力される命令を受信し、そしてＤＲＡＭセルアレイへの列優先アクセス及び行優先アクセスを制御する受信された命令に応答する。一実施例において、メモリモジュールは、ＤＩＭＭ（Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）フォームファクタ（ｆｏｒｍ ｆａｃｔｏｒ）を含む。一実施例において、複数のＤＲＡＭセルアレイは、複数の列ビットライン及び複数の行ビットラインをさらに含み、各列ビットラインは、対応する列のＤＲＡＭセルに連結され、そして各行ビットラインは、対応する列のＤＲＡＭセルに連結される。メモリ装置は、複数の列ビットラインに連結される列バッファ、そして複数の行ビットラインに連結される行バッファをさらに含み、メモリ装置内部にあるメモリコントローラは、列バッファ及び行バッファにさらに連結され、そして受信された命令に応答して列バッファ及び行バッファの動作を制御するように構成される。
本発明は、複数の列及び行の両者が実質的に同一の速度と効率でアクセスされるように列優先アクセス及び行優先アクセスの全てを支援するＤＲＡＭアーキテクチァー（ａｒｃｈｉｔｅｃｔｕｒｅ）を提供できる。
以下に、本明細書に開示する本発明の態様は、図面に示した例示的な実施例を参照して説明する。
本発明による２Ｔ１Ｃ ＤＲＡＭセルの第１構成の例示的な実施例の回路図を示す。 本発明による複数のＤＲＡＭセルを含むＤＲＡＭセルアレイの例示的な実施例の回路図を示す。 本発明によるＤＲＡＭメモリの二重の列優先アクセス、行優先アクセスの例示的な実施例の回路図を示す。 本発明による２Ｔ１Ｃ ＤＲＡＭセルの第２講成の例示的な実施例の回路図を示す。 本発明による複数のＤＲＡＭセルを含むＤＲＡＭセルアレイの二重の列優先アクセス、行優先アクセスの例示的な実施例の回路図を示す。 本発明によるＤＲＡＭメモリの二重の列優先アクセス、行優先アクセスの例示的な実施例の回路図を示す。 本発明による列（又は行）をリードした後、行（又は列）がリードされる状況でＤＲＡＭセルを含むメモリに対するデータの一貫性を提供するプロセスの例示的な実施例の順序図を示す。 本発明による列優先アクセス及び行優先アクセスを提供するＤＲＡＭアレイを含むＤＩＭＭの例示的な実施例を示す。
以下の詳細な説明において、多様で特定の説明が本明細書の完全な理解を提供するために提示される。しかしながら、開示する態様が、当業者にとって、このような特定の説明がなくても実施され得るのが理解されるはずである。他の例において、よく知られた方法、手順、構成及び回路は、本明細書に開示する本発明を曖昧にしないため、詳細に説明しない。
本明細書の全体にわたって、「一実施例」又は「実施例」を参照するのは、実施例と関連して説明する特定の特徴、構造又は特性が本明細書に開示した少なくとも一つの実施例に含まれることを意味する。従って、本明細書の全体にわたる多様な「一実施例において」又は「実施例において」又は「一実施例によって」という語句（又は類似の意味を有する他の語句）は、全て同一の実施例を必ず示すとは限らない。なお、特定の特徴、構造、又は特性は、一つ以上の実施例において任意の適した方法として結合される。これと関連して、本明細書に使用する「例示的な」という単語は、「例、例示、又は図示を提供する」を意味する。「例示的な」ものとして本明細書にて説明する任意の実施例は、必ず他の実施例より望ましいか、必ず有利なものとして解釈してはならない。なお、本明細書における論議の文脈によって、単数は、該当する複数の形態を含み、そして複数の用語は、該当する単数の形態を含む。本明細書にて示して論議する（ブロック構成図を含む）多様な図面は、ただ例示的な目的のためのものであり、そして実際の尺度として描かれたものではないことに留意しなければならない。同様に、多様な波形及びタイミング図は、ただ例示的な目的のために示す。例えば、一部要素の寸法は、明確性のために他の要素に比して誇張される。なお、適切なものと考慮される場合、参照符号は、該当する及び／又は類似の要素を示すために図面で反復する。
本明細書において使用する用語は、ただ特定の例示的な実施例を説明するためのものであり、請求する発明の範囲を制限しようとするものではない。本明細書において使用する単数形態「一」及び「一つ」は、文脈上明確に別に指示しない限り、複数形態も含むものと意図する。本明細書において使用する「含む」及び／又は「含んでいる」という用語は、特徴、整数、段階、演算、要素、及び／又は構成要素の存在を明示するが、しかし、一つ以上の他の特徴、整数、段階、演算、要素、構成要素、及び／又はこれらのグループの存在又は追加を排除しないというのがもっと理解されるはずである。本明細書において使用する「第１」、「第２」などの用語は、先行する名詞のラベル（ｌａｂｅｌｓ）として使用し、明示的に定義しない限り、任意の類型の順序（例えば、空間的、時間的、論理的など）を暗示しない。なお、同一であるか、類似の機能を有する部分、構成、ブロック、回路、ユニット、又はモジュールを参照するため、二つ以上の図面にわたって同一の参照番号を利用する。しかしながら、このような利用は、説明の簡素化及び論議の容易さのためのである。このような構成又はユニットの構成又は構造的細部事項が、全ての実施例にわたって同一であるのを示さないか、又は共通に参照された部分／モジュールが本明細書に開示する特定の実施例の教示を具現する唯一の方法であることを示さない。
別に定義しない限り、本明細書において使用する（技術的及び科学的な用語を含む）全ての用語は、本発明が属する技術の分野における当業者によって一般的に理解されるものと同一の意味を有する。
本明細書において使用する「モジュール」という用語は、モジュールと関連して本明細書に説明する機能を提供するように構成されるソフトウェア、ファームウェア（ｆｉｒｍｗａｒｅ）及び／又はハードウェアの任意の組み合わせを参照する。本明細書に説明する任意の具現に適用されるものとして、「ソフトウェア」という用語は、ソフトウェアパッケージ、コード、及び／又は命令セット又は複数の命令として具現される。本明細書に説明する任意の具現に適用されるものとして、「ハードウェア」という用語は、例えば、単一又は任意の組み合わせのハードワイヤード（ｈａｒｄｗｉｒｅｄ）回路、プログラマブル（ｐｒｏｇｒａｍｍａｂｌｅ）回路、状態マシン回路、及び／又はプログラマブル回路によって実行される命令を格納するファームウェアを含む。モジュールは、集合的に又は個別的に、集積回路（ＩＣ）、システムオン−チップ（ＳｏＣ）などのもっと大きなシステムの一部を形成するソフトウェア、ファームウェア、及び／又はハードウェアとして具現される。
本明細書に開示する本発明は、複数の列及び複数の行の両者が実質的に同一の速度と効率でアクセスされるように、列優先（ｒｏｗ−ｍａｊｏｒ）アクセス及び行優先（ｃｏｌｕｍｎ−ｍａｊｏｒ）アクセスの両者を支援するＤＲＡＭアーキテクチァーを提供する。ＤＲＡＭアーキテクチァーは、二つのトランジスター、一つのキャパシター（２Ｔ１Ｃ）のＤＲＡＭセルの二つの構成、ＤＲＡＭアーキテクチァーを制御するＤＲＡＭ命令、及び２Ｔ１Ｃ ＤＲＡＭアーキテクチァーの二つの構成を制御し、ある一貫性の問題を解決する内部コントローラを含む。
図１は、本発明による２Ｔ１Ｃ ＤＲＡＭセル１００の第１構成の例示的な実施例の回路図を示す。ＤＲＡＭセル１００は、第１トランジスターＴ１０１、第２トランジスターＴ１０２，及びキャパシターＣ１０１を含む。第１及び第２トランジスターＴ１０１、Ｔ１０２は、キャパシターＣ１０１に貯蔵された電圧を開放したり、貯蔵したりするスイッチとして動作する。ＤＲＡＭセル１００の構成に対するリード動作は破壊的であることに留意しなければならない。
第１トランジスターＴ１０１の第１端子（ｔｅｒｍｉｎａｌ）は、列ビットライン（ｒｏｗ ｂｉｔ ｌｉｎｅ； ＲＢＬ）に連結され、第１トランジスターＴ１０１の第２端子は、キャパシターＣ１０１の第１端子に連結される。第１トランジスターＴ１０１のゲート端子は、列ワードライン（ｒｏｗ ｗｏｒｄ ｌｉｎｅ； ＲＷＬ）に連結される。第２トランジスターＴ１０２の第１端子は、行ビットライン（ｃｏｌｕｍｎ ｂｉｔ ｌｉｎｅ； ＣＢＬ）に連結され、第２トランジスターＴ１０２の第２端子は、キャパシターＣ１０１の第１端子に連結される。第２トランジスターＴ１０２のゲート端子は、行ワードライン（ｃｏｌｕｍｎ ｗｏｒｄ ｌｉｎｅ； ＣＷＬ）に連結される。キャパシターＣ１０１の第１端子は、ストレージノード（ｓｔｏｒａｇｅ ｎｏｄｅ）と見なされる。キャパシターＣ１０１の第２端子は、接地（ｇｒｏｕｎｄ）に連結される。
図２は、本発明による複数のＤＲＡＭセル１００を含むＤＲＡＭセルアレイ２００の例示的な実施例の回路図を示す。図２に示した例示的な実施例は、４個の列と４個の行に配列される１６個のＤＲＡＭセル１００を含む。ＤＲＡＭセルアレイ２００は、図２に示したＤＲＡＭセル１００の個数より多いか、又は少ないＤＲＡＭセルを含むことが理解されるべきである。さらに、ＤＲＡＭセルアレイ２００は、図２に示した複数の列及び／又は複数の行より多いか、又は少ない複数の列及び／又は複数の行を含む。
ＤＲＡＭセルアレイ２００は、プリチャージ回路（ｐｒｅｃｈａｒｇｅ ｃｉｒｃｕｉｔｓ）２０１ａ乃至２０１ｈ、列ワードラインドライバ（ｒｏｗ ｗｏｒｄｌｉｎｅ ｄｒｉｖｅｒｓ）２０２ａ乃至２０２ｄ、行ワードラインドライバ（ｃｏｌｕｍｎ ｗｏｒｄｌｉｎｅ ｄｒｉｖｅｒｓ）２０３ａ乃至２０３ｄ、及び列感知増幅器（ｒｏｗ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒｓ； ｒｏｗ ＳＡ）２０４ａ乃至２０４ｄ、列ライトドライバ（ｒｏｗ ｗｒｉｔｅ ｄｒｉｖｅｒｓ）２０５ａ乃至２０５ｄ、行感知増幅器２０６ａ乃至２０６ｄ、及び行ライトドライバ２０７ａ乃至２０７ｄをさらに含む。一実施例において、複数の列感知増幅器及び行感知増幅器は、差動（ｄｉｆｆｅｒｅｎｔｉａｌ）増幅器である。
プリチャージ回路２０１ａ乃至２０１ｄは、列ビットライン２０８ａ乃至２０８ｄにそれぞれ連結される。プリチャージ回路２０１ｅ乃至２０１ｈは、行ビットライン２０９ａ乃至２０９ｄにそれぞれ連結される。列ワードラインドライバ２０２ａ乃至２０２ｄの出力は、列ワードライン２１０ａ乃至２１０ｄにそれぞれ連結される。行ワードラインドライバ２０３ａ乃至２０３ｄの出力は、行ワードライン２１１ａ乃至２１１ｄにそれぞれ連結される。列感知増幅器２０４ａ乃至２０４ｄの入力は、列ビットライン２０８ａ乃至２０８ｄにそれぞれ連結される。列ライトドライバ２０５ａ乃至２０５ｄの出力は、列ビットライン２０８ａ乃至２０８ｄにそれぞれ連結される。行感知増幅器２０６ａ乃至２０６ｄの入力は、行ビットライン２０９ａ乃至２０９ｄにそれぞれ連結される。行ライトドライバ２０７ａ乃至２０７ｄの出力は、行ビットライン２０９ａ乃至２０９ｄにそれぞれ連結される。
図３は、本発明によるＤＲＡＭメモリ３００の二重の列優先アクセス、行優先アクセスの例示的な実施例の回路図を示す。ＤＲＡＭメモリ３００は、４個の列及び４個の行で配列される１６個のＤＲＡＭセルアレイ２００（図２参照）を含む。ＤＲＡＭメモリ３００は、図３に示したＤＲＡＭセルアレイ２００の個数より多いか、又は少ないＤＲＡＭセルアレイを含むことが理解されるべきである。ＤＲＡＭメモリ３００は、図３に示した複数の列及び／又は複数の行より多いか、又は少ない複数の列及び／又は複数の行を含むのも、また理解されるべきである。列感知増幅器２０４は行に配列され、ＤＲＡＭセルアレイ２００（即ち、図２の上側及び下側へのアレイ）によって共有されるように構成される。同様に、行感知増幅器２０６は列に配列され、ＤＲＡＭセルアレイ２００（即ち、図３の左側及び右側へのアレイ）によって共有されるように構成される。
ＤＲＡＭメモリ３００は、列バッファ（ｒｏｗ ｂｕｆｆｅｒ）３０１、行バッファ３０２、マルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ）とグローバル（ｇｌｏｂａｌ）感知増幅器３０３、及び内部コントローラ３０４をさらに含む。列バッファ３０１は、列感知増幅器２０４のそれぞれの出力に連結され、そして行バッファ３０２は、行感知増幅器２０６のそれぞれの出力に連結される。列バッファ３０１と行バッファ３０２は、マルチプレクサとグローバル感知増幅器３０３に連結される。マルチプレクサとグローバル感知増幅器３０３は、ＤＲＡＭメモリ３００に格納されるデータを受信するように及び／又はＤＲＡＭメモリ３００からデータを出力するように構成される。内部コントローラ３０４は、列バッファ３０１、行バッファ３０２、及びマルチプレクサとグローバル感知増幅器３０３に連結されて、これらのそれぞれの動作を制御する。ＤＲＡＭメモリ３００を形成する多様な構成要素は、一つの集積回路に集積されるか、又は一つ以上のモジュールにより形成される。
図４は、本発明による２Ｔ１Ｃ ＤＲＡＭセル４００の第２構成の例示的な実施例の回路図を示す。ＤＲＡＭセル４００は、第１トランジスターＴ４０１、第２トランジスターＴ４０２、及びキャパシターＣ４０１を含む。第１及び第２トランジスターＴ４０１、Ｔ４０２は、キャパシターＣ４０１に貯蔵された電圧を開放するようにスイッチとして動作する。ＤＲＡＭセル４００の構成に対するリード動作は、破壊的でないことに留意しなければならないが、列と行が共通のビット及びワードラインを共有するために、同時（ｃｏｎｃｕｒｒｅｎｔ）リード動作はＤＲＡＭセル４００に許容されない。
第１トランジスターＴ４０１の第１端子は、ライトビットライン（ＷＢＬ）に連結され、そして第１トランジスターＴ４０１の第２端子は、キャパシターＣ４０１の第１端子に連結される。第１トランジスターＴ４０１のゲート端子は、ライトワードライン（ＷＷＬ）に連結される。第２トランジスターＴ４０２の第１端子は、列ビットライン／行ワードライン（ＲＢＬ／ＣＷＬ）に連結され、そして第２トランジスターＴ４０２のゲート端子は、キャパシターＣ４０１の第１端子に連結される。第２トランジスターＴ４０２の第２端子は、列ワードライン／行ビットライン（ＲＷＬ／ＣＢＬ）に連結される。キャパシターＣ４０１の第１端子は、ストレージノードと見なされる。キャパシターＣ４０１の第２端子は接地に連結される。
ＤＲＡＭセル４００の構成は、列リードとライトのアクセス、行リードを提供するが、行基盤のライトは提供しない。ライトは、常に列基盤のライトであり、即ち、列ライト及び行ライトの両者は、常に列優先（ｒｏｗ−ｍａｊｏｒ）アクセスである。さらに、ＤＲＡＭセル４００は、非破壊的なリードの利点を提供し、且つもっと短い列サイクル時間（ｒｏｗ ｃｙｃｌｅ ｔｉｍｅｓ）を提供する。ＤＲＡＭセル４００に連結される列ビットライン（ＲＢＬ）と行ワードライン（ＣＷＬ）は、交替可能であり、そしてＤＲＡＭセル４００を含むアレイの同一のポート（ｐｏｒｔ）に選択可能（ｓｅｌｅｃｔａｂｌｙ）に連結される。同様に、列ワードライン（ＲＷＬ）と行ビットライン（ＣＢＬ）は交替可能であり、そしてＤＲＡＭセル４００を含むアレイの同一のポートに選択可能に連結される。ＤＲＡＭセル４００が、列優先アクセスとしてリードされると、第２トランジスターＴ４０２の第１端子は選択可能に列ビットライン（ＲＢＬ）に連結され、そして第２トランジスターＴ４０２の第２端子は選択可能に列ワードライン（ＲＷＬ）に連結される。ＤＲＡＭセル４００が、行優先（ｃｏｌｕｍｎ−ｍａｊｏｒ）アクセスとしてリードされると、第２トランジスターＴ４０２の第１端子は選択可能に行ワードライン（ＣＷＬ）に連結され、そして第２トランジスターＴ４０２の第２端子は選択可能に行ビットライン（ＣＢＬ）に連結される。
ＤＲＡＭセル４００が活性化されずに待機モード（ｓｔａｎｄｂｙ ｍｏｄｅ）にあれば、第１トランジスターＴ４０１に連結されるライトビットライン（ＷＢＬ）及びライトワードライン（ＷＷＬ）ノードの両者と第２トランジスターＴ４０２に連結される列ビットライン（ＲＢＬ）／行ワードライン（ＣＷＬ）及び列ワードライン（ＲＷＬ）／行ビットライン（ＣＢＬ）の両者は、ＶＤＤからプリチャージされる。列のリード中に、列ワードライン（ＲＷＬ）は、ＶＤＤから接地に遷移（ｔｒａｎｓｉｔｉｏｎ）される。キャパシターＣ４０１のストレージノードがハイ（ｈｉｇｈ）であれば、列ビットライン（ＲＢＬ）上の電圧はＶＤＤ−ΔＶに、即ち、ＶＤＤより低い電圧に下がる（ｐｕｌｌ ｄｏｗｎ）。キャパシターＣ４０１のストレージノードがロー（ｌｏｗ）であれば、列ビットライン（ＲＢＬ）上の電圧はＶＤＤに維持される。列感知増幅器は、列ビットライン（ＲＢＬ）上の結果電圧（ｒｅｓｕｌｔｉｎｇ ｖｏｌｔａｇｅ）を感知し、そして格納されたビットの値を出力する。行リードも類似した方式で動作する。
図５は、本発明による複数のＤＲＡＭセル４００を含む、ＤＲＡＭセルアレイ５００の二重の列優先アクセス、行優先アクセスの例示的な実施例の回路図を示す。図５に示したＤＲＡＭセルアレイ５００の例示的な実施例は、４個の列と４個の行で配列される１６個のＤＲＡＭセル４００を含み、これらのうち、ただ一つのＤＲＡＭセル４００を点線で囲んで表示した。ＤＲＡＭセルアレイ５００は、図５に示したＤＲＡＭセル４００の個数より多いか、又は少ないＤＲＡＭセルを含むことができるのを理解するべきである。さらに、ＤＲＡＭセルアレイ５００は、図５に示した列及び／又は行より多いか、又は少ない列及び／又は行を含むことができる。
ＤＲＡＭセルアレイ５００は、プリチャージ回路５０１ａ乃至５０１ｌ、列ワードラインドライバ５０２ａ乃至５０２ｄ、行ワードラインドライバ５０３ａ乃至５０３ｄ、列感知増幅器５０４ａ乃至５０４ｄ、列ライトドライバ５０５ａ乃至５０５ｄ、行感知増幅器５０６ａ乃至５０６ｄ、及びライトワードラインドライバ５０７ａ乃至５０７ｄをさらに含む。一実施例において、列感知増幅器及び行感知増幅器は、差動増幅器である。
プリチャージ回路５０１ａ乃至５０１ｄは、ライトビットライン５０８ａ乃至５０８ｄにそれぞれ連結される。プリチャージ回路５０１ｅ乃至５０１ｈは、列ビットライン／行ワードライン５０９ａ乃至５０９ｄに連結される。プリチャージ回路５０１ｉ乃至５０１ｌは、列ワードライン／行ビットライン５１０ａ乃至５１０ｄにそれぞれ連結される。列ワードラインドライバ５０２ａ乃至５０２ｄの出力は、なお列ワードライン／行ビットライン５１０ａ乃至５１０ｄにそれぞれ連結される。行ワードラインドライバ５０３ａ乃至５０３ｄの出力は、列ビットライン／行ワードライン５０９ａ乃至５０９ｄにそれぞれ連結される。列感知増幅器５０４ａ乃至５０４ｄの入力は、列ビットライン／行ワードライン５０９ａ乃至５０９ｄにそれぞれ連結される。列ライトドライバ５０５ａ乃至５０５ｄの出力は、ライトビットライン５０８ａ乃至５０８ｄにそれぞれ連結される。行感知増幅器５０６ａ乃至５０６ｄの入力は、列ライトライン／行ビットライン５１０ａ乃至５１０ｄにそれぞれ連結される。ライトワードラインドライバ５０７ａ乃至５０７ｄの出力は、ライトワードライン５１１ａ乃至５１１ｄにそれぞれ連結される。
図６は、本発明によるＤＲＡＭメモリ６００の二重の列優先アクセス、行優先アクセスの例示的な実施例の回路図を示す。ＤＲＡＭメモリ６００は、４個の列と４個の行で配列される１６個のＤＲＡＭセルアレイ５００（図５参照）を含む。ＤＲＡＭメモリ６００は、図６に示したＤＲＡＭセルアレイ５００の個数より多いか、又は少ないＤＲＡＭセルアレイを含むことが理解されるべきである。ＤＲＡＭメモリ６００は、図６に示した複数の列及び／又は複数の行より多いか、又は少ない列及び／又は行を含むのもまた理解されるべきである。列感知増幅器５０４は、行に配列され、ＤＲＡＭセルアレイ５００（即ち、図６の上側及び下側へのアレイ）によって共有されるように構成される。同様に、行感知増幅器５０６は、列に配列され、ＤＲＡＭセルアレイ５００（即ち、図６の左側及び右側へのアレイ）によって共有されるように構成される。（ＤＲＡＭセル４００）を利用するＤＲＡＭメモリ６００に対するライト経路は、（ＤＲＡＭセル１００）を利用するＤＲＡＭメモリ３００と同一であり、そしてライト経路は、従来のＤＲＡＭと同一であり、即ち、ライト経路は、列優先アクセスに基づく。
ＤＲＡＭメモリ６００は、列バッファ６０１、行バッファ６０２、マルチプレクサとグローバル感知増幅器６０３、及び内部コントローラ６０４をさらに含む。列バッファ６０１は、列感知増幅器５０４のそれぞれの出力に連結され、そして行バッファ６０２は、行感知増幅器５０６のそれぞれの出力に連結される。列バッファ６０１と行バッファ６０２は、マルチプレクサとグローバル感知増幅器６０３に連結される。内部コントローラ６０４は、列バッファ６０１、行バッファ６０２、及びマルチプレクサとグローバル感知増幅器６０３に連結されて、これらのそれぞれの動作を制御する。ＤＲＡＭメモリ６００を形成する多様な構成要素は、一つの集積回路に集積されるか、又は一つ以上のモジュールから形成される。
内部コントローラ３０４（図３参照）及び内部コントローラ６０４（図６参照）は、列バッファ３０１、６０１と行バッファ３０２、６０２を利用する命令に応答し、ＤＲＡＭメモリの列優先アクセスとＤＲＡＭメモリの行優先アクセスの両者を提供するように構成される。さらに、内部コントローラ３０４、６０４は、列及び行バッファを利用してバッファヒット（ｂｕｆｆｅｒ ｈｉｔ）の状況においてＤＲＡＭメモリ３００、６００へのアクセスを減らす。
列優先アクセス機能のために、内部コントローラ３０４、６０４は、選択された列を活性化する列活性化（ａｃｔｉｖａｔｅ ｒｏｗ， ＡＣＴ＿Ｒ）命令、選択された列をリードする列リード（ａｃｔｉｖａｔｅ ｒｏｗ， ＡＣＴ＿Ｒ）命令、選択された列にライトする列ライト（ｗｒｉｔｅ ｒｏｗ、 ＷＲ＿Ｒ）及び選択された列をプリチャージする列プリチャージ（ｐｒｅｃｈａｒｇｅ ｒｏｗ、 ＰＲＥ＿Ｒ）命令のような新しい命令に応答する。行優先アクセス機能のために、内部コントローラ３０４、６０４は、選択された行を活性化する行活性化（ａｃｔｉｖａｔｅ ｃｏｌｕｍｎ， ＡＣＴ＿Ｃ）命令、選択された行をリードするリード（ｒｅａｄ ｃｏｌｕｍｎ， ＲＤ＿Ｃ）命令、選択された行にライトする行ライト（ｗｒｉｔｅ ｃｏｌｕｍｎ、 ＷＲ＿Ｃ）命令、及び選択された行をプリチャージする行プリチャージ（ｐｒｅｃｈａｒｇｅ ｃｏｌｕｍｎ， ＰＲＥ＿Ｃ）命令のような新しい命令に応答する。内部コントローラ３０４、６０４の両者が応答できる他の命令は、例えば、選択されたバンク（ｂａｎｋ）をリフレッュ（ｒｅｆｒｅｓｈ）するリフレッシュ（ＲＥＦ）、例えば、選択されたバンクをパワーダウン（ｐｏｗｅｒ ｄｏｗｎ）するパワーダウン（ＰＤ）、そして選択されたバンクをセルフ−リフレッシュ（ｓｅｌｆ−ｒｅｆｒｅｓｈ）するセルフ−リフレッシュ（ＳＲ）を含むが、これに限定されない。
ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）又はＧＰＵ（ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）の部分であり得るが、本明細書に開示した内部コントローラ３０４又は６０４の部分ではないメモリコントローラは、データの一貫性（ｃｏｎｓｉｓｔｅｎｃｙ）を提供するように構成される。例えば、列（又は行）をリードした後、行（又は列）をリードさせる状況におけるＤＲＡＭセル１００に対し、ＤＲＡＭセル１００のリード動作は破壊的であり、一回目のリードは、二回目のリードの内容（ｃｏｎｔｅｎｔｓ）の一部を破壊する。ＤＲＡＭセル４００に対するリード動作は破壊的でなく、列（又は行）をリードした後に行（又は列）をリードさせる状況は、データの一貫性問題をもたらさない。従って、本明細書に開示されたＤＲＡＭアーキテクチャは、同時列活性化（ＡＣＴ＿Ｒ）及び行活性化（ＡＣＴ＿Ｃ）命令を許容するが、メモリコントローラが列リード（ＲＤ＿Ｒ）及び行リード（ＲＤ＿Ｃ）命令を発行しようとすれば、メモリコントローラ３０４は、リードの両者に対してリードされたセルに衝突があるかを先に判別でき、そしてメモリコントローラ３０４は、二回目のリード命令前にプリチャージ命令を伝送して衝突するＤＲＡＭセルの内容を復旧（ｒｅｓｔｏｒｅ）する。
図７は、本発明によって列（又は行）をリードした後、行（又は列）がリードされる状況において、ＤＲＡＭセル１００を含むＤＲＡＭメモリ３００に対するデータの一貫性を提供するプロセス７００の例示的な実施例の順序図を示す。プロセス７００は、Ｓ７０１にてスタートする。Ｓ７０２において、メモリコントローラが、列からデータの部分集合、そして行からデータの部分集合をリードするように要請される。これは、列リード（ＲＤ＿Ｒ）命令の前に来る列活性化（ＡＣＴ＿Ｒ）命令、そして行リード（ＲＤ＿Ｃ）命令の前に来る行活性化（ＡＣＴ＿Ｃ）命令を含む。Ｓ７０２において、メモリコントローラは、先ず列活性化（ＡＣＴ＿Ｒ）命令を発列して列優先アクセスを利用して、全体の選択された列を活性化する。メモリコントローラは、その次に列リード（ＲＤ＿Ｒ）命令を発列して活性化された列のターゲットデータ（ｔａｒｇｅｔ ｄａｔａ）をリードできる。Ｓ７０３において、行活性化（ＡＣＴ＿Ｃ）命令及び行リード（ＲＤ＿Ｃ）命令を発列する前に、メモリコントローラは、先ず行リードのために目標となったＤＲＡＭセル１００中、任意のセルが列リードのために目標となったＤＲＡＭセル１００中、任意のセルと重なるか、又は衝突するか否かを判別できる。例えば、Ｓ７０３において衝突がなければ、流れは、Ｓ７０４に続けてメモリコントローラは行優先アクセスを利用して行活性化（ＡＣＴ＿Ｃ）命令を発行し、そして行リード（ＲＤ＿Ｃ）命令を発行して活性化された行のターゲットデータをリードできる。列と行の両者からデータがメモリコントローラに戻ると（ｒｅｔｕｒｎ）、流れはＳ７０８で終わる。
Ｓ７０３において衝突があれば、流れはＳ７０５に続けてメモリコントローラは、列プリチャージ（ＰＲＥ＿Ｒ）命令を発列して活性化された列を閉じ、ＤＲＡＭセルの既存内容（ｏｒｉｇｉｎａｌ ｃｏｎｔｅｎｔｓ）を復旧する。流れは、Ｓ７０６に続けてメモリコントローラは、その次の行活性化（ＡＣＴ＿Ｃ）命令を発行し、そしてＳ７０７において行リード（ＲＤ＿Ｃ）命令を発列して選択された行の目標となったデータをリードする。列と行を活性化し、リードする順序は逆になることができ、衝突がある場合、メモリコントローラは、Ｓ７０５において行プリチャージ（ＰＲＥ＿Ｃ）命令を発行して、活性化された行を閉じることが理解されるべきである。Ｓ７０６において、メモリコントローラは、その次の列活性化（ＡＣＴ＿Ｒ）命令を発行し、そしてＳ７０７において行リード（ＲＤ＿Ｃ）命令を発行して選択された列の目標となったデータをリードできる。
発生する他のデータの一貫性問題は、列（又は行）ライト動作の後に、行（又は列）リード動作を伴う状況においてＤＲＡＭセル１００，４００の全てに対して生じる。この状況において、ライト動作後のリード動作は、ライト動作がバッファ段階にありえるので、以前のデータをリードできる。このようなデータの一貫性問題を避けるために、外部メモリコントローラは、リード動作前にバッファを閉じる。
発生するもう一つのデータの一貫性問題は、列（又は行）ライト動作の後に、行（又は列）ライト動作を伴う状況においてＤＲＡＭセル１００、４００の全てに対して生じる。この状況において、行バッファが、列バッファ前に閉じると（又は行バッファが列バッファより先ず閉じると）、列バッファでライトされた以前のデータは、アレイをアップデートするのに利用される。このようなデータの一貫性問題を避けるために、ライトされた最後のバッファがＤＲＡＭメモリを最後に復元するようにメモリコントローラは、ライト動作と同一の順序でプリチャージ命令をスケジューリング（ｓｃｈｅｄｕｌｉｎｇ）する。
発生する、もう一つのデータの一貫性問題は、列（又は行）リード動作の後に、行（又は列）ライト動作を伴う状況においてＤＲＡＭセル１００、４００の全てに対して生じる。行バッファが、列バッファ前に閉じると（又は、行バッファが列バッファより先ず閉じると）、以前のデータ（列バッファのリードデータ）がＤＲＡＭメモリを復元するのに利用される。このようなデータの一貫性問題を避けるために、外部メモリコントローラは、リード／ライト動作の順序でプリチャージ命令をスケジューリングする。
図８は、本発明によって、列優先アクセス及び行優先アクセスを提供するＤＲＡＭアレイを含むＤＩＭＭ（Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）の例示的な実施例を示す。ＤＩＭＭ８００は、ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）８０３に実装された（ｍｏｕｎｔｅｄ）複数のメモリチップ８０１及びモジュールコントローラ８０２を含む。ＰＣＢ８０３は、複数のピン８０４を含む。一実施例において、ＤＩＭＭ８００は、一つ以上の偏極溝（ｐｏｌａｒｉｚａｔｉｏｎ ｎｏｔｃｈｅｓ）８０５を含む。少なくとも一つのメモリチップ８０１は、本明細書に開示したＤＲＡＭセルアレイ２００及び／又はＤＲＡＭセルアレイ５００と類似の、列優先アクセス及び列優先アクセスを提供する一つ以上のＤＲＡＭセルアレイを含む。モジュールコントローラ８０２は、ＤＩＭＭ８００に対する機能の制御を提供する。ＤＩＭＭ８００は、ＳＩＭＭ（Ｓｉｎｇｌｅ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）及び／又はＤＩＭＭと関連したフォームファクタ（ｆｏｒｍ ｆａｃｔｏｒ）をさらに含む。ＤＩＭＭ８００は、図８に示したメモリチップ８０１の個数とモジュールコントローラ８０２の個数より多いか、又は少ないメモリチップとモジュールコントローラを含むことが理解されるべきである。
当業者が認識できるように、本明細書に説明した画期的な概念は、広範囲な応用分野にわたって修正されて変更できる。したがって、請求する発明の範囲は、前述した任意の特定の例示的な教示に制限されてはならず、以下の請求項によって定義される。
本発明は、効率的な列アクセス、行アクセスのためのＤＲＡＭシステムに有用である。
１００、４００ ＤＲＡＭセル
２００、５００ ＤＲＡＭセルアレイ
２０１、５０１ プリチャージ回路
２０２、５０２ 列ワードラインドライバ
２０３、５０３ 行ワードラインドライバ
２０４、５０４ 列感知増幅器
２０５、５０５ 列ライトドライバ
２０６、５０６ 行感知増幅器
２０７ 行ライトドライバ
２０８ 列ビットライン
２０９ 行ビットライン
２１０ 列ワードライン
２１１ 行ワードライン
３００、６００ ＤＲＡＭメモリ
３０１、６０１ 列バッファ
３０２、６０２ 行バッファ
３０３、６０３ マルチプレクサとグローバル感知増幅器
３０４、６０４ 内部コントローラ
５０７ ライトワードラインドライバ
５１０ 列ワードライン／行ビットライン
５１１ ライトワードライン
８００ ＤＩＭＭ
８０１ メモリチップ
８０２ モジュールコントローラ
８０３ ＰＣＢ
８０４ ピン
８０５ 偏極溝

Claims (17)

  1. ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルの複数の列とＤＲＡＭセルの複数の行で配列される複数のＤＲＡＭセルアレイと、
    メモリ装置内部にあり、前記複数のＤＲＡＭセルアレイに連結され、前記メモリ装置に入力される命令を受信可能であり、そして前記複数のＤＲＡＭセルアレイへの列優先アクセス及び行優先アクセスを制御する前記受信された命令に応答するメモリコントローラと、を含むことを特徴とするメモリ装置。
  2. 各ＤＲＡＭセルは、二つのトランジスター、一つのキャパシター（２Ｔ１Ｃ）メモリセルを含む、ことを特徴とする請求項１に記載のメモリ装置。
  3. 前記２Ｔ１Ｃメモリセルの各トランジスターは、前記キャパシターのストレージノードに直接に連結される端子を含む、ことを特徴とする請求項２に記載のメモリ装置。
  4. 前記２Ｔ１Ｃメモリセルの第１トランジスターは、前記キャパシターのストレージノードに直接に連結される端子を含み、そして前記２Ｔ１Ｃメモリセルの第２トランジスターは、前記キャパシターのストレージノードに直接に連結されるゲート端子を含む、ことを特徴とする請求項２に記載のメモリ装置。
  5. ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルの複数の列とＤＲＡＭセルの複数の行を含むように配列され、複数の列ワードラインドライバラインと複数の行ワードラインドライバラインと、をさらに含み、各列ワードラインドライバラインは、ＤＲＡＭセルの列の対応するＤＲＡＭセルに連結され、そして各行ワードラインドライバラインは、ＤＲＡＭセルの行の対応するＤＲＡＭセルに連結される複数のＤＲＡＭセルアレイと、
    各列ワードラインドライバは、ＤＲＡＭセルの列の対応するＤＲＡＭセルに連結される複数の列ワードラインドライバと、
    各行ワードラインドライバは、ＤＲＡＭセルの行の対応するＤＲＡＭセルに連結される複数の行ワードラインドライバと、
    メモリ装置内部にあり、前記複数の列ワードラインドライバと前記複数の行ワードラインドライバと連結され、前記メモリ装置に入力される命令を受信可能であり、そして前記複数のＤＲＡＭセルアレイへのアクセスを提供するように前記複数の列ワードラインドライバと前記複数の行ワードラインドライバを制御する前記受信された命令に応答するメモリコントローラと、を含む、ことを特徴とするメモリ装置。
  6. 前記複数のＤＲＡＭセルアレイは、複数の列ビットライン及び複数の行ビットラインをさらに含み、各列ビットラインは対応する列のＤＲＡＭセルに連結され、そして各行ビットラインは対応する行のＤＲＡＭセルに連結され、
    前記メモリ装置は、
    前記複数の列ビットラインに連結される列バッファと、
    前記複数の行ビットラインに連結される行バッファと、をさらに含み、
    前記メモリ装置内部にある前期メモリコントローラは、前記列バッファ及び前記行バッファにさらに連結され、そして前記受信された命令に応答して前記列バッファ及び前記行バッファの動作を制御する、ことを特徴とする請求項１又は５に記載のメモリ装置。
  7. 各列ビットライン及び各行ビットラインに連結されるプリチャージ回路と、をさらに含む、ことを特徴とする請求項６に記載のメモリ装置。
  8. 前記メモリ装置は、ＤＩＭＭ（Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）の部分である、ことを特徴とする請求項６に記載のメモリ装置。
  9. 各ＤＲＡＭセルは、二つのトランジスター、一つのキャパシター（２Ｔ１Ｃ）メモリセルを含む、ことを特徴とする請求項５に記載のメモリ装置。
  10. 前記２Ｔ１Ｃメモリセルの各トランジスターは、前記キャパシターの第１端子に直接に連結される端子を含む、ことを特徴とする請求項９に記載のメモリ装置。
  11. 前記２Ｔ１Ｃメモリセルの第１トランジスターは、前記キャパシターの第１端子に直接に連結される端子を含み、そして前記２Ｔ１Ｃメモリセルの第２トランジスターは、前記キャパシターの第１端子に直接に連結されるゲート端子を含む、ことを特徴とする請求項９に記載のメモリ装置。
  12. ＤＩＭＭ（Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）セルの複数の列とＤＲＡＭセルの複数の行で配列される複数のＤＲＡＭセルアレイと、
    メモリモジュール内部にあり、前記複数のＤＲＡＭセルアレイに連結され、前記メモリモジュールに入力される命令を受信可能であり、そして前記複数のＤＲＡＭセルアレイへの列優先アクセス及び行優先アクセスを制御するように前記受信された命令に応答するメモリコントローラと、を含み、
    ＤＩＭＭ（Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）フォームファクタ（ｆｏｒｍ ｆａｃｔｏｒ）と、をさらに含む、ことを特徴とするメモリモジュール。
  13. 前記複数のＤＲＡＭセルアレイは、複数の列ビットライン及び複数の行ビットラインをさらに含み、各列ビットラインは対応する列のＤＲＡＭセルに連結され、そして各行ビットラインは対応する行のＤＲＡＭセルに連結され、
    前記メモリモジュールは、
    前記複数の列ビットラインに連結される列バッファと、
    前記複数の行ビットラインに連結される行バッファと、をさらに含み、
    前記メモリモジュール内部にある前記メモリコントローラは、前記列バッファ及び前記行バッファにさらに連結され、そして前記受信された命令に応答して前記列バッファ及び前記行バッファの動作を制御する、ことを特徴とする請求項１２に記載のメモリモジュール。
  14. 各列ビットライン及び各行ビットラインに連結されるプリチャージ回路と、をさらに含む、ことを特徴とする請求項１３に記載のメモリモジュール。
  15. 各ＤＲＡＭセルは、二つのトランジスター、一つのキャパシター（２Ｔ１Ｃ）メモリセルを含む、ことを特徴とする請求項１２に記載のメモリモジュール。
  16. 前記２Ｔ１Ｃメモリセルの各トランジスターは、前記キャパシターのストレージノードに直接に連結される端子を含む、ことを特徴とする請求項１５に記載のメモリモジュール。
  17. 前記２Ｔ１Ｃメモリセルの第１トランジスターは、前記キャパシターのストレージノードに直接に連結される端子を含み、そして前記２Ｔ１Ｃメモリセルの第２トランジスターは、前記キャパシターのストレージノードに直接に連結されるゲート端子を含む、ことを特徴とする請求項１５に記載のメモリモジュール。
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