TWI813567B - 記憶體裝置及記憶體模組 - Google Patents

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TWI813567B TW107114827A TW107114827A TWI813567B TW I813567 B TWI813567 B TW I813567B TW 107114827 A TW107114827 A TW 107114827A TW 107114827 A TW107114827 A TW 107114827A TW I813567 B TWI813567 B TW I813567B
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牛迪民
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Abstract

本發明提供一種記憶體裝置及記憶體模組。記憶體裝置 包括雙電晶體單電容器動態隨機存取記憶體的陣列以及記憶體控制器。動態隨機存取記憶體單元被排列成多列動態隨機存取記憶體單元及多行動態隨機存取記憶體單元。記憶體控制器處於記憶體裝置的內部且耦合到動態隨機存取記憶體單元的陣列。記憶體控制器能夠接收被輸入到記憶體裝置的命令且能夠回應於所接收的命令來控制對動態隨機存取記憶體單元的陣列的列主序存取及行主序存取。本發明提供支援列“主序”存取及行“主序”存取二者的動態隨機存取記憶體架構，以使得可利用實質上相等的速度及效率來對列與行二者進行存取。

Description

記憶體裝置及記憶體模組 [相關申請的交叉參考]
本專利申請主張在2017年8月2日提出申請的美國臨時專利申請第62/540,556號的優先權，所述美國臨時專利申請的公開內容全文併入本申請供參考。
本發明是有關於一種記憶體系統，且特別是有關於一種動態隨機存取記憶體(DRAM)系統，所述動態隨機存取記憶體系統提供對動態隨機存取記憶體陣列的列主序存取及行主序存取二者。
矩陣運算(例如但不限於：轉置(transpose)、倒置、乘法及加法)在例如深度學習、電腦視覺及影像處理等新興的計算密集型應用中頻繁使用。然而，這些運算中的一些運算使用實質性行存取。舉例來說，轉置運算需要對列進行讀取並將所述列儲存在行中。乘法運算涉及從矩陣A讀取一列以及從矩陣B讀取一行，且對所述兩者的乘積進行計算及儲存。
傳統的動態隨機存取記憶體被構造成支援“列主序”列存取，在“列主序”列存取中，對列進行存取涉及到單個列的啟動，此相對快速且效率高。對行進行存取更困難，這是因為對行進行存取涉及到將與所期望行相交的每一列啟動，此相對慢且效率低。
示例性實施例提供一種記憶體裝置，所述記憶體裝置可包括多個動態隨機存取記憶體單元的陣列以及記憶體控制器。所述陣列可被排列成多列動態隨機存取記憶體單元及多行動態隨機存取記憶體單元。每一個動態隨機存取記憶體單元可包括雙電晶體單電容器(two-transistor，one capacitor，2T1C)記憶體單元。記憶體控制器可處於記憶體裝置的內部且可耦合到動態隨機存取記憶體單元的陣列。記憶體控制器可能夠接收被輸入到記憶體裝置的命令且可回應於所接收的命令來控制對動態隨機存取記憶體單元的陣列的列主序存取及行主序存取。在一個實施例中，所述多個動態隨機存取記憶體單元的所述陣列還可包括多條列位元線及多條行位元線，其中所述多條列位元線中的每一條相應的列位元線可耦合到對應的行中的動態隨機存取記憶體單元，且所述多條行位元線中的每一條相應的行位元線可耦合到對應的行中的動態隨機存取記憶體單元。所述記憶體裝置還可包括：列緩衝器，耦合到所述多條列位元線；以及行緩衝器，耦合到所述多條行位元線，其中處於所述記憶體裝置內部的所述記憶體控制器還可耦 合到所述列緩衝器及所述行緩衝器且可被配置成回應於所接收的所述命令來控制所述列緩衝器的操作及所述行緩衝器的操作。
另一個示例性實施例提供一種記憶體裝置，所述記憶體裝置可包括：多個動態隨機存取記憶體單元的陣列，所述陣列被排列成多列動態隨機存取記憶體單元及多行動態隨機存取記憶體單元；多個列字元線驅動器；多個行字元線驅動器；以及記憶體控制器，可處於所述記憶體裝置的內部。所述多個動態隨機存取記憶體單元的所述陣列還可包括多條列字元線驅動器線及多條行字元線驅動器線，其中所述多條列字元線驅動器線中的每一條可耦合到所述多列動態隨機存取記憶體單元中的一列動態隨機存取記憶體單元中的對應的動態隨機存取記憶體單元，且所述多條行字元線驅動器線中的每一條可耦合到所述多行動態隨機存取記憶體單元中的一行動態隨機存取記憶體單元中的對應的動態隨機存取記憶體單元。所述多個列字元線驅動器中的每一個列字元線驅動器可耦合到所述多列動態隨機存取記憶體單元中的一列動態隨機存取記憶體單元中的對應的動態隨機存取記憶體單元。所述多個行字元線驅動器中的每一個行字元線驅動器可耦合到所述多行動態隨機存取記憶體單元中的一行動態隨機存取記憶體單元中的對應的動態隨機存取記憶體單元。所述記憶體控制器可耦合到所述多個列字元線驅動器及所述多個行字元線驅動器，其中所述記憶體控制器可能夠接收被輸入到所述記憶體裝置的命令且可回應於所接收的所述命令來控制所述多個列字元線驅動器及所述多個 行字元線驅動器以提供對動態隨機存取記憶體單元的所述陣列的存取。在一個實施例中，每一個動態隨機存取記憶體單元可包括雙電晶體單電容器(2T1C)記憶體單元。在另一個實施例中，雙電晶體單電容器記憶體單元的每一個電晶體可包括直接耦合到電容器的第一端子的端子。在再一個實施例中，雙電晶體單電容器記憶體單元的第一電晶體可包括直接耦合到電容器的第一端子的端子，且雙電晶體單電容器記憶體單元的第二電晶體可包括直接耦合到電容器的第一端子的閘極端子。
再一個實施例提供一種記憶體模組，所述記憶體模組可包括多個動態隨機存取記憶體單元的陣列以及處於所述記憶體模組內部的記憶體控制器。所述陣列可被排列成多列動態隨機存取記憶體單元及多行動態隨機存取記憶體單元。所述記憶體控制器可耦合到動態隨機存取記憶體單元的陣列，且所述記憶體控制器可能夠接收被輸入到記憶體模組的命令且可回應於所接收的命令來控制對動態隨機存取記憶體單元的陣列的列主序存取及行主序存取。在一個實施例中，所述記憶體模組可包括雙列直插記憶體模組(dual in-line memory module，DIMM)形狀因數。在一個實施例中，所述多個動態隨機存取記憶體單元的所述陣列還可包括多條列位元線及多條行位元線，其中所述多條列位元線中的每一條相應的列位元線可耦合到對應的列中的動態隨機存取記憶體單元，且所述多條行位元線中的每一條相應的行位元線可耦合到對應的行中的動態隨機存取記憶體單元。所述記憶體裝置還可包 括：列緩衝器，耦合到所述多條列位元線；以及行緩衝器，耦合到所述多條行位元線，其中處於所述記憶體裝置內部的所述記憶體控制器還可耦合到所述列緩衝器及所述行緩衝器且可被配置成回應於所接收的所述命令來控制所述列緩衝器的操作及所述行緩衝器的操作。
100:雙電晶體單電容器動態隨機存取記憶體單元/動態隨機存取記憶體單元
200:陣列/動態隨機存取記憶體單元陣列/動態隨機存取記憶體陣列
201a、201b、201c、201d、201e、201f、201g、201h、501a、501b、501c、501d、501e、501f、501g、501h、501i、501j、501k、501l:預充電電路
202a、202b、202c、202d、502a、502b、502c、502d:列字元線驅動器
203a、203b、203c、203d、503a、503b、503c、503d:行字元線驅動器
204、204a、204b、204c、204d、504、504a、504b、504c、504d:列感測放大器
205a、205b、205c、205d、505a、505b、505c、505d:列寫入驅動器
206、206a、206b、206c、206d、506、506a、506b、506c、506d:行感測放大器
207a、207b、207c、207d:行寫入驅動器
208a、208b、208c、208d:列位元線
209a、209b、209c、209d:行位元線
210a、210b、210c、210d:列字元線
211a、211b、211c、211d:行字元線
300、600:雙重列-行主序存取動態隨機存取記憶體/動態隨機存取記憶體/記憶體
301、601:列緩衝器
302、602:行緩衝器
303、603:多工器及全域感測放大器
304:內部控制器/內部動態隨機存取記憶體控制器/記憶體控制器
400:動態隨機存取記憶體單元/雙電晶體單電容器動態隨機存取記憶體單元
500:雙重列-行主序存取動態隨機存取記憶體/動態隨機存取記憶體/陣列/動態隨機存取記憶體單元陣列
507a、507b、507c、507d:寫入字元線驅動器
508a、508b、508c、508d:寫入位元線
509a、509b、509c、509d:列位元線/行字元線
510a、510b、510c、510d:列字元線/行位元線
511a、511b、511c、511d:寫入字元線
604:內部控制器/內部動態隨機存取記憶體控制器
700:過程
701、702、703、704、705、706、707、708:步驟
800:雙列直插式記憶體模組
801:記憶體晶片
802:模組控制器
803:印刷電路板
804:引腳
805:偏振切口
C101、C401:電容器
T101、T401:第一電晶體
T102、T402:第二電晶體
在以下部分中，將參照各圖中所示的示例性實施例來闡述本文所公開的主題的各個方面，在各圖中：圖1繪示根據本文所公開的主題的雙電晶體單電容器動態隨機存取記憶體單元的第一配置的示例性實施例的示意圖。
圖2繪示根據本文所公開的主題的可包括多個動態隨機存取記憶體單元的陣列的示例性實施例的示意圖。
圖3繪示根據本文所公開的主題的雙重列-行主序存取動態隨機存取記憶體的示例性實施例的示意圖。
圖4繪示根據本文所公開的主題的雙電晶體單電容器動態隨機存取記憶體單元的第二配置的示例性實施例的示意圖。
圖5繪示根據本文所公開的主題的可包括多個動態隨機存取記憶體單元的雙重列-行主序存取動態隨機存取記憶體的示例性實施例的示意圖。
圖6繪示根據本文所公開的主題的雙重列-行主序存取動態隨機存取記憶體的示例性實施例的示意圖。
圖7繪示根據本文所公開的主題在其中在對列(或行)進 行讀取之後對行(或列)進行讀取的情形中為含有動態隨機存取記憶體單元的記憶體提供資料一致性的過程的示例性實施例的流程圖。
圖8繪示根據本文所公開的主題的可包括提供列主序存取及行主序存取的動態隨機存取記憶體陣列的雙列直插式記憶體模組的示例性實施例。
在以下詳細說明中，闡述許多具體細節來提供對公開內容的透徹理解。然而，所屬領域中的技術人員應理解，無需這些具體細節也可實踐所公開的各個方面。在其他情形中，未詳細闡述眾所周知的方法、程式、元件及電路，以免使本文所公開的主題模糊不清。
本說明書通篇中所提及的“一個實施例(one embodiment)”或“實施例(an embodiment)”意指結合所述實施例所闡述的特定特徵、結構或特性可包括于本文所公開的至少一個實施例中。因此，在本說明書通篇中各處出現的短語“在一個實施例中(in one embodiment)”或“在實施例中(in an embodiment)”或者“根據一個實施例(according to one embodiment)”(或具有相似含義的其他短語)可能未必皆指同一實施例。此外，在一個或多個實施例中，特定特徵、結構或特性可採用任何合適的方式進行組合。就此而言，本文所用的詞“示例性(exemplary)”意指“用 作實例、例子或例示”。本文被闡述為“示例性”的任何實施例未必被視為與其他實施例相比為優選的或有利的。另外，根據本文中的論述的上下文而定，單數用語可包括對應的複數形式且複數用語可包括對應的單數形式。還應注意，本文中所示及所論述的各個圖(包括元件圖)僅是出於例示目的，而並非按比例繪示。相似地，示出各種波形及時序圖僅是用於例示目的。舉例來說，為清晰起見可相對於其他元件誇大元件中的一些元件的尺寸。另外，在適當情況下，在各個圖中重複使用參考編號來指示對應的元件及/或類似元件。
本文所用術語僅是用於闡述特定示例性實施例的目的，而非旨在限制所主張的主題。除非上下文另外清楚地指明，否則本文所用單數形式“一(a、an)”及“所述(the)”旨在也包括複數形式。還應理解，當在本說明書中使用用語“包括(comprises及/或comprising)”時，是指明所陳述特徵、整數、步驟、操作、元件及/或元件的存在，但不排除一個或多個其他特徵、整數、步驟、操作、元件、元件及/或其群組的存在或添加。本文所用用語“第一(first)”、“第二(second)”等被用作位於所述用語後面的名詞的標籤，且除非明確定義，否則所述用語並不隱含著任何類型的排序(例如，空間、時間、邏輯等)。此外，在兩個或更多個圖中可使用相同的參考編號來指代具有相同或相似的功能的部件、元件、區塊、電路、單元或模組。然而，這種用法僅是為了使例示簡潔且易於論述起見；所述用法並不隱含著這種元件或單元的構 造細節或架構細節在所有實施例中是相同的或者這些通常提及的部件/模組是實施本文中所公開特定實施例的教示內容的唯一方式。
除非另外定義，否則本文所用所有用語(包括技術及科學用語)的意義均與本主題所屬領域中的一般技術人員所通常理解的意義相同。
本文所用用語“模組”是指被配置成提供在本文中結合模組所闡述的功能的軟體、韌體及/或硬體的任意組合。在對本文中所闡述的任意實施方式應用用語“軟體”時，“軟體”可被實施為軟體封裝、代碼及/或指令集或指令。在對本文所述的任意實施方式應用用語“硬體”時，所述用語“硬體”可例如單獨地或以任何組合的形式包括硬接線電路、可程式設計電路、狀態機電路及/或儲存由可程式設計電路執行的指令的韌體。模組可籠統地或單獨地被實施為形成較大的系統(例如，但不限於積體電路(integrated circuit，IC)、系統晶片(system on-chip，SoC)等)的一部分的軟體、韌體及/或硬體。
本文所公開的主題提供支援列“主序”存取及行“主序”存取二者的動態隨機存取記憶體架構，以使得可利用實質上相等的速度及效率來對列與行二者進行存取。動態隨機存取記憶體架構包括：雙電晶體單電容器(2T1C)動態隨機存取記憶體單元的兩種配置；用於控制動態隨機存取記憶體架構的動態隨機存取記憶體命令；以及用於控制雙電晶體單電容器動態隨機存取記憶體架 構的這兩種配置且用於解決任何一致性問題的內部控制器。
圖1繪示根據本文所公開的主題的雙電晶體單電容器動態隨機存取記憶體單元100的第一配置的示例性實施例的示意圖。動態隨機存取記憶體單元100可包括第一電晶體T101、第二電晶體T102及電容器C101。第一電晶體T101及第二電晶體T102用作開關以存取或儲存在電容器C101上儲存的電壓。應注意，對於動態隨機存取記憶體單元100的所述配置而言，讀取操作是有損的(destructive)。
第一電晶體T101的第一端子可耦合到列位元線(row bit line，RBL)，且第一電晶體T101的第二端子可耦合到電容器C101的第一端子。第一電晶體T101的閘極端子可耦合到列字元線(row word line，RWL)。第二電晶體T102的第一端子可耦合到行位元線(column bit line，CBL)，且第二電晶體T102的第二端子可耦合到電容器C101的第一端子。第二電晶體T102的閘極端子可耦合到行字元線(column word line，CWL)。電容器C101的第一端子可被視為儲存節點。電容器C101的第二端子可耦合到地電位。
圖2繪示根據本文所公開的主題的可包括多個動態隨機存取記憶體單元100的陣列200的示例性實施例的示意圖。圖2所繪示的示例性實施例包括排列成四列及四行的16個動態隨機存取記憶體單元100，在所述16個動態隨機存取記憶體單元100中僅指出一個動態隨機存取記憶體單元100。應理解，陣列200可包括數目比圖2所繪示的動態隨機存取記憶體單元100的數目更多 或更少的動態隨機存取記憶體單元100。另外，陣列200可包括更多或更少的圖2所繪示的列及/或行。
陣列200還可包括預充電電路201a-201h、列字元線驅動器202a-202d、行字元線驅動器203a-203d、列感測放大器(sense amplifier，SA)204a-204d、列寫入驅動器205a-205d、行感測放大器206a-206d以及行寫入驅動器207a-207d。在一個實施例中，列感測放大器及行感測放大器可為差分感測放大器。
預充電電路201a-201d可分別耦合到列位元線208a-208d。預充電電路201e-201h可分別耦合到行位元線209a-209d。列字元線驅動器202a-202d的輸出可分別耦合到列字元線210a-210d。行字元線驅動器203a-203d的輸出可分別耦合到行字元線211a-211d。列感測放大器204a-204d的輸入可分別耦合到列位元線208a-208d。列寫入驅動器205a-205d的輸出可分別耦合到列位元線208a-208d。行感測放大器206a-206d的輸入可分別耦合到行位元線209a-209d。行寫入驅動器207a-207d的輸出可分別耦合到行位元線209a-209d。
圖3繪示根據本文所公開的主題的雙重列-行主序存取動態隨機存取記憶體300的示例性實施例的示意圖。動態隨機存取記憶體300可包括排列成四列及四行的16個陣列200(圖2所示)。應理解，動態隨機存取記憶體300可具有數目比圖3所繪示的動態隨機存取記憶體單元陣列200的數目更多或更少的動態隨機存取記憶體單元陣列200。還應理解，動態隨機存取記憶體300 可包括圖3所繪示的更多或更少的列及/或行。列感測放大器204可被配置成由排列成列的各陣列200(即，在圖3中上下排列的陣列)共用。相似地，行感測放大器206可被配置成由排列成行的各陣列200(即，在圖3中左右排列的陣列)共用。
動態隨機存取記憶體300還可包括列緩衝器301、行緩衝器302、多工器及全域感測放大器303及內部控制器304。列緩衝器301可耦合到列感測放大器204的相應的輸出，且行緩衝器302可耦合到行感測放大器206的相應的輸出。列緩衝器301及行緩衝器302可耦合到多工器及全域感測放大器303。多工器及全域感測放大器303可被配置成接收將被儲存在記憶體300中的資料及/或從記憶體300輸出資料。內部控制器304可耦合到列緩衝器301、行緩衝器302以及多工器及全域感測放大器303以控制列緩衝器301、行緩衝器302以及多工器及全域感測放大器303各自的操作。形成動態隨機存取記憶體300的各種元件可被集成到一個積體電路中，或者作為另外一種選擇可由一個或多個模組形成。
圖4繪示根據本文所公開的主題的雙電晶體單電容器動態隨機存取記憶體單元400的第二配置的示例性實施例的示意圖。動態隨機存取記憶體單元400可包括第一電晶體T401、第二電晶體T402及電容器C401。第一電晶體T401及第二電晶體T402用作開關以存取在電容器C401上儲存的電壓。應注意，對於動態隨機存取記憶體單元400的所述配置而言，讀取操作是無損的，但動態隨機存取記憶體單元400不允許進行併發讀取操作 (concurrent read operations)，這是因為列及行共用共用位元線及字元線。
第一電晶體T401的第一端子可耦合到寫入位元線(write bit line，WBL)，且第一電晶體T401的第二端子可耦合到電容器C401的第一端子。第一電晶體T401的閘極端子可耦合到寫入字元線(write word line，WWL)。第二電晶體T402的第一端子可耦合到列位元線/行字元線(RBL/CWL)，且第二電晶體T402的閘極端子可耦合到電容器C401的第一端子。第二電晶體T402的第二端子可耦合到列字元線/行位元線(RWL/CBL)。電容器C401的第一端子可被視為儲存節點。電容器C401的第二端子可耦合到地電位。
動態隨機存取記憶體單元400的配置提供列讀取及寫入存取、行讀取，但不提供基於行的寫入。寫入始終是基於列的寫入，即，列寫入及行寫入二者始終是列主序存取。另外，動態隨機存取記憶體單元400提供無損讀取的優點，動態隨機存取記憶體單元400還會實現較短的列迴圈時間。耦合到動態隨機存取記憶體單元400的列位元線(RBL)及行字元線(CWL)是可互換的且可選擇性地耦合到含有動態隨機存取記憶體單元400的陣列的同一埠。相似地，列字元線(RWL)及行位元線(CBL)是可互換的且可選擇性地耦合到含有動態隨機存取記憶體單元400的陣列的同一埠。如果將採用列主序存取的方式來對動態隨機存取記憶體單元400進行讀取，則第二電晶體T402的第一端子選擇性 地耦合到列位元線且第二電晶體T402的第二端子選擇性地耦合到列字元線。如果將採用行主序存取的方式來對動態隨機存取記憶體單元400進行讀取，則第二電晶體T402的第一端子選擇性地耦合到行字元線且第二電晶體T402的第二端子選擇性地耦合到行位元線。
如果動態隨機存取記憶體單元400處於非現用狀態且處於待機模式，則與第一電晶體T401耦合的寫入位元線節點與寫入字元線節點二者以及與第二電晶體T402耦合的列位元線/行字元線節點與列字元線/行位元線節點二者將被預充電至VDD。在列讀取期間，列字元線將從VDD躍遷到地電位。如果電容器C401的儲存節點高，則列位元線上的電壓將被下拉到VDD-ΔV，即被下拉到比VDD小的電壓。如果電容器C401的儲存節點低，則列位元線將維持處於VDD。列感測放大器將檢測列位元線上的所得電壓且將輸出所儲存位元的值。行讀取將以相似的方式運行。
圖5繪示根據本文所公開的主題的可包括多個動態隨機存取記憶體單元400的雙重列-行主序存取動態隨機存取記憶體500的示例性實施例的示意圖。圖5所繪示的動態隨機存取記憶體500的示例性實施例包括排列成四列及四行的16個動態隨機存取記憶體單元400，在所述16個動態隨機存取記憶體單元400中僅指出一個動態隨機存取記憶體單元400。應理解，動態隨機存取記憶體500可包括數目比圖2所繪示的動態隨機存取記憶體單元400的數目更多或更少的動態隨機存取記憶體單元400。另外，陣列 500可包括更多或更少的圖5所繪示的列及/或行。
動態隨機存取記憶體500還可包括預充電電路501a-501l、列字元線驅動器502a-502d、行字元線驅動器503a-503d、列感測放大器504a-504d、列寫入驅動器505a-505d、行感測放大器506a-506d以及寫入字元線驅動器507a-507d。在一個實施例中，列感測放大器及行感測放大器可為差分感測放大器。
預充電電路501a-501d可分別耦合到寫入位元線508a-508d。預充電電路501e-501h可分別耦合到列位元線/行字元線509a-509d。預充電電路501i-501l可分別耦合到列字元線/行位元線510a-510d。列字元線驅動器502a-502d的輸出也可分別耦合到列字元線/行位元線510a-510d。行字元線驅動器503a-503d的輸出可分別耦合到列位元線/行字元線509a-509d。列感測放大器504a-504d的輸入也可分別耦合到列位元線/行字元線509a-509d。列寫入驅動器505a-505d的輸出可分別耦合到寫入位元線508a-508d。行感測放大器506a-506d的輸入可分別耦合到列字元線/行位元線510a-510d。寫入字元線驅動器507a-507d的輸出可分別耦合到寫入字元線511a-511d。
圖6繪示根據本文所公開的主題的雙重列-行主序存取動態隨機存取記憶體600的示例性實施例的示意圖。動態隨機存取記憶體600可包括排列成四列及四行的16個陣列500(圖5所示)。應理解，動態隨機存取記憶體600可具有數目比圖6所繪示的動態隨機存取記憶體單元陣列500的數目更多或更少的動態隨 機存取記憶體單元陣列500。還應理解，動態隨機存取記憶體600可包括更多或更少的圖6所繪示的列及/或行。行感測放大器504可被配置成由排列成行的陣列500(即，在圖6中上下排列的陣列)共用。相似地，列感測放大器506可被配置成由排列成列的陣列500(即，在圖6中左右排列的陣列)共用。應注意，(使用動態隨機存取記憶體單元400的)動態隨機存取記憶體600的讀取路徑與(使用動態隨機存取記憶體單元100的)動態隨機存取記憶體300相同，且寫入路徑與傳統的動態隨機存取記憶體相同，即，寫入路徑是基於列主序存取。
動態隨機存取記憶體600還可包括列緩衝器601、行緩衝器602、多工器及全域感測放大器603及內部控制器604。列緩衝器601可耦合到列感測放大器504的相應的輸出，且行緩衝器602可耦合到行感測放大器506的相應的輸出。列緩衝器601及行緩衝器602可耦合到多工器及全域感測放大器603。內部控制器604可耦合到列緩衝器601、行緩衝器602以及多工器及全域感測放大器603以控制列緩衝器601、行緩衝器602以及多工器及全域感測放大器603各自的操作。形成動態隨機存取記憶體600的各種元件可被集成到一個積體電路中，或者作為另外一種選擇可由一個或多個模組形成。
內部控制器304(圖3所示)及內部控制器604(圖6所示)可被配置成可回應于命令來利用列緩衝器301、601以及行緩衝器302、602提供對動態隨機存取記憶體的列主序存取及行主序 存取二者。另外，內部控制器304及604在緩衝器命中的情形中利用列緩衝器及行緩衝器來減少對記憶體300及600的存取。
對於列主序存取功能而言，內部控制器304及604可回應於新命令，例如，用於將所選擇列啟動的啟動列(ACT_R)命令、用於對所選擇列進行讀取的讀取列(RD_R)命令、用於對所選擇列進行寫入的寫入列(WR_R)命令以及用於對所選擇列進行預充電的預充電列(PRE_R)命令。對於行主序存取功能而言，內部控制器304及604可回應於新命令，例如，用於將所選擇行啟動的啟動行(ACT_C)命令、用於對所選擇行進行讀取的讀取行(RD_C)命令、用於對所選擇行進行寫入的寫入行(WR_C)命令以及用於對所選擇行進行預充電的預充電行(PRE_C)命令。內部控制器304及604二者可回應於其他命令，所述其他命令包括但不限於用於對例如所選擇儲存區塊(bank)進行刷新的刷新(REF)命令、用於使例如所選擇儲存區塊斷電的斷電(PD)命令以及用於使所選擇儲存區塊進行自刷新的自刷新(SR)命令。
可作為中央處理器(central processing unit，CPU)或圖形處理單元(graphics processing unit，GPU)的一部分、而不作為本文所公開的內部動態隨機存取記憶體控制器304或604的一部分的記憶體控制器可被配置成提供資料一致性。舉例來說，對於其中在對列(或行)進行讀取之後對行(或列)進行讀取的情形中的動態隨機存取記憶體單元100而言，動態隨機存取記憶體單元100讀取操作是有損的且第一次讀取將對第二次讀取的內容 中的一些內容造成損壞。動態隨機存取記憶體單元400的讀取操作則是無損的，因此在對列(或行)進行讀取之後對行(或列)進行讀取的情形不存在資料一致性問題。由此，本文所公開的動態隨機存取記憶體架構可允許併發的啟動列(ACT_R)命令及啟動行(ACT_C)命令，但當記憶體控制器嘗試發出讀取列(RD_R)命令及讀取行(RD_C)命令時，記憶體控制器304可首先判斷這兩種讀取所讀取的單元是否存在衝突，且記憶體控制器304可在第二讀取命令之前發送預充電命令以恢復發生衝突的動態隨機存取記憶體單元的內容。
圖7繪示根據本文所公開的主題的在其中在對列(或行)進行讀取之後對行(或列)進行讀取的情形中為含有動態隨機存取記憶體單元100的記憶體300提供資料一致性的過程700的示例性實施例的流程圖。在701處開始過程700。在702處，請求記憶體控制器從列讀取資料的子集並從行讀取數據的子集。這涉及到ACT_R命令及緊接著的RD_R命令、以及ACT_C命令及緊接著的RD_C命令。在702處，記憶體控制器可首先發出ACT_R命令來使用列主序存取將整個所選擇列啟動。記憶體控制器接著可發出RD_R命令來讀取被啟動列中的目標資料。在703處，在發出ACT_C命令及RD_C命令之前，記憶體控制器可首先判斷用於行讀取的各目標動態隨機存取記憶體單元100中的任意目標動態隨機存取記憶體單元100是否與列讀取的各目標動態隨機存取記憶體單元100中的任意目標動態隨機存取記憶體單元100交疊或 衝突。舉例來說，如果在704處不存在衝突，則流程繼續前進到704，在704處記憶體控制器可發出使用行主序存取的ACT_C命令以及用於讀取被啟動行中的目標資料的RD_C命令。當來自列及行二者的資料返回到記憶體控制器時，流程在708處結束。
如果在703處存在衝突，則流程繼續前進到705，在705處記憶體控制器可發出PRE_R命令來關閉被啟動列以將動態隨機存取記憶體單元恢復到動態隨機存取記憶體的原始內容。流程繼續前進到706，在706處記憶體控制器接著可發出ACT_C命令，且在707處發出RD_C命令來讀取所選擇行中的目標資料。應理解，對列及行進行啟動及讀取的次序可顛倒，在對列及行進行啟動及讀取的次序被顛倒的情形中，如果存在衝突，記憶體控制器可在705處發出PRE_C命令來關閉被啟動行。在706處，記憶體控制器接著可發出ACT_R命令，且在707處發出RD_C命令來讀取所選擇列中的目標資料。
對於在寫入列(或行)操作之後接著進行讀取行(或列)操作的兩個動態隨機存取記憶體單元100及400而言會出現可能發生的另一種資料一致性問題。在這種情形中，在寫入操作之後進行的讀取操作可能會因寫入操作可能處於緩衝期階段而讀取舊的資料。為避免這種資料一致性問題，外部記憶體控制器可在讀取操作之前關閉緩衝器。
對於在寫入列(或行)操作之後接著進行寫入行(或列)操作的兩個動態隨機存取記憶體單元100及400而言會出現可能 發生的再一種資料一致性問題。在這種情形中，如果在列緩衝器之前將行緩衝器關閉，則將使用已被寫入到列緩衝器的較舊的資料來更新陣列。為避免這種資料一致性問題，記憶體控制器可採用與寫入操作相同的次序來對預充電命令進行排程，以使得最後被寫入的緩衝器將最後恢復動態隨機存取記憶體。
對於在讀取列(或行)操作之後接著進行寫入行(或列)操作的兩個動態隨機存取記憶體單元100及400而言會出現可能發生的再一種資料一致性問題。如果在列緩衝器之前將行緩衝器關閉，則將使用較舊的資料(行緩衝器中的讀取資料)來恢復動態隨機存取記憶體。為避免這種資料一致性問題，外部記憶體控制器可採用讀取/寫入操作的次序來對預充電命令進行排程。
圖8繪示根據本文所公開的主題的可包括提供列主序存取及行主序存取的動態隨機存取記憶體陣列的雙列直插式記憶體模組(DIMM)800的示例性實施例。雙列直插式記憶體模組800可包括安裝在印刷電路板(printed circuit board，PCB)803上的多個記憶體晶片801及模組控制器802。印刷電路板803可包括多個引腳804，在所述多個引腳804中僅指出一個引腳。在一個實施例中，雙列直插式記憶體模組800可包括一個或多個偏振切口(polarization notch)805。至少一個記憶體晶片801可包括一個或多個動態隨機存取記憶體陣列，與本文所公開的動態隨機存取記憶體陣列200及/或500相似，所述一個或多個動態隨機存取記憶體陣列提供列主序存取及行主序存取。模組控制器802可為雙 列直插式記憶體模組800提供控制功能。雙列直插式記憶體模組800還可包括與單列直插式記憶體模組(single in-line memory module，SIMM)及/或雙列直插式記憶體模組相關聯的形狀因數。應理解，雙列直插式記憶體模組800可包括數目比圖8所繪示的記憶體晶片801的數目及模組控制器802的數目更多或更少的記憶體晶片801及模組控制器802。
如所屬領域中的技術人員將認識到，可在寬廣的應用範圍中對本文所述新穎概念進行修改及變化。因此，所主張主題的範圍不應僅限於以上所論述的具體示例性教示內容中的任意教示內容，而是由申請專利範圍來界定。
100:雙電晶體單電容器動態隨機存取記憶體單元/動態隨機存取記憶體單元
C101:電容器
T101:第一電晶體
T102:第二電晶體
CBL:行位元線
CWL:行字元線
RBL:列位元線
RWL:列字元線

Claims (20)

  1. 一種記憶體裝置，包括：多個動態隨機存取記憶體單元的陣列，所述陣列被排列成多列動態隨機存取記憶體單元及多行動態隨機存取記憶體單元；以及記憶體控制器，處於所述記憶體裝置的內部且耦合到所述多個動態隨機存取記憶體單元的所述陣列，所述記憶體控制器被配置以接收被輸入到所述記憶體裝置的命令且回應於所接收的所述命令來控制對所述多個動態隨機存取記憶體單元的所述陣列的列主序存取及行主序存取，其中所述列主序存取以列為單位對所述陣列進行存取，並且所述行主序存取以行為單位對所述陣列進行存取。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中所述多個動態隨機存取記憶體單元的所述陣列還包括多條列位元線及多條行位元線，所述多條列位元線中的每一條各別的列位元線耦合到對應的列中的動態隨機存取記憶體單元，且所述多條行位元線中的每一條各別的行位元線耦合到對應的行中的動態隨機存取記憶體單元，所述記憶體裝置還包括：列緩衝器，耦合到所述多條列位元線；以及行緩衝器，耦合到所述多條行位元線，其中處於所述記憶體裝置內部的所述記憶體控制器還耦合到所述列緩衝器及所述行緩衝器且被配置成回應於所接收的所述命令來控制所述列緩衝器的操作及所述行緩衝器的操作。
  3. 如申請專利範圍第2項所述的記憶體裝置，還包括耦合到所述多條列位元線中的每一條及所述多條行位元線中的每一條的預充電電路。
  4. 如申請專利範圍第2項所述的記憶體裝置，其中所述記憶體裝置是雙列直插記憶體模組的一部分。
  5. 如申請專利範圍第1項所述的記憶體裝置，其中所述動態隨機存取記憶體單元中的每一個動態隨機存取記憶體單元包括雙電晶體單電容器記憶體單元。
  6. 如申請專利範圍第5項所述的記憶體裝置，其中所述雙電晶體單電容器記憶體單元的每一個電晶體包括直接耦合到所述電容器的儲存節點的端子。
  7. 如申請專利範圍第5項所述的記憶體裝置，其中所述雙電晶體單電容器記憶體單元的第一電晶體包括直接耦合到所述電容器的儲存節點的端子，且所述雙電晶體單電容器記憶體單元的第二電晶體包括直接耦合到所述電容器的所述儲存節點的閘極端子。
  8. 一種記憶體裝置，包括：多個動態隨機存取記憶體單元的陣列，所述陣列被排列成包括多列動態隨機存取記憶體單元及多行動態隨機存取記憶體單元，所述多個動態隨機存取記憶體單元的所述陣列還包括多條列字元線驅動器線及多條行字元線驅動器線，所述多條列字元線驅動器線中的每一條耦合到所述多列動態隨機存取記憶體單元中的一列動態隨機存取記憶體單元中的對應的動態隨機存取記憶體單元，且所述多條行字元線驅動器線中的每一條耦合到所述多行動 態隨機存取記憶體單元中的一行動態隨機存取記憶體單元中的對應的動態隨機存取記憶體單元；多個列字元線驅動器，所述多個列字元線驅動器中的每一個列字元線驅動器耦合到所述多列動態隨機存取記憶體單元中的一列動態隨機存取記憶體單元中的對應的動態隨機存取記憶體單元；多個行字元線驅動器，所述多個行字元線驅動器中的每一個行字元線驅動器耦合到所述多行動態隨機存取記憶體單元中的一行動態隨機存取記憶體單元中的對應的動態隨機存取記憶體單元；以及記憶體控制器，處於所述記憶體裝置的內部且耦合到所述多個列字元線驅動器及所述多個行字元線驅動器，所述記憶體控制器被配置以接收被輸入到所述記憶體裝置的命令且回應於所接收的所述命令來控制所述多個列字元線驅動器及所述多個行字元線驅動器以行或列為單位來提供對所述多個動態隨機存取記憶體單元的所述陣列的存取。
  9. 如申請專利範圍第8項所述的記憶體裝置，其中所述多個動態隨機存取記憶體單元的所述陣列還包括多條列位元線及多條行位元線，所述多條列位元線中的每一條各別的列位元線耦合到對應的列中的動態隨機存取記憶體單元，且所述多條行位元線中的每一條各別的行位元線耦合到對應的行中的動態隨機存取記憶體單元，所述記憶體裝置還包括：列緩衝器，耦合到所述多條列位元線；以及 行緩衝器，耦合到所述多條行位元線，其中處於所述記憶體裝置內部的所述記憶體控制器還耦合到所述列緩衝器及所述行緩衝器且被配置成回應於所接收的所述命令來控制所述列緩衝器的操作及所述行緩衝器的操作。
  10. 如申請專利範圍第9項所述的記憶體裝置，還包括耦合到所述多條列位元線中的每一條及所述多條行位元線中的每一條的預充電電路。
  11. 如申請專利範圍第9項所述的記憶體裝置，其中所述記憶體裝置是雙列直插記憶體模組的一部分。
  12. 如申請專利範圍第8項所述的記憶體裝置，其中所述動態隨機存取記憶體單元中的每一個動態隨機存取記憶體單元包括雙電晶體單電容器記憶體單元。
  13. 如申請專利範圍第12項所述的記憶體裝置，其中所述雙電晶體單電容器記憶體單元的每一個電晶體包括直接耦合到所述電容器的第一端子的端子。
  14. 如申請專利範圍第12項所述的記憶體裝置，其中所述雙電晶體單電容器記憶體單元的第一電晶體包括直接耦合到所述電容器的第一端子的端子，且所述雙電晶體單電容器記憶體單元的第二電晶體包括直接耦合到所述電容器的所述第一端子的閘極端子。
  15. 一種記憶體模組，包括：多個動態隨機存取記憶體單元的陣列，所述陣列被排列成多列動態隨機存取記憶體單元及多行動態隨機存取記憶體單元；以及 記憶體控制器，處於所述記憶體模組的內部且耦合到所述多個動態隨機存取記憶體單元的所述陣列，所述記憶體控制器被配置以接收被輸入到所述記憶體模組的命令且回應於所接收的所述命令來控制對所述多個動態隨機存取記憶體單元的所述陣列的列主序存取及行主序存取，其中所述列主序存取以列為單位對所述陣列進行存取，並且所述行主序存取以行為單位對所述陣列進行存取，所述記憶體模組還包括雙列直插記憶體模組形狀因數。
  16. 如申請專利範圍第15項所述的記憶體模組，其中所述多個動態隨機存取記憶體單元的所述陣列還包括多條列位元線及多條行位元線，所述多條列位元線中的每一條各別的列位元線耦合到對應的列中的動態隨機存取記憶體單元，且所述多條行位元線中的每一條各別的行位元線耦合到對應的行中的動態隨機存取記憶體單元，所述記憶體模組還包括：列緩衝器，耦合到所述多條列位元線；以及行緩衝器，耦合到所述多條行位元線，其中處於所述記憶體模組的內部的所述記憶體控制器還耦合到所述列緩衝器及所述行緩衝器且被配置成回應於所接收的所述命令來控制所述列緩衝器的操作及所述行緩衝器的操作。
  17. 如申請專利範圍第16項所述的記憶體模組，還包括耦合到所述多條列位元線中的每一條及所述多條行位元線中的每一條的預充電電路。
  18. 如申請專利範圍第15項所述的記憶體模組，其中所 述動態隨機存取記憶體單元中的每一個動態隨機存取記憶體單元包括雙電晶體單電容器記憶體單元。
  19. 如申請專利範圍第18項所述的記憶體模組，其中所述雙電晶體單電容器記憶體單元的每一個電晶體包括直接耦合到所述電容器的儲存節點的端子。
  20. 如申請專利範圍第18項所述的記憶體模組，其中所述雙電晶體單電容器記憶體單元的第一電晶體包括直接耦合到所述電容器的儲存節點的端子，且所述雙電晶體單電容器記憶體單元的第二電晶體包括直接耦合到所述電容器的所述儲存節點的閘極端子。
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