JP2013084325A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】セット動作・リセット動作時の可変抵抗素子の抵抗値のばらつきを抑制できる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１配線ＷＬ０〜ＷＬ２と、第２配線ＢＬ０〜ＢＬ２と、第１配線と第２配線との間に接続され可変抵抗素子を備えたメモリセルＭＣ００〜ＭＣ２２を配列してなるメモリセルアレイと、選択メモリセルに接続された選択第１配線ＷＬ１に第１電圧を印加するとともに、選択メモリセルに接続された選択第２配線ＢＬ１，ＢＬ２に第１電圧より電圧値の低い第２電圧を印加する電圧印加動作を行うように構成された制御回路とを備える。制御回路は、第２電圧の電圧値を複数の異なる電圧値から選択して、第２電圧を出力可能に構成されている。
【選択図】図８

Description

本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。

近年、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。メモリセルに対するデータの書き込みは、可変抵抗素子に所定のセット電圧を印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、リセット電圧をセット動作時とは逆方向に印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。

このような抵抗変化型メモリにおけるセット動作・リセット動作時に、可変抵抗素子の抵抗値がばらつくと、メモリセルに正確なデータを記憶させることができない。そのため、抵抗変化型メモリにおけるセット動作・リセット動作時には、可変抵抗素子の抵抗値のばらつきを抑制する必要がある。

特開２００６−２０２４１１号公報 特開２００６−１３４３９８号公報

以下に記載の発明の実施の形態は、動作時に、可変抵抗素子の抵抗値のばらつきを抑制することのできる不揮発性半導体記憶装置を提供するものである。

一の実施の形態に係る不揮発性半導体記憶装置は、第１配線と、第２配線と、第１配線と第２配線との間に接続され可変抵抗素子を備えたメモリセルを配列してなるメモリセルアレイと、選択メモリセルに接続された選択第１配線に第１電圧を印加するとともに、選択メモリセルに接続された選択第２配線に第１電圧より電圧値の低い第２電圧を印加する電圧印加動作を行うように構成された制御回路とを備える。制御回路は、第２電圧の電圧値を複数の異なる電圧値から選択して、第２電圧を出力可能に構成されている。

本発明の実施の形態に係る不揮発性半導体記憶装置のブロック図である。 メモリセルアレイ１の一部の斜視図である。 図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。 可変抵抗素子ＶＲの電流−電圧特性を説明する図である。 メモリセルアレイ１の別の構成例を示す。 メモリセルアレイ１の別の構成例を示す。 メモリセルアレイ１及びその周辺回路の回路図である。 第１の実施の形態に係る不揮発性半導体記憶装置の動作を説明するための回路図である。 第１の実施の形態に係る不揮発性半導体記憶装置の動作特性を説明する図である。 第２の実施の形態に係る不揮発性半導体記憶装置の動作を説明するための回路図である。 第２の実施の形態に係る不揮発性半導体記憶装置の動作特性を説明する図である。 第３の実施の形態に係る不揮発性半導体記憶装置の動作を説明するための回路図である。 第３の実施の形態に係る不揮発性半導体記憶装置の動作特性を説明する図である。 実施の形態に係る不揮発性半導体記憶装置の動作を説明するための回路図である。 実施の形態に係る不揮発性半導体記憶装置の動作を説明するための回路図である。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。

［第１の実施の形態］
［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。この不揮発性メモリは、可変抵抗素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。

また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。

データ入出力バッファ４は、外部のホスト９にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。

また、ホスト９からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホスト９からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。

ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホスト９からのコマンドをコマンド・インターフェイス６を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト９は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。

また、ステートマシン７によって電圧生成回路１０が制御される。この制御により、電圧生成回路１０は任意の電圧、任意のタイミングのパルスを出力することが可能となる。

ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のシリコン基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。

［メモリセルアレイ及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。なお、図２〜図４では、３本のワード線ＷＬ及び３本のビット線ＢＬのみが図示されているが、３本より大きい数のワード線ＷＬ及びビット線ＢＬが１つのメモリセルアレイ中に含まれてもよいことは言うまでもない。

［メモリセルＭＣ］
メモリセルＭＣは、例えば図３に示すように、可変抵抗素子ＶＲとダイオードＤＩの直列接続回路で構成される。電極ＥＬ１〜ＥＬ３の電極の材料としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮ、Ｗ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。

［ダイオードＤＩ］
メモリセルＭＣにおいて、可変抵抗素子ＶＲと直列にダイオードＤＩを接続することにより、メモリセルＭＣに整流機能を持たせることができる。ダイオードＤＩとしては、例えばｐ型層及びｎ型層を備えるＰＮ接合ダイオードが用いられる。また、ダイオードＤＩとして、ＰＮ接合ダイオードのほかに、ショットキーダイオード、ＰＩＮダイオード等の各種ダイオード等を用いることもできる。なお、可変抵抗素子ＶＲが整流機能を内蔵していればダイオードＤＩはなくても構わない。

［可変抵抗素子ＶＲ］
可変抵抗素子ＶＲとしては、電圧印加によって電流、熱、化学エネルギー等を介して抵抗値を変化させることができるものが用いられる。可変抵抗素子ＶＲとしては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、固体電解質の性質を有するＣＢＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電圧印加によって抵抗変化を起こすＲｅＲＡＭ素子等が挙げられる。

可変抵抗素子ＶＲの一例として、電圧印加によって抵抗変化を起こすＲｅＲＡＭ素子について説明する。図４は、電圧印加によって抵抗変化を起こすＲｅＲＡＭ素子の電流−電圧特性を示す図である。可変抵抗素子ＶＲは、異なる抵抗状態によってデータを記憶する。以下では、可変抵抗素子が高抵抗状態である場合のメモリセルＭＣの状態を「リセット状態」、可変抵抗素子が低抵抗状態である場合のメモリセルＭＣの状態を「セット状態」と呼ぶ。また、リセット状態のメモリセルＭＣをセット状態に遷移させる動作を「セット動作」、セット状態のメモリセルＭＣをリセット状態に遷移させる動作を「リセット動作」と呼ぶ。この可変抵抗素子ＶＲは、図４に示すように、印加電圧の方向によって電流−電圧特性が非対称となる性質であり、整流機能を有している。

リセット状態のメモリセルＭＣに対して順方向に電圧を印加した場合、印加電圧が０Ｖ近傍からセット電圧Ｖｓｅｔまでの範囲では、メモリセルＭＣはリセット状態のままであり、メモリセルＭＣに流れるセル電流は印加電圧の変化に応じて可逆的に変化する（矢印ａ０）。そして、印加電圧がセット電圧Ｖｓｅｔ以上になると、メモリセルＭＣの状態は、リセット状態からセット状態に非可逆的に遷移する（セット動作）（矢印ａ１）。リセット状態からセット状態に遷移するセット電圧Ｖｓｅｔの値は、可変抵抗素子ＶＲ毎に異なる。

一方、セット状態のメモリセルＭＣに対して順方向に電圧を印加した場合、メモリセルＭＣに流れるセル電流は印加電圧の変化に応じて可逆的に変化する（矢印ａ２）。しかし、セット状態のメモリセルＭＣは、順方向の電圧である限り、印加電圧を大きくしていってもリセット状態に遷移しない。

セット状態のメモリセルＭＣに逆方向に電圧を印加した場合、印加電圧が０Ｖからリセット電圧Ｖｒｅｓｅｔまでの範囲では、メモリセルＭＣはセット状態のままであり、メモリセルＭＣに流れるセル電流は印加電圧の変化に応じて可逆的に変化する（矢印ａ３）。そして、印加電圧がリセット電圧Ｖｒｅｓｅｔ以下になると、メモリセルＭＣの状態は、セット状態からリセット状態に非可逆的に遷移する（リセット動作）。セット状態からリセット状態に遷移するセット電圧Ｖｒｅｓｅｔの値は、可変抵抗素子ＶＲ毎に異なる。

リセット状態のメモリセルＭＣに逆方向に電圧を印加した場合、メモリセルＭＣに流れるセル電流は印加電圧の変化に応じて可逆的に変化する（矢印ａ３）。しかし、リセット状態のメモリセルＭＣは、逆方向の電圧である限り、印加電圧を大きくしていってもセット状態に遷移しない。

［メモリセルアレイの変形例］
また、図５に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図６は、図５のＩＩ−ＩＩ’断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０、ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１、ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２、ＭＣ３で共有されている。

また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ１は、幾つかのメモリセル群ＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、メモリセル群ＭＡＴ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。

［メモリセルアレイ及びその周辺回路］
図７は、メモリセルアレイ１及びその周辺回路の回路図である。ここでは、説明を簡単にするため、積層構造のうちの１層を例として説明を進める。また、図７では、メモリセルＭＣを可変抵抗素子ＶＲとダイオードＤＩとを直列接続したものとして表示している。しかし、上述のように、可変抵抗素子ＶＲが整流機能を内蔵していれば、ダイオードＤＩは省略可能である。図７において、メモリセルＭＣを構成するダイオードＤＩのアノードはワード線ＷＬに接続され、カソードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。各ワード線ＷＬの一端はロウ制御回路３の一部である選択回路３ａに接続されている。また、各ビット線ＢＬの一端はカラム制御回路２の一部である選択回路２ａに接続されている。

選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＰＭＯＳトランジスタＱＰ１のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線ＷＤＳに接続されている。選択ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖｓｓに接続されている。トランジスタＱＰ１、ＱＮ１の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号ＷＳｉ（ｉ＝０〜２）が供給されている。

また、選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０のソースは、高電位電源Ｖｃｃに接続されている。選択ＮＭＯＳトランジスタＱＮ０のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すビット線側ドライブセンス線ＢＤＳに接続されている。トランジスタＱＰ０、ＱＮ０の共通ドレインは、ビット線ＢＬに接続され、共通ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉ（ｉ＝０〜２）が供給されている。

［不揮発性半導体記憶装置の動作］
次に、本実施の形態の不揮発性半導体記憶装置のセット動作について説明する。図８は、本実施の形態の不揮発性半導体記憶装置のセット動作時におけるワード線ＷＬ及びビット線ＢＬに印加される電圧を示す図である。図９は、本実施の形態の不揮発性半導体記憶装置のセット動作時におけるメモリセルＭＣの電流−電圧特性を示す図である。

上述のように、セット動作は、高抵抗状態（リセット状態）のメモリセルＭＣに対してセット電圧Ｖｓｅｔを印加することにより行われる。図８は、ワード線ＷＬ１及びビット線ＢＬ１、ＢＬ２を選択して、メモリセルＭＣ１１、ＭＣ１２にセット動作を行う例を示している。図８に示すように、選択ワード線ＷＬ１には、セット電圧Ｖｓｅｔが印加され、非選択ワード線ＷＬ０、ＷＬ２には、非選択ワード線電圧（例えば０Ｖ）が印加される。また、選択ビット線ＢＬ１、ＢＬ２には、選択ビット線電圧（例えば０Ｖ）が印加され、非選択ビット線ＢＬ０には、非選択ビット線電圧（例えば２Ｖ）が印加される。

図８に示す電圧印加動作により、選択メモリセルＭＣ１１、ＭＣ１２には、セット電圧Ｖｓｅｔが印加される。その結果、可変抵抗素ＶＲの抵抗値が変化する。選択メモリセルＭＣは、セット電圧Ｖｓｅｔの印加後に行われる抵抗値判定動作により、抵抗値が所定の値まで低下したか否かが判定される。選択メモリセルＭＣの抵抗値判定動作には、例えばカラム制御回路２内に設けられるセンスアンプが用いられる。選択メモリセルＭＣの抵抗値判定動作では、所定の電圧を選択メモリセルＭＣに印加した際に選択メモリセルＭＣを介してビット線ＢＬに流れるセル電流Ｉｃｅｌｌが、判定値Ｉｔｈ＿ｓｅｔを超えるか否かを判定することができる。判定値Ｉｔｈ＿ｓｅｔを超えるセル電流Ｉｃｅｌｌが流れる選択メモリセルＭＣは、可変抵抗素子ＶＲが低抵抗状態（セット状態）に遷移したと判定される。

なお、セット電圧Ｖｓｅｔは、印加動作を繰り返す毎に電圧値を変更することができる。例えば、ある回のセット電圧Ｖｓｅｔの印加でも選択メモリセルＭＣの可変抵抗素子ＶＲの抵抗値が所定の値まで変化しなかった場合、セット電圧Ｖｓｅｔの電圧値を所定のステップアップ値だけ増加させて再度セット電圧Ｖｓｅｔを印加することができる。

ここで、本実施の形態のセット動作においては、選択メモリセルＭＣの抵抗値が所定の値まで変化した場合、選択ビット線ＢＬに印加する電圧値を変更する。図８は、選択メモリセルＭＣ１２の抵抗値が所定の値まで変化し、選択ビット線ＢＬ２の電圧を変更（例えば、０Ｖから０．２Ｖへ）した例を示している。

次に、図９を参照して、選択ビット線ＢＬに印加する電圧値を変更するための条件について説明する。図９の横軸はセット電圧Ｖｓｅｔの電圧値を示しており、縦軸は選択メモリセルＭＣの抵抗値判定動作の際にビット線ＢＬへと流れるセル電流Ｉｃｅｌｌの値を示している。図９のドットは、複数回印加されるセット電圧Ｖｓｅｔの値と、選択メモリセルＭＣの抵抗値判定動作の際に選択メモリセルＭＣを流れる電流値Ｉｃｅｌｌとの間の関係を示している。

セット動作時には、セット電圧Ｖｓｅｔの印加に従い、選択メモリセルＭＣ１１、ＭＣ１２の抵抗値が減少する。図９に示すように、選択ワード線ＷＬ１にセット電圧Ｖｓｅｔ、選択ビット線ＢＬ１、ＢＬ２に電圧０Ｖが印加されている場合、ビット線電圧０Ｖの場合の電流−電圧特性に従って、選択メモリセルＭＣ１１、ＭＣ１２の抵抗値が変化し、セル電流Ｉｃｅｌｌの値が変化する。上述のように、選択メモリセルＭＣの抵抗値判定動作において、セル電流Ｉｃｅｌｌの値が所定の判定値Ｉｔｈ＿ｓｅｔを超えた場合、選択メモリセルＭＣの抵抗状態が低抵抗状態に遷移したと判定され、セット動作が終了する。

ここで、本実施の形態の選択メモリセルＭＣの抵抗値判定動作では、判定値Ｉｔｈ＿ｓｅｔに加えて、判定値Ｉｔｈ＿ｓｅｔ＿ｌ（Ｉｔｈ＿ｓｅｔ＿ｌ＜Ｉｔｈ＿ｓｅｔ）が設定される。本実施の形態のセット動作では、選択メモリセルＭＣの抵抗値判定動作において、セル電流Ｉｃｅｌｌが判定値Ｉｔｈ＿ｓｅｔ＿ｌを超え、且つ判定値Ｉｔｈ＿ｓｅｔ以下の場合に、ビット線電圧を０Ｖから０．２Ｖへと変更する。図８に示すように選択ビット線ＢＬ２の電圧が０．２Ｖに変更された場合、その後のセット電圧Ｖｓｅｔの印加動作では、選択メモリセルＭＣ１２にはセット電圧Ｖｓｅｔより０．２Ｖだけ小さい電圧が印加される。この場合、図９に示すビット線電圧０．２Ｖの場合の電流−電圧特性に従って、選択メモリセルＭＣ１２の抵抗値が変化し、セル電流Ｉｃｅｌｌの値が変化する。このように、本実施の形態のセット動作においては、選択メモリセルＭＣの抵抗値判定動作の際に選択メモリセルＭＣに流れる電流値に基づき、ビット線ＢＬに印加する電圧の値を複数の異なる電圧値から選択し、変更する。

［効果］
図９に示すように、選択メモリセルＭＣの抵抗値判定動作の際のセル電流Ｉｃｅｌｌの値が、判定値Ｉｔｈ＿ｓｅｔ＿ｌを超え、且つ判定値Ｉｔｈ＿ｓｅｔ以下の場合、選択メモリセルＭＣはセット状態に遷移する直前である。このときビット線電圧を０Ｖとしてセット電圧Ｖｓｅｔを印加すると、ビット線電圧０Ｖの場合の電流−電圧特性に従って抵抗値が変化し、セット動作後の選択メモリセルのセル電流Ｉｃｅｌｌの値は判定値Ｉｔｈ＿ｓｅｔを大きく超える（図９の符号Ｘ）。セット動作完了時に、メモリセルＭＣに流れるセル電流Ｉｃｅｌｌの値が判定値Ｉｔｈ＿ｓｅｔ近傍にあるメモリセルＭＣと、判定値Ｉｔｈ＿ｓｅｔを大きく超えるメモリセルＭＣとでは、可変抵抗素子ＶＲの抵抗値が大きくばらついてしまい、その後の、データ読み出し時に不具合が生じるおそれがある。

しかし、本実施の形態に係る不揮発性半導体記憶装置は、選択メモリセルＭＣの抵抗値判定動作の際のセル電流Ｉｃｅｌｌの値が、判定値Ｉｔｈ＿ｓｅｔ＿ｌを超え、且つ判定値Ｉｔｈ＿ｓｅｔ以下の場合、ビット線ＢＬに印加する電圧の値を変更している。その結果、次のセット電圧Ｖｓｅｔの印加動作では、ビット線電圧０．２Ｖの場合の電流−電圧特性に従って、選択メモリセルＭＣの抵抗値が変化し、セル電流Ｉｃｅｌｌの値が大きく変化することがない。従って、セット動作完了時に、メモリセルＭＣに流れるセル電流Ｉｃｅｌｌが判定値Ｉｔｈ＿ｓｅｔを大きく超えることがない。本実施の形態に係る不揮発性半導体記憶装置によれば、セット動作後の可変抵抗素子ＶＲの抵抗値のばらつきを抑制することができる。

［第２の実施の形態］
次に、第２の実施の形態の不揮発性半導体記憶装置を、図１０及び図１１を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。

第２の実施の形態に係る不揮発性半導体記憶装置は、選択ビット線ＢＬの電圧を変更するための判定値の数が、第１の実施の形態と異なる。

図１０は、本実施の形態の不揮発性半導体記憶装置のセット動作時におけるワード線ＷＬ及びビット線ＢＬに印加される電圧を示す図である。図１１は、本実施の形態の不揮発性半導体記憶装置のセット動作時におけるメモリセルＭＣの電流−電圧特性を示す図である。

本実施の形態のセット動作においては、選択メモリセルＭＣの抵抗値が所定の値まで変化した場合、選択ビット線ＢＬに印加する電圧値を変更する。図１０は、選択メモリセルＭＣ１２の抵抗値が所定の値まで変化した後に、選択ビット線ＢＬ２の電圧を変更（例えば、０Ｖから０．１Ｖへ）し、選択メモリセルＭＣ１２の抵抗値が更に変化した後には、選択ビット線ＢＬ２の電圧を変更（例えば、０．１Ｖから０．２Ｖへ）した例を示している。

次に、図１１を参照して、選択ビット線ＢＬに印加する電圧値を変更するための条件について説明する。本実施の形態の選択メモリセルＭＣの抵抗値判定動作では、判定値Ｉｔｈ＿ｓｅｔに加えて、判定値Ｉｔｈ＿ｓｅｔ＿ｌ１、Ｉｔｈ＿ｓｅｔ＿ｌ２の２つの判定値が設定される（Ｉｔｈ＿ｓｅｔ＿ｌ１＜Ｉｔｈ＿ｓｅｔ＿ｌ２＜Ｉｔｈ＿ｓｅｔ）。本実施の形態のセット動作では、選択メモリセルＭＣの抵抗値判定動作において、セル電流Ｉｃｅｌｌが判定値Ｉｔｈ＿ｓｅｔ＿ｌ１を超え、且つ判定値Ｉｔｈ＿ｓｅｔ＿ｌ２以下の場合に、ビット線電圧を０Ｖから０．１Ｖへと変更する。また、本実施の形態のセット動作では、選択メモリセルＭＣの抵抗値判定動作において、セル電流Ｉｃｅｌｌが判定値Ｉｔｈ＿ｓｅｔ＿ｌ２を超え、且つ判定値Ｉｔｈ＿ｓｅｔ以下の場合に、ビット線電圧を０．１Ｖから０．２Ｖへと変更する。選択ビット線ＢＬ２の電圧が０．１Ｖ又は０．２Ｖに変更された場合、その後のセット電圧Ｖｓｅｔの印加動作では、選択メモリセルＭＣ１２にはセット電圧Ｖｓｅｔより０．２Ｖだけ小さい電圧が印加される。この場合、図１１に示すように、それぞれビット線電圧０．１Ｖ又は０．２Ｖの場合の電流−電圧特性に従って、選択メモリセルＭＣ１２の抵抗値が変化し、セル電流Ｉｃｅｌｌの値が変化する。このように、本実施の形態のセット動作においては、選択メモリセルＭＣの抵抗値判定動作の際に選択メモリセルＭＣに流れる電流値に基づき、ビット線ＢＬに印加する電圧の値を複数の異なる電圧値から選択し、変更する。

［効果］
本実施の形態に係る不揮発性半導体記憶装置は、選択メモリセルＭＣの抵抗値判定動作の際のセル電流Ｉｃｅｌｌの値が、判定値Ｉｔｈ＿ｓｅｔ＿ｌ１を超えた場合、又は、判定値Ｉｔｈ＿ｓｅｔ＿ｌ２を超えた場合、ビット線ＢＬに印加する電圧の値を変更している。その結果、選択メモリセルＭＣの抵抗値の減少にあわせて、選択メモリセルＭＣに印加される電圧を減少させることができる。その結果、セット動作完了時に、メモリセルＭＣに流れるセル電流Ｉｃｅｌｌが判定値Ｉｔｈ＿ｓｅｔを大きく超えることがない。本実施の形態に係る不揮発性半導体記憶装置によれば、セット動作後の可変抵抗素子ＶＲの抵抗値のばらつきを抑制することができる。

［第３の実施の形態］
次に、第３の実施の形態の不揮発性半導体記憶装置を、図１２及び図１３を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。

上述の第１及び第２の実施の形態では、セット動作時における電圧印加動作を説明した。これに対し、本実施の形態では、リセット動作における電圧印加動作を説明する。

［不揮発性半導体記憶装置の動作］
本実施の形態の不揮発性半導体記憶装置のリセット動作について説明する。図１２は、本実施の形態の不揮発性半導体記憶装置のリセット動作時におけるワード線ＷＬ及びビット線ＢＬに印加される電圧を示す図である。図１３は、本実施の形態の不揮発性半導体記憶装置のリセット動作時におけるメモリセルＭＣの電流−電圧特性を示す図である。

上述のように、リセット動作は、低抵抗状態（セット状態）のメモリセルＭＣに対してセット電圧とは逆方向にリセット電圧Ｖｒｅｓｅｔを印加することにより行われる。図１２は、ビット線ＢＬ１及びワード線ＷＬ０、ＷＬ１を選択して、メモリセルＭＣ１１、ＭＣ０１にリセット動作を行う例を示している。図１２に示すように、選択ビット線ＢＬ１には、リセット電圧Ｖｒｅｓｅｔが印加され、非選択ビット線ＢＬ０、ＢＬ２には、非選択ビット線電圧（例えば１Ｖ）が印加される。また、選択ワード線ＷＬ０、ＷＬ１には、選択ワード線電圧（例えば０Ｖ）が印加され、非選択ワード線ＷＬ２には、非選択ワード線電圧（例えば２Ｖ）が印加される。

図１２に示す電圧印加動作により、選択メモリセルＭＣ１１、ＭＣ０１には、ダイオードＤＩの逆バイアス方向にリセット電圧Ｖｒｅｓｅｔが印加される。その結果、可変抵抗素ＶＲの抵抗値が変化する。選択メモリセルＭＣは、リセット電圧Ｖｒｅｓｅｔの印加後に行われる抵抗値判定動作により、抵抗値が所定の値まで増加したか否かが判定される。選択メモリセルＭＣの抵抗値判定動作では、所定の電圧を選択メモリセルＭＣに印加した際に選択メモリセルＭＣを介してビット線ＢＬに流れるセル電流Ｉｃｅｌｌが、判定値Ｉｔｈ＿ｒｅｓｅｔ未満となったか否かを判定することができる。セル電流Ｉｃｅｌｌが判定値Ｉｔｈ＿ｒｅｓｅｔを下回った場合、選択メモリセルＭＣは、可変抵抗素子ＶＲが高抵抗状態（リセット状態）に遷移したと判定される。

なお、リセット電圧Ｖｒｅｓｅｔは、印加動作を繰り返す毎に電圧値を変更することができる。例えば、ある回のリセット電圧Ｖｒｅｓｅｔの印加でも選択メモリセルＭＣの可変抵抗素子ＶＲの抵抗値が所定の値まで変化しなかった場合、リセット電圧Ｖｒｅｓｅｔの電圧値を所定のステップアップ値だけ増加させて再度リセット電圧Ｖｒｅｓｅｔを印加することができる。

ここで、本実施の形態のリセット動作においては、選択メモリセルＭＣの抵抗値が所定の値まで変化した場合、選択ワード線ＷＬに印加する電圧値を変更する。図１２は、選択メモリセルＭＣ０１の抵抗値が所定の値まで変化し、選択ワード線ＷＬ０の電圧を変更（例えば、０Ｖから０．２Ｖへ）した例を示している。

次に、図１３を参照して、選択ワード線ＷＬに印加する電圧値を変更するための条件について説明する。リセット動作時には、リセット電圧Ｖｒｅｓｅｔの印加に従い、選択メモリセルＭＣ１１、ＭＣ０１の抵抗値が増加する。図１３に示すように、選択ビット線ＢＬ１にリセット電圧Ｖｒｅｓｅｔ、選択ワード線ＷＬ１、ＷＬ０に電圧０Ｖが印加されている場合、ビット線電圧０Ｖの場合の電流−電圧特性に従って、選択メモリセルＭＣ１１、ＭＣ０１の抵抗値が変化し、セル電流Ｉｃｅｌｌの値が変化する。上述のように、選択メモリセルＭＣの抵抗値判定動作において、セル電流Ｉｃｅｌｌの値が所定の判定値Ｉｔｈ＿ｒｅｓｅｔ未満であると判定された場合、選択メモリセルＭＣの抵抗状態が高抵抗状態に遷移したと判定され、リセット動作が終了する。

ここで、本実施の形態の選択メモリセルＭＣの抵抗値判定動作では、判定値Ｉｔｈ＿ｒｅｓｅｔに加えて、判定値Ｉｔｈ＿ｒｅｓｅｔ＿ｈ（Ｉｔｈ＿ｒｅｓｅｔ＜Ｉｔｈ＿ｒｅｓｅｔ＿ｈ）が設定される。本実施の形態のリセット動作では、選択メモリセルＭＣの抵抗値判定動作において、セル電流Ｉｃｅｌｌが判定値Ｉｔｈ＿ｒｅｓｅｔ＿ｈ未満であり、且つ判定値Ｉｔｈ＿ｒｅｓｅｔ以上の場合に、ワード線電圧を０Ｖから０．２Ｖへと変更する。図１２に示すように選択ワード線ＷＬ０の電圧が０．２Ｖに変更された場合、その後のリセット電圧Ｖｒｅｓｅｔの印加動作では、選択メモリセルＭＣ０１にはリセット電圧Ｖｒｅｓｅｔより０．２Ｖだけ小さい電圧が印加される。この場合、図１３に示すビット線電圧０．２Ｖの場合の電流−電圧特性に従って、選択メモリセルＭＣ０１の抵抗値が変化し、セル電流Ｉｃｅｌｌの値が変化する。このように、本実施の形態のリセット動作においては、選択メモリセルＭＣの抵抗値判定動作の際に選択メモリセルＭＣに流れる電流値に基づき、ビット線ＢＬに印加する電圧の値を複数の異なる電圧値から選択し、変更する。

［効果］
本実施の形態に係る不揮発性半導体記憶装置は、選択メモリセルＭＣの抵抗値判定動作の際のセル電流Ｉｃｅｌｌの値が、判定値Ｉｔｈ＿ｒｅｓｅｔ＿ｈ未満であり、且つ判定値Ｉｔｈ＿ｒｅｓｅｔ以上の場合、ビット線ＢＬに印加する電圧の値を変更している。その結果、次のリセット電圧Ｖｒｅｓｅｔの印加動作では、ビット線電圧０．２Ｖの場合の電流−電圧特性に従って、選択メモリセルＭＣの抵抗値が変化し、セル電流Ｉｃｅｌｌの値が大きく変化することがない。従って、リセット動作完了時に、メモリセルＭＣに流れるセル電流Ｉｃｅｌｌが判定値Ｉｔｈ＿ｒｅｓｅｔを大きく下回ることがない。本実施の形態に係る不揮発性半導体記憶装置によれば、リセット動作後の可変抵抗素子ＶＲの抵抗値のばらつきを抑制することができる。

以上、本発明のいくつかの実施の形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

例えば、上述の実施の形態では、選択メモリセルＭＣの抵抗値判定動作は、所定の電圧を印加した際に流れるセル電流Ｉｃｅｌｌの値により行っていた。図１４は、実施の形態の不揮発性半導体記憶装置の抵抗値判定動作時における選択ワード線ＷＬ１及び選択ビット線ＢＬ１に印加される電圧を示す図である。例えば、第１の実施の形態のように、セル電流Ｉｃｅｌｌが判定値Ｉｔｈ＿ｓｅｔ＿ｌ、又は、判定値Ｉｔｈ＿ｓｅｔを超えているか否かを判定する場合、選択ワード線ＷＬ１に読み出し電圧Ｖｒｅａｄを印加し、選択ビット線ＢＬ１に電圧０Ｖを印加する。このとき、選択メモリセルＭＣ１１に流れるセル電流Ｉｃｅｌｌの電流値が判定値Ｉｔｈ＿ｓｅｔ＿ｌ、又は、判定値Ｉｔｈ＿ｓｅｔを超えているか否かを、ロウ制御回路３内に設けられたデコーダにより判定することができる。

また、選択メモリセルＭＣの抵抗値判定動作は、２種類の読み出し電圧を用意し、固定値の判定電流値を用いて、選択メモリセルＭＣがどの抵抗値状態にあるか判定することもできる。図１５は、この場合の不揮発性半導体記憶装置の抵抗値判定動作時における選択ワード線ＷＬ１及び選択ビット線ＢＬ１に印加される電圧を示す図である。選択ワード線ＷＬ１に読み出し電圧Ｖｒｅａｄ、又は読み出し電圧Ｖｒｅａｄ’（Ｖｒｅａｄ≠Ｖｒｅａｄ’）を印加し、選択ビット線ＢＬ１に電圧０Ｖを印加する。読み出し電圧Ｖｒｅａｄ、Ｖｒｅａｄ’をそれぞれ印加した際に、選択メモリセルＭＣ１１に流れるセル電流Ｉｃｅｌｌの電流値が判定値Ｉｔｈを超えるか否かを検知することにより、選択メモリセルＭＣの抵抗値を判定することができる。なお、図１５は、選択ワード線ＷＬ１に印加する読み出し電圧のみを変更する例を示している。しかし、選択メモリセルＭＣ１１に印加される電圧は、選択ワード線ＷＬ１と選択ビット線ＢＬ１のいずれか一方、又は両方を変更することにより変更することが可能である。

上述の抵抗値判定動作は、正負どちらの電圧で行ってもかまわない。正負の電圧のうち、素子特性等に適した方を適宜選択できる。

１・・・メモリセルアレイ、 ２・・・カラム制御回路、 ２ａ・・・選択回路、 ２ｂ・・・電流制限回路、 ３・・・ロウ制御回路、 ３ａ・・・選択回路、 ３ｂ・・・電流抑制回路、 ４・・・データ入出力バッファ、 ５・・・アドレスレジスタ、 ６・・・コマンド・インターフェイス、 ７・・・ステートマシン、 ９・・・電圧生成回路、 ＷＬ・・・ワード線、 ＢＬ・・・ビット線、 ＭＣ・・・メモリセル、 ＶＲ・・・可変抵抗素子、 ＤＩ・・・ダイオード、 ＥＬ・・・金属電極。

Claims (6)

1. 第１配線と、第２配線と、前記第１配線と前記第２配線との間に接続され可変抵抗素子を備えたメモリセルを配列してなるメモリセルアレイと、
   選択メモリセルに接続された選択第１配線に第１電圧を印加するとともに、前記選択メモリセルに接続された選択第２配線に前記第１電圧より電圧値の低い第２電圧を印加する電圧印加動作を行うように構成された制御回路とを備え、
   前記制御回路は、前記第２電圧の電圧値を複数の異なる電圧値から選択して、前記第２電圧を出力可能に構成され、
   前記制御回路は、前記選択メモリセルの抵抗値に基づき前記第２電圧の電圧値を選択して、前記第２電圧を出力可能に構成され、
   前記制御回路は、前記選択第１配線に第１の読み出し電圧を印加するとともに、前記選択第２配線に前記第１の読み出し電圧より電圧値の低い第２の読み出し電圧を印加し、前記選択メモリセルに流れるセル電流と所定の判定値とを比較して、前記選択メモリセルの抵抗値を読み出す抵抗値判定動作を行うように構成され、
   前記制御回路は、前記第１の読み出し電圧及び前記第２の読み出し電圧の一方又は両方を変更して前記抵抗値判定動作を複数回実行するように構成され、
   前記制御回路は、前記電圧印加動作毎に所定のステップアップ値だけ前記第１電圧の電圧値を上昇させる
   ことを特徴とする不揮発性半導体記憶装置。
2. 第１配線と、第２配線と、前記第１配線と前記第２配線との間に接続され可変抵抗素子を備えたメモリセルを配列してなるメモリセルアレイと、
   選択メモリセルに接続された選択第１配線に第１電圧を印加するとともに、前記選択メモリセルに接続された選択第２配線に前記第１電圧より電圧値の低い第２電圧を印加する電圧印加動作を行うように構成された制御回路とを備え、
   前記制御回路は、前記第２電圧の電圧値を複数の異なる電圧値から選択して、前記第２電圧を出力可能に構成されている
   ことを特徴とする不揮発性半導体記憶装置。
3. 前記制御回路は、前記選択メモリセルの抵抗値に基づき前記第２電圧の電圧値を選択して、前記第２電圧を出力可能に構成されている
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記制御回路は、前記選択第１配線に第１の読み出し電圧を印加するとともに、前記選択第２配線に前記第１の読み出し電圧より電圧値の低い第２の読み出し電圧を印加し、前記選択メモリセルに流れるセル電流と所定の判定値とを比較して、前記選択メモリセルの抵抗値を読み出す抵抗値判定動作を行うように構成され、
   前記制御回路は、前記第１の読み出し電圧及び前記第２の読み出し電圧の一方又は両方を変更して前記抵抗値判定動作を複数回実行するように構成されている
   ことを特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
5. 前記制御回路は、前記選択第１配線に第１の読み出し電圧を印加するとともに、前記選択第２配線に前記第１の読み出し電圧より電圧値の低い第２の読み出し電圧を印加し、前記選択メモリセルに流れるセル電流と所定の判定値とを比較して、前記選択メモリセルの抵抗値を読み出す抵抗値判定動作を行うように構成され、
   前記制御回路は、前記判定値を変更して前記抵抗値判定動作を複数回実行するように構成されている
   ことを特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
6. 前記制御回路は、前記電圧印加動作毎に所定のステップアップ値だけ前記第１電圧の電圧値を上昇させる
   ことを特徴とする請求項２乃至５のいずれか記載の不揮発性半導体記憶装置。
   

Images