TWI390530B - 電元件、記憶體裝置及半導體積體電路 - Google Patents

電元件、記憶體裝置及半導體積體電路 Download PDF

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Description

電元件、記憶體裝置及半導體積體電路
本發明係關於電元件、記憶體裝置及半導體積體電路，其係利用電阻值根據所施加脈波電壓而改變之狀態可變材料。
近年來，伴隨著電子裝置中數位技術的進步，非揮發性記憶體裝置在儲存資料(例如圖片等)上之需求已與日俱增；再者，增加記憶體裝置之容量、降低寫入功率、縮短讀寫時間、及延長裝置壽命的需求亦已逐漸升高。為滿足此類需求，美國專利編號6,204,139揭露了利用電阻值係根據施加電脈波而改變之鈣鈦礦(perovskite)材料來形成非揮發性記憶體裝置之技術(例如Pr( 1 － X ) CaX MnO3 (PCMO),LaSrMnO3 (LSMO),GdBaCoX OY (GBCO)等)。根據本申請案中所揭露之技術，將一預定電脈波施加至這些材料(之後通稱為「可變電阻材料」)，以增加或減少材料之電阻值；已因施加脈波而產生變化之電阻值係用於不同數值之記憶。基於此架構，而將材料用作記憶體裝置。
美國專利編號6,673,691揭露了藉由改變電脈波之脈寬而改變可變電阻材料之電阻值的方法，其更揭露了1D1R(1二極體/1電阻器)記憶體單元陣列之範例，其中記憶體單元係利用這些可變電阻材料來形成，且係以二極體來作為記憶體單元選擇裝置。此結構之優點在於比包含電晶體以作為記憶體單元選擇裝置之結構具有更小記憶體單元尺寸。
圖17顯示利用揭露於美國專利編號6,673,691中之習知可變電阻材料所形成之記憶體裝置(1D1R非揮發性記憶體裝置)900。在此習知範例中，記憶體裝置900包含基板901、形成於基板901上之P/N接面二極體(N型Si區域902、P型Si區域903－1及903－2)、形成於該二極體之P型Si區域903－1上之下部電極904－1、形成於該二極體之P型Si區域903－2上之下部電極904－2、形成於該二極體之N型Si區域902上之接觸插塞905、形成於該下部電極904－1及904－2上之可變電阻材料層906、以及形成於該可變電阻材料層906上之上部電極907－1及907－2。在此習知範例中，下部電極904－1及904－2及上部電極907－1及907－2係由Pt所形成，而可變電阻材料層906係由P0 . 7 Ca0 . 3 MnO3 所形成。
在圖17所示之記憶體裝置900中，當一預定脈波施加於上部電極907－1與下部電極904－1之間時，在上部電極907－1與下部電極904－1間(可變區域906α)之可變電阻材料層906之一部份的電阻值將發生改變；當一預定脈波施加於上部電極907－2與下部電極904－2之間時，在上部電極907－2與下部電極904－2間(可變區域906β)之可變電阻材料層906之一部份的電阻值將發生改變。換言之，在此記憶體裝置中，可變區域906α及可變區域906β每一個均作為單一記憶體單元。
在圖17所示之記憶體裝置900中，形成於基板901上之P/N接面二極體係作為用以選取記憶體單元之二極體，因此，電流係自上部電極907－1(907－2)流至下部電極904－1(904－2)(正向)，而非自下部電極904－1(904－2)流至上部電極907－1(907－2)(反向)或在上部電極907－1與907－2間流動。
圖18顯示圖17之記憶體裝置900之等效電路。在圖18中，字線W1相當於上部電極907－1，字線W2相當於上部電極907－2，而位元線B1相當於接觸插塞905，記憶體單元MC 911相當於可變區域906α，二極體D911相當於二極體(N型Si區域902、P型Si區域903－1)，記憶體單元MC 912相當於可變區域906β，且二極體D912相當於二極體(N型Si區域902、P型Si區域903－2)。
<運作>
其次，將參照圖18來說明圖17之記憶體裝置900之運作。此處係說明記憶體單元MC 911之程序。
〔設定(記憶)或重設〕
在一記憶程序中，字線W2及位元線B1會被下拉接地，且一預定電脈波會施加至字線W1，因此，記憶體單元MC 911之電阻值即改變至一低電阻狀態(重設)或高電阻狀態(設定)。在揭露於美國專利編號6,673,691之範例中，當施加＋4 V電壓值及100 nsec脈寬之脈波電壓時，記憶體單元MC 911之電阻值便自高電阻狀態改變至低電阻狀態；當施加＋2.5 V電壓值及10 μsec脈寬之脈波電壓時，記憶體單元MC 911之電阻值便自低電阻狀態改變至高電阻狀態。
〔再製〕
在一再製程序中，字線W2及位元線B1會被下拉接地，且一預定再製電壓(例如電壓值為＋0.5 V之電壓)會施加至字線W1，因此，流經記憶體單元MC 911之電流即釋放至位元線B1；另一方面，並未有電流流經記憶體單元MC 912。由於記憶體單元MC 912設置有二極體D912(圖17之N型Si區域902及P型Si區域903－2)，故並無電流自字線W1流至字線W2，因此僅能偵測到記憶體單元MC 911之電阻值。
根據上述之方法，習知記憶體裝置(1D1R非揮發性記憶裝置)900在每一記憶體單元中施行記錄或重製。
然而，在此一利用二極體之裝置(1D1R非揮發性記憶裝置)中，必須在基板901上形成P/N接面之二極體；而為形成記憶體單元，更必須在該二極體上形成下部電極904－1及904－2以及可變電阻材料層906，此一結構需要複雜生產製程，故不具實用性。又須注意：在圖17之記憶體裝置900中，即使將脈波電壓施加至可變區域906α(906β)，俾使上部電極907－1(907－2)關於下部電極904－1(904－2)為負極(－)，但並非意謂施加一預定脈波電壓至可變區域906α(906β)，因為己形成了二極體；換言之，在圖17之記憶體裝置900中，為容許可變區域906α(906β)之電阻值能夠改變，必須施加一脈波電壓而使得上部電極907－1(907－2)關於下部電極904－1(904－2)為正極(＋)，如此即限制了待施加至可變電阻材料之脈波電壓之極性(polarity)。
在圖17之記憶體裝置900中，為將記憶體單元之電阻狀態自高電阻狀態改變(設定)至低電阻狀態，需要100 nsec之時距；而為將記憶體單元之電阻狀態自低電阻狀態改變(重設)至高電阻狀態，需要10 μsec之時距。為迅速地設定或重設此記憶體單元，必須縮短待施加脈波電壓之脈寬。
根據本發明之一態樣，一種電元件包含：一第一電極；一第二電極；一層，受連接於該第一電極與該第二電極之間，且具有二極體特性及可變電阻特性，其中該層係以自該第一電極及該第二電極其中之一延伸至另一電極的正方向(相較於與該正方向相反的反方向)來引導電流，且該層之正方向電阻值係根據施加於該第一電極與該第二電極間之一預定脈波電壓而增加或減少。
由於電元件具有「二極體特性」，故電流之方向可無須利用其二極體元件來定義；再者，電元件具有「可變電阻特性」，故可作為例如1R1D非揮發性記憶體。在此一用途中，不需要設置二極體，故相較於習知1R1D非揮發性記憶體而言，其可簡化生產製程。另外，由於未設置二極體，待施加至可變電阻材料之脈波電壓之極性並未受到限制，因此，正(＋)極性之脈波電壓及負(－)極性之脈波電壓兩者均可加以施加至狀態可變材料層。在此一脈波施加方法(其中電阻值係根據脈波電壓之極性來改變)中，所施加脈波電壓之脈寬比習知脈波施加方法(其中可變電阻材料之電阻值係藉由調整脈波電壓之脈寬來改變的方法)短，亦即可縮短記憶或重設所需要的時間。
較佳的狀況為第一電極之功函數與第二電極者不同。
在上述電元件中，當第一電極與第二電極具有不同功函數時，狀態可變材料即具有二極體特性及可變電阻特性。因此，藉由提供第一電極與第二電極間之功函數差異，即可形成狀態可變材料具有「二極體特性」及「可變電阻特性」之電元件。
較佳的狀況為該狀態可變材料層具有不均勻之結晶度(crystallinity)。
在上述電元件中，當狀態可變材料層之結晶度不均勻時，其展現二極體特性及可變電阻特性。因此，藉由使狀態可變材料層之結晶度變得不均勻，即可形成狀態可變材料具有「二極體特性」及「可變電阻特性」之電元件。
電元件最好藉由在第一電極與第二電極間施加一預定脈波電壓來儲存1位元或多位元資訊，俾使正方向之電阻值可加以改變。
在上述電元件中，所施加之用於記憶或重設之脈波電壓的脈寬比習知脈波電壓者短，亦即可縮短記憶或重設所需要的時間。
較佳的狀況為：可藉由在第一電極與第二電極間施加一預定脈波電壓，而自電元件讀取1位元或多位元資訊，俾使電流根據該層之電阻值而沿正方向流動。
由於上述電元件具有「二極體特性」，可在不需要利用其二極體元件之情況下來定義電流之方向，故電元件可作為例如1R1D非揮發性記憶體。在此一用途中，不需要設置二極體，故相較於習知1R1D非揮發性記憶體而言，其可簡化生產製程。
根據本發明之另一態樣，一種記憶體裝置，包含：複數個申請專利範圍第1項之電元件，其係形成於基質中；複數條字線；字線驅動器，用以施加一預定電壓至該複數條字線；複數條位元線；以及一位元線驅動器，用以施加一預定電壓至該複數條位元線，其中在每一該複數個電元件中，第一電極係連接至該複數條字線其中任一條，而第二電極係連接至該複數條位元線其中任一條。
由於在記憶裝置中，電元件具有「二極體特性」，故無電流自一字線流至另一字線，因此，無須設置二極體元件即可製造記憶體裝置。
為將資訊儲存於複數個電元件其中任一個內，字線驅動器最好施加第一脈衝電壓至與一待儲存資訊之電元件連接之複數條字線其中之一，而位元線驅動器最好施加第二脈衝電壓至與該待儲存資訊之電元件連接之複數條位元線其中之一。
在上述記憶體裝置中，一預定脈波電壓係施加至待儲存資訊之電元件，而該預定脈波電壓並未施加至其他電元件。因此，僅可改變待儲存資訊之電元件之電阻狀態；換言之，可任意地選擇電元件並在所選擇之電元件中儲存資訊。
為了再產生儲存於複數個電元件其中任一個之資訊，字線驅動器施加再製電壓至與一待自其中讀取資訊之電元件相連接之複數條字線其中之一，且位元線驅動器施加再製電壓至複數條位元線，除了與一待自其中讀取資訊之電元件相連接之該條位元線之外。
在上述記憶體裝置之待自其中讀取資訊之電元件中，電流係沿正方向流動，而在其他電元件中並無電流沿正方向流動。因此，僅可讀取流經待自其中讀取資訊之電元件之電流；亦即吾人可任意選擇電元件並讀取儲存於所選擇電元件內之資訊。
較佳的狀況為電元件包含：一下部電極，對應於第二電極且形成於基板上，其中該層係形成於下部電極上；及一上部電極，對應於第一電極且形成於該層上，其中該層包含上部電極與下部電極間之區域，且該層具有二極體特性及可變電阻特性。
較佳的狀況為上部電極對應於第一上部電極，而該區域則對應於更包含形成於該層上之第二上部電極之第一區域，其中該層包含第二上部電極與下部電極間之第二區域，該第二區域係以自第二上部電極及下部電極其中之一延伸至其他電極之正方向(相較於與正方向相反之反方向)來引導實質電流，且就該正方向而言，第二區域之電阻值係根據施加於第二上部電極與下部電極間之預定脈波電壓而增加或減少。
在上述電元件中，定義了電流的流動方向，故電流不會自第一上部電極經過下部電極而流至第二上部電極。因此，不需要額外形成二極體便可製成記憶體裝置。
較佳的狀況為電元件更包含電壓驅動器，其係在第一電極與第二電極間施加脈波電壓，俾使第一電極關於第二電極為負極，以增加該層之正方向電阻值；且電壓驅動器在第一電極與第二電極間施加脈波電壓，俾使第一電極關於第二電極為正極，以減少該層之正方向電阻值。
較佳的狀況為電元件更包含電壓驅動器，用以在第一電極與第二電極間施加量測電壓，俾使第一電極關於第二電極為正極，以測量該層之正方向電阻值。
較佳的狀況為複數個記憶體元件每一個均用以模擬二極體。
之後將參照附圖詳細地說明本發明之實施例。在此說明書中，相同參考數字表示相同元件，且不再重複其說明。
(電元件之基本結構及基本特性)
茲說明本發明實施例中所使用之電元件之基本結構及基本特性。
圖1顯示電元件之基本結構。該電元件包含基板4、形成於基板4上之下部電極3、形成於下部電極3上之狀態可變材料層2、以及形成於狀態可變材料層2上之上部電極1；電源5在上部電極1與下部電極3間施加一預定電壓。
根據本發明，狀態可變材料層2之狀態可變材料展現出一種使得電流極易流向正方向但不易流向反方向之特性(二極體特性)以及一種使得電阻值可藉由施加一預定脈波電壓來增加或減少之特性(可變電阻特性)。層2之狀態可變材料為尖晶石(spinel)結構之金屬氧化物材料、包含添加鈦鐵礦(ilmenite)結構金屬之鐵電(ferroelectric)氧化物、或具有CMR特性及高溫超導性至少其中之一的鈣鈦礦(perovskite)結構材料；具體而言，層2之狀態可變材料可選自下列材料：COFe2 O4 ,CuFe2 O4 ,NiCr2 O4 ,Fe3 O4 ,Cr－SrTiO3 ,Sr－LiNbO3 ,Mg－LiNbO3 ,Pr( 1 － X ) CaX MnO3 (0<X<0.5),LaSrMnO3 ,GdBaCOX OY (0<X<2,0<Y<7)等。
其次，說明具有上述特性(可變電阻特性及二極體特性)之狀態可變材料層2之製造方法。
(範例1)
為製造具有上述特性(可變電阻特性及二極體特性)之狀態可變材料層2，上部電極1及下部電極3係由在圖1之電元件中具有不同功函數之不同材料所形成，其理由將說明於下。
<實驗標的>
吾人針對下列三類型電元件進行實驗。
樣品(A)：上部電極1之功函數小於下部電極3者之電元件。
樣品(B)：上部電極1之功函數大於下部電極3者之電元件。
樣品(C)：上部電極1之功函數等於下部電極3者之電元件。
在形成樣品(A)、樣品(B)、及樣品(C)之後，施加脈波電壓(電壓值：＋3 V，脈寬：10 μsec)於狀態可變材料層2，俾使上部電極1關於下部電極3為正極(＋)，藉此狀態可變材料層2之電阻值起初係設定於比在形成樣品後立即測量之電阻值(約1 MΩ)低約稍大於一個階次(order)(此初始化係根據日本專利申請案編號2003－421374(PCT/JP2004/019291)中所述之方法來施行，茲將其併入以作為參考)。
<實驗>
在範例1中，吾人針對樣品(A)、樣品(B)、及樣品(C)來施行下列實驗。
[實驗1]
基於逐一(one by one)原則，將使得上部電極1關於下部電極3為正極(＋)之脈波電壓(之後稱為「正(＋)脈波電壓」)以及使得上部電極1關於下部電極3為負極(－)之脈波電壓(之後稱為「負(－)脈波電壓」)交替地施加至狀態可變材料層2。每完成施加一次脈波電壓，便將使得上部電極1關於下部電極3為正極(＋)之電壓(之後稱為「正(＋)量測電壓」)施加至狀態可變材料層2，以測量狀態可變材料層2之電阻值。
[實驗2]
基於逐一原則，將正(＋)脈波電壓及負(－)脈波電壓交替地施加至狀態可變材料層2(見圖2)，每完成施加一次脈波電壓，將使上部電極1關於下部電極3為負之電壓(此後稱為「負(－)量測電壓」)施加至狀態可變材料層2，以測量狀態可變材料層2之電阻值。
[實驗3]
基於逐一原則(見圖2)，將正(＋)脈波電壓及負(－)脈波電壓交替地施加至狀態可變材料層2，每完成施加一次脈波電壓，便測量狀態可變材料層2之電流－電壓特性。
上述實驗中所施加之電壓如下：正(＋)脈波電壓－電壓值：＋3 V，脈寬：50 nsec負(－)脈波電壓－電壓值：－3 V，脈寬：50 nsec正(＋)量測電壓－電壓值：＋0.5 V負(－)量測電壓－電壓值：－0.5 V，
<樣品(A)的實驗>
首先將參照圖3A、3B、4A及4B來說明針對樣品(A)的實驗。在圖3A及3B中，縱軸代表以初始化後立即測量之電阻值R0來將量測值R正規化(normalize)所獲得之數值(圖6,8A,8B及9亦相同)
[所使用之材料]
上部電極1－Ag(厚度約為0.2 μm，功函數為4.3 eV(電子伏特))狀態可變材料層2－CuFe2 O4 (厚度約為0.1 μm)下部電極3－Pt(厚度約為0.2 μm，功函數為5.7 eV(電子伏特))
[實驗1之結果]
實驗1係針對樣品(A)來實施，其實驗結果顯示於圖3A。在施加正(＋)脈波電壓後，量測值即自高電阻狀態(電阻值比在其他狀態高之狀態)改變至低電阻狀態(電阻值比在其他狀態低之狀態)；在施加負(－)脈波電壓後，量測值即自低電阻狀態改變至高電阻狀態。因此發現：自上部電極1延伸至下部電極3之方向的電阻值(狀態可變材料層2之電阻值)係根據所施加之脈波電壓而增加或減少。
[實驗2之結果]
實驗2係針對樣品(A)來實施，其實驗結果顯示於圖3B。即使在施加正(＋)脈波電壓後，量測值仍維持於高電阻狀態，因此發現：自下部電極3延伸至上部電極1之方向的電阻值(狀態可變材料層2之電阻值)永遠顯現高電阻狀態，而與所施加之脈波電壓無關。
[實驗3之結果]
實驗3係針對樣品(A)來實施，在施加正(＋)脈波電壓後所量測之電流－電壓特性係顯示於圖4A。由圖4A可知：在施加正(＋)脈波電壓後，當施加正(＋)量測電壓時，電流立即流動；然而當施加負(－)量測電壓時，電流不會立即流動。因此發現：在施加正(＋)脈波電壓後，電流(流經狀態可變材料層2之電流)立即在自上部電極1延伸至下部電極3之方向上流動，但電流不會立即在自下部電極3延伸至上部電極1之方向上流動。
在施加負(－)脈波電壓後所量測之電流－電壓特性係顯示於圖4B。由圖4B可知：在施加負(－)脈波電壓後，即使施加正(＋)量測電壓，電流仍不會立即流動。因此發現：與在施加正(＋)脈波電壓後而流動之電流相較，在施加負(－)脈波電壓後，電流不會立即在自上部電極1延伸至下部電極3之方向上流動。
[確認結果]
由上述實驗發現：樣品(A)展現下列特性。
(1)二極體特性：俾使自上部電極1延伸至下部電極3之方向為正方向，而自下部電極3延伸至上部電極1之方向為反方向。
(2)可變電阻特性：俾使正方向之電阻值係根據所施加之脈波電壓而增加或減少；尤其正方向之電阻值在回應正(＋)脈波電壓之施加時會減少，但回應負(－)脈波電壓之施加時會增加。
<樣品(B)的實驗>
其次，將參照圖3A、3B、5A及5B來說明針對樣品(B)的實驗結果。
[所使用之材料]
上部電極1－Pt(厚度約為0.2 μm，功函數為5.7 eV)狀態可變材料層2－CuFe2 O4 (厚度約為0.1 μm)下部電極3－Ti(厚度約為0.2 μm，功函數為4.3 eV)
<實驗結果> [實驗1之結果]
實驗1係針對樣品(B)來實施，其實驗結果顯示於圖3B。即使在施加正(＋)脈波電壓及施加負(－)脈波電壓兩者後，量測值仍維持於高電阻狀態。因此發現：自上部電極1延伸至下部電極3之方向的電阻值(狀態可變材料層2之電阻值)永遠顯現高電阻狀態，而與所施加之脈波電壓無關。
[實驗2之結果]
實驗2係針對樣品(B)來實施，其實驗結果顯示於圖3A。在施加正(＋)脈波電壓後，量測值即自高電阻狀態(電阻值比在其他狀態高之狀態)改變至低電阻狀態(電阻值比在其他狀態低之狀態)；在施加負(－)脈波電壓後，量測值即自低電阻狀態改變至高電阻狀態。因此發現：自下部電極3延伸至上部電極1之方向的電阻值(狀態可變材料層2之電阻值)係根據所施加之脈波電壓而增加或減少。
[實驗3之結果]
實驗3係針對樣品(B)來實施，在施加正(＋)脈波電壓後所量測之電流－電壓特性係顯示於圖5A。由圖5A可知：在施加正(＋)脈波電壓後，當施加正(＋)量測電壓時，電流不會立即流動；然而當施加負(－)量測電壓時，電流立即流動。因此發現：在施加正(＋)脈波電壓後，電流(流經狀態可變材料層2之電流)不會立即在自上部電極1延伸至下部電極3之方向上流動，但電流卻立即在自下部電極3延伸至上部電極1之方向上流動。
在施加負(－)脈波電壓後所量測之電流－電壓特性係顯示於圖5B。由圖5B可知：在施加負(－)脈波電壓後，即使施加負(－)量測電壓，電流不會立即流動。因此發現：與在施加正(＋)脈波電壓後而流動之電流相較，在施加負(－)脈波電壓後，電流不會立即在自上部電極1延伸至下部電極3之方向上流動。
[確認結果]
由上述實驗發現：樣品(B)展現下列特性。
(1)二極體特性：俾使自下部電極3延伸至上部電極1之方向為正方向，而自上部電極1延伸至下部電極3之方向為反方向。
(2)可變電阻特性：俾使正方向之電阻值係根據所施加之脈波電壓而增加或減少；尤其正方向之電阻值在回應正(＋)脈波電壓之施加時會減少，但回應負(－)脈波電壓之施加時會增加。
<樣品(C)的實驗>
其次，將參照圖6、7A及7B來說明針對樣品(C)的實驗結果。
[所使用之材料]
上部電極1－Pt(厚度約為0.2 μm，功函數為5.7 eV)狀態可變材料層2－CuFe2 O4 (厚度約為0.1 μm)下部電極3－Pt(厚度約為0.2 μm，功函數為5.7 eV)
<實驗結果> [實驗1之結果]
實驗1係針對樣品(C)來實施，其實驗結果顯示於圖6。在施加正(＋)脈波電壓後，量測值即自高電阻狀態改變至低電阻狀態；在施加負(－)脈波電壓後，量測值即自低電阻狀態改變至高電阻狀態。因此，自上部電極1延伸至下部電極3之方向的電阻值(狀態可變材料層2之電阻值)係根據所施加之脈波電壓而增加或減少。
[實驗2之結果]
實驗2係針對樣品(C)來實施，其實驗結果顯示於圖6。由圖6可知：自下部電極3延伸至上部電極1之方向的電阻值(狀態可變材料層2之電阻值)係根據所施加之脈波電壓而增加或減少。
[實驗3之結果]
實驗3係針對樣品(C)來實施。在施加正(＋)脈波電壓後所量測之電流－電壓特性係顯示於圖7A，而在施加負(－)脈波電壓後所量測之電流－電壓特性係顯示於圖7B。比較圖7A與圖7B發現：電流係在施加正(＋)脈波電壓後而非在施加負(－)脈波電壓後流動。
[確認結果]
由上述實驗發現：樣品(C)展現下列特性。
(1)可變電阻特性：俾使電阻值在回應正(＋)脈波電壓之施加時會減少，但在回應負(－)脈波電壓之施加時會增加。
<結論>
在樣品(A)中，上部電極1之功函數小於下部電極3者；在樣品(B)中，上部電極1之功函數大於下部電極3者。由樣品(A)、樣品(B)及樣品(C)之實驗結果發現：狀態可變材料層展現下列特性：(1)二極體特性：俾使自上部電極1延伸至下部電極3之方向為正方向，而自下部電極3延伸至上部電極1之方向為反方向。
(2)可變電阻特性：俾使正方向之電阻值係根據所施加之脈波電壓而增加或減少。尤其在脈波電壓施加於上部電極1與下部電極3之間，俾使上部電極1關於下部電極3為正極(＋)時，正方向之電阻值會減少；而在脈波電壓施加於上部電極1與下部電極3之間，俾使上部電極1關於下部電極3為負極(－)時，正方向之電阻值會增加。
在樣品(A)、樣品(B)及樣品(C)中，脈波電壓係於每一樣品形成後施加至狀態可變材料層2，俾使上部電極1關於下部電極3為正極(＋)，藉此狀態可變材料層2之電阻值起初係設定於比在形成樣品後立即測量之電阻值(約1 MΩ)低約稍大於一個階次(order)；同時，吾人亦準備分別與樣品(A)、樣品(B)及樣品(C)相同之樣品(A’)、樣品(B’)及樣品(C’)，除了脈波電壓係於每一樣品形成後施加至狀態可變材料層2，俾使上部電極1關於下部電極3為負極(－)之外，藉此狀態可變材料層2之電阻值起初係設定於比在形成樣品後立即測量之電阻值(約1 MΩ)低約稍大於一個階次。
上述針對(A)、樣品(B)及樣品(C)所施行之實驗，亦施行於(A’)、樣品(B’)及樣品(C’)。
<樣品(A’)的實驗>
針對樣品(A’)之實驗係參照圖8A,8B,4A及4B來說明。
[實驗1之結果]
樣品(A’)之實驗1之結果係顯示於圖8A。在施加正(＋)脈波電壓後，量測值即自低電阻狀態改變至高電阻狀態；在施加負(－)脈波電壓後，量測值即自高電阻狀態改變至低電阻狀態。因此發現：自上部電極1延伸至下部電極3之方向的電阻值(狀態可變材料層2之電阻值)係根據所施加之脈波電壓而增加或減少。
[實驗2之結果]
針對樣品(A)之實驗2之結果係顯示於圖8B。即使在施加負(－)脈波電壓後，量測值仍維持於高電阻狀態，因此發現：自下部電極3延伸至上部電極1之方向的電阻值永遠展現高電阻狀態，而與所施加之脈波電壓無關。
[實驗3之結果]
今說明針對樣品(A’)之實驗3之結果。施加正(＋)脈波電壓後所量測之電流－電壓特性係顯示於圖4B；而施加負(－)脈波電壓後所量測之電流－電壓特性係顯示於圖4A。
<樣品(B’)的實驗>
針對樣品(B’)之實驗係參照圖8A,8B,5A及5B來說明。
[實驗1之結果]
樣品(B’)之實驗1之結果係顯示於圖8B。因此發現：自上部電極1延伸至下部電極3之方向的電阻值永遠展現高電阻狀態，而與所施加之脈波電壓無關。
[實驗2之結果]
樣品(B’)之實驗2之結果係顯示於圖8A。因此發現：自下部電極3延伸至上部電極1之方向的電阻值係根據所施加之脈波電壓而增加或減少。
[實驗3之結果]
今說明針對樣品(B’)之實驗3之結果。施加正(＋)脈波電壓後所量測之電流－電壓特性係顯示於圖5B；而施加負(－)脈波電壓後所量測之電流－電壓特性係顯示於圖5A。
<樣品(C’)的實驗> [實驗1及實驗2之結果]
針對樣品(C’)之實驗1及實驗2之結果係顯示於圖9。因此發現：自上部電極1延伸至下部電極3之方向的電阻值以及自下部電極3延伸至上部電極1之方向的電阻值係根據所施加之脈波電壓而增加或減少。
[實驗3之結果]
今說明針對樣品(C’)之實驗3之結果。施加正(＋)脈波電壓後所量測之電流－電壓特性係顯示於圖7B；而施加負(－)脈波電壓後所量測之電流－電壓特性係顯示於圖7A。
<結論>
由樣品(A’)、樣品(B’)及樣品(C’)之實驗結果發現：狀態可變材料層展現下列特性：(1)二極體特性：俾使自具有小功函數之電極延伸至具有大功函數之電極之方向為正方向，而自具有大功函數之電極延伸至具有小功函數之電極之方向為反方向。
(2)可變電阻特性：俾使正方向之電阻值係根據所施加之脈波電壓而增加或減少。尤其在脈波電壓施加於上部電極1與下部電極3之間，俾使上部電極1關於下部電極3為正極(＋)時，正方向之電阻值會增加；而在脈波電壓施加於上部電極1與下部電極3之間，俾使上部電極1關於下部電極3為負極(－)時，正方向之電阻值會減少。
由以上樣品(樣品(A’)、樣品(B’)及樣品(C’))之上述實驗結果發現：狀態可變材料層展現下列特性：(1)二極體特性：俾使在上部電極1之功函數與下部電極3者彼此不同處，自一電極延伸至另一電極之方向(第一方向)為正方向，而自該另一電極延伸至該電極之方向為反方向(第二方向，相對於第一方向)。
(2)可變電阻特性：俾使在施加一預定脈波電壓時，二極體特性之正方向電阻值增加或減少。
再者，關於為改變電阻值目的而施加之脈波電壓，經確認範例1之脈波電壓之脈寬(50 nsec)短於習知範例之脈波電壓之脈寬(1 μsec或更長)為確認上述特性，吾人利用具有不同上部電極1及下部電極3功函數之兩類型材料製成圖1之電元件。
(範例2)
為實現具有上述特性(可變電阻特性及二極體特性)之狀態可變材料層2，即利用具有非均勻結晶度之狀態可變材料，以作為圖1之電元件中之狀態可變材料層2，其理由說明於下。
<狀態可變材料之結晶度> [狀態可變材料層形成法1]
將其上已形成下部電極3之基板4之溫度增加至作為層2之狀態可變材料之結晶溫度附近(例如對CuFe2 O4 而言為約600℃)，以形成狀態可變材料層2。令如此形成之狀態可變材料層2接受X光繞射分析，以檢查結晶構造之畸變(distortion)情形，因此發現狀態可變材料層在指示晶體平面間距D之位置處會顯現陡峭繞射波峰(強度大之繞射波峰)；換言之，吾人發現：如此形成之狀態可變材料層2在膜厚度方向上基本上具有均勻結晶度。
[狀態可變材料層形成法2]
在其上已形成下部電極3之基板4之溫度並未增加至作為層2之狀態可變材料之結晶溫度附近時形成狀態可變材料層2。令如此形成之狀態可變材料層2接受X光繞射分析，以檢查結晶構造之畸變情形，因此發現狀態可變材料層之結晶構造具有不規則平面間距(亦即狀態可變材料層2顯現強度微小之較寬繞射波峰)；換言之，吾人發現：如此形成之狀態可變材料層2之結晶構造畸變。
[狀態可變材料層形成法3]
在其上已形成下部電極3之基板4之溫度逐漸地自約600℃下降時形成狀態可變材料層2；接著，在該狀態可變材料層2上形成上部電極1。令如此形成之狀態可變材料層2接受利用穿透式電子顯微鏡之電子繞射分析，如此可觀察到：在下部電極3附近之狀態可變材料層2之一部份中係顯現優異結晶度之電子繞射圖案(以某週期出現之點圖案)，而在上部電極1附近之狀態可變材料層2之一部份中卻顯現不良結晶度(接近非晶性)之電子繞射圖案(暈圈圖案)；換言之，在狀態可變材料層中，晶體平面間距在下部電極3附近展現一實質上均勻數值。因此發現：狀態可變材料層2在下部電極3附近具有優異結晶度，結晶構造僅呈現微小畸變；另一方面，與下部電極3附近相較，在上部電極1附近之狀態可變材料層2顯現其中晶體平面間距不規則之分佈，因此發現：狀態可變材料層2在上部電極1附近具有不良結晶度，結晶構造呈現大幅畸變。
再者，利用穿透式電子顯微鏡來對狀態可變材料層2進行橫截面TEM觀察，以測量狀態可變材料層2之顆粒大小。在下部電極3附近之狀態可變材料層2之顆粒大小為在上部電極1附近之狀態可變材料層2者的兩倍或兩倍以上，因此確認：狀態可變材料層2係在下部電極3附近具有優異結晶度，而非在上部電極1附近。
由以上可發現：當狀態可變材料層2係在其上已形成下部電極3之基板4之溫度逐漸地自約600℃下降時形成，將使狀態可變材料層2發生在下部電極3附近具有優異結晶度但在上部電極1附近則否之非均勻結晶度。
<樣品(D)之實驗>
態可變材料層2係根據上述狀態可變材料層形成法3而形成於下部電極3上，且上部電極1係形成於狀態可變材料層2上，藉此製成樣品(D)。
[樣品(D)]
上部電極1－Pt(厚度約為0.2 μm，功函數為5.7 eV)狀態可變材料層2－CuFe2 O4 (厚度約為0.1 μm)下部電極3－Pt(厚度約為0.2 μm，功函數為5.7 eV)應注意：在形成樣品(D)後，將脈波電壓(電壓值：＋3 V，脈寬：10 μsec)施加至狀態可變材料層2，俾使上部電極1關於下部電極3為正極(＋)，藉此將狀態可變材料層2之電阻值初始化成比在形成樣品後立即測量之電阻值(約1 MΩ)低約稍大於一個階次之電阻值。
[實驗1－3]
將範例1之上述實驗(實驗1－3)施行於樣品(D)上，其結果與範例1之樣品(A)者相同(見圖3A,3B,4A及4B)。由樣品(D)之實驗結果發現：狀態可變材料層2展現下列特性：(1)二極體特性：俾使自不良結晶度區域延伸至優異結晶度區域之方向為正方向，而自優異結晶度區域延伸至不良結晶度區域之方向為反方向。
(2)可變電阻特性：俾使正方向之電阻值係根據所施加之脈波電壓而增加或減少。尤其在脈波電壓施加於上部電極1與下部電極3之間，俾使上部電極1關於下部電極3為正極(＋)時，正方向之電阻值會減少；而在脈波電壓施加於上部電極1與下部電極3之間，俾使上部電極1關於下部電極3為負極(－)時，正方向之電阻值會增加。
同時，吾人亦製備與樣品(D)相同之樣品(D’)，除了脈波電壓(電壓值：－3 V，脈寬：10 μsec)係於形成樣品後施加至狀態可變材料層2、俾使上部電極1關於下部電極3為負極(－)外，藉此將狀態可變材料層2之電阻值初始化成比在形成樣品後立即測量之電阻值(約1 MΩ)低約稍大於一個階次之電阻值。
以上施行於樣品(D)之實驗(實驗1－3)亦施行於樣品(D’)上。
<樣品(D’)之實驗>
樣品(D’)之實驗1之結果係顯示於圖8A；樣品(D’)之實驗2之結果係顯示於圖8B。再者，經確認：在施加正(＋)脈波電壓後，樣品(D’)之實驗3之結果(電流－電壓特性)係顯示於圖4B，但在施加負(－)脈波電壓後者則顯示於圖4A。由樣品(D’)之實驗結果發現：狀態可變材料層2展現下列特性：(1)二極體特性：俾使自不良結晶度區域延伸至優異結晶度區域之方向為正方向，而自優異結晶度區域延伸至不良結晶度區域之方向為反方向。
(2)可變電阻特性：俾使正方向之電阻值係根據所施加之脈波電壓而增加或減少。尤其在脈波電壓施加於上部電極1與下部電極3之間，俾使上部電極1關於下部電極3為正極(＋)時，正方向之電阻值會增加；而在脈波電壓施加於上部電極1與下部電極3之間，俾使上部電極1關於下部電極3為負極(－)時，正方向之電阻值會減少。
由以上樣品(樣品(D)及樣品(D’))之上述實驗結果發現：狀態可變材料層2展現下列特性：(1)二極體特性：俾使在狀態可變材料層2之結晶度不均勻處，自一電極延伸至另一電極之方向(第一方向)為正方向，而自該另一電極延伸至該電極之方向為反方向(第二方向，相對於第一方向)。
(2)可變電阻特性：俾使在施加一預定脈波電壓時，二極體特性之正方向電阻值增加或減少。
再者，關於為改變電阻值目的而施加之脈波電壓，經確認範例2之脈波電壓之脈寬(50 nsec)短於習知範例之脈波電壓之脈寬(1 μsec或更長)。
為確認上述特性，吾人利用狀態可變材料層2具非均勻結晶度之狀態可變材料來製成圖1之電元件。
在範例1及範例2中，係以CuFe2 O4 作為狀態可變材料層2之尖晶石(spinel)結構之金屬氧化物，但本發明並不限於此。吾人確認上述特性可利用另一具有尖晶石結構之金屬氧化物材料、包含添加鈦鐵礦(ilmenite)結構金屬之鐵電(ferroelectric)氧化物、或具有CMR特性及高溫超導性至少其中之一的鈣鈦礦(perovskite)結構材料；具體而言，層2之狀態可變材料可選自下列材料：CoFe2 O4 ,NiCr2 O4 ,Fe3 O4 ,Cr－srTiO3 ,Sr－LiNbO3 ,Mg－LiNbO3 ,Pr( 1 － X ) CaX MnO3 ,LaSrMnO3 ,或GdBaCoX OY 等。
其他電極材料可用作上部電極1及下部電極3。
(實施例1) <圖式符號之定義>
茲說明本發明之實施例1之電元件。吾人定義實施例1之電元件之圖式符號，如圖10所示。在圖10所示之電元件102中，當脈波電壓施加於端子(terminal)101－1與端子101－2間、俾使端子101－1關於端子101－2為正極(＋)時，電元件102之電阻值減少；當脈波電壓施加於端子101－1與端子101－2間、俾使端子101－1關於端子101－2為負極(－)時，電元件102之電阻值增加。另外，圖10所示之電元件102係展現二極體特性，俾使自接點101－1延伸至接點101－2之方向為「正方向」，且自接點101－2延伸至接點101－1之方向為「反方向」。
<運作>
其次，說明圖10所示之電元件102之運作。此處，電元件102係作為記憶體，以實施1位元資料程序。假設電元件102之電阻值(狀態可變材料層2之電阻值)係經初始化至高電阻狀態；又假設當電元件102之電阻值在高電阻狀態時，邏輯值為「0」，當電元件102之電阻值在低電阻狀態時，邏輯值為「1」。
[記憶]
為寫入電元件102中代表「1」之1位元資料，便將端子101－2下拉接地，並施加記憶(memorization)電壓至端子101－1；記憶電壓為例如具有＋3 V電壓值及50 nsec脈寬之脈波電壓(正(＋)脈波電壓)。由於正(＋)脈波電壓施加至電元件102，電元件102之電阻值(狀態可變材料之電阻值)即變成低電阻狀態。如此，代表「1」之1位元資料即儲存於電元件102中。
[重設]
為將電元件102之記憶狀態重設至初始狀態，故使端子101－2下拉接地，並將重設電壓施加至端子101－1；重設電壓為例如具有－3 V電壓值及50 nsec脈寬之脈波電壓(正(＋)脈波電壓)。由於負(－)脈波電壓施加至電元件102，電元件102之電阻值便回復成高電阻狀態。如此，電元件102之記憶狀態及回復至初始狀態。
[重製]
為自電元件102讀取資料，便將端子101－2下拉接地，並施加記憶(memorization)電壓至端子101－1；重製電壓為例如具有＋0.5 V電壓值之電壓(正(＋)脈波電壓)。由於重製電壓(＝正(＋)量測電壓)施加至電元件102，電流即自端子101－1流至端子101－2(正方向)，其中電流值係根據電元件102之電阻值而決定。此處假設在電元件102之電阻值呈現「高電阻狀態」時流動之電流係對應至「0」，而在電元件102之電阻值呈現「低電阻狀態」時流動之電流係對應至「1」，上述電流流動意謂記憶於電元件102中之1位元資料之重製。
因此，如上所述，可利用電元件102來作為記憶體。
<效果>
如上所述，因電元件具有「二極體特性」，故可不使用其二極體元件而定義出電流方向；此外，電元件具有「可變電阻特性」，因此可用作例如1R1D非揮發性記憶體。在此一用途中，毋須設置二極體，故與習知1R1D非揮發性記憶體相較，其可簡化稱產製程。
由於未設置二極體，待施加至可變電阻材料之脈波電壓之極性並未受到限制，因此，正(＋)極性之脈波電壓及負(－)極性之脈波電壓兩者均可加以施加至狀態可變材料層。在此一脈波施加方法(其中電阻值係根據脈波電壓之極性而改變)中，所施加脈波電壓(在實施例1中為50 nsec)之脈寬比習知脈波施加方法(其中可變電阻材料之電阻值係藉由調整脈波電壓之脈寬來改變)短，亦即可縮短記憶或重設所需要的時間。
根據實施例1，當使用任一下列材料作為電元件102之可變電阻材料層2時，亦可達到上述效果：具有尖晶石結構之CuFe2 O4 ,CoFe2 O4 ,NiCr2 O4 及Fe3 O4 、包含添加鈦鐵礦結構金屬之鐵電氧化物、鈣鈦礦結構CMR材料、高溫超導體材料等。具體而言，亦可利用下列材料來達成上述效果：Cr－SrTiO3 ,Sr－LiNbO3 ,Mg－LiNbO3 ,Pr( 1 － X ) CaX MnO3 ,LaSrMnO3 ,GdBaCOX OY 等。
在CMOS製程中，為避免高溫崩解等之故，吾人期望膜形成溫度為450℃以下。為形成鈣鈦礦結構材料之薄膜，通常必須將基板溫度設定於700℃以上；另一方面，為形成尖晶石結構材料之薄膜，約400℃之基板溫度即已足夠。因此，當以尖晶石材料作為圖1之狀態可變材料層2時，膜形成溫度可設定於低溫，故對半導體製程而言，尖晶石結構材料比鈣鈦礦結構材料具有更佳符合性(conformity)。
一般而言，高溫超導體材料及CMR材料為包含鹼金屬及/或鹼土金屬之氧化物。當吾人利用此一材料形成圖1之電元件時，鹼金屬及/或鹼土金屬會在半導體製程之洗滌步驟溶解出來，故將使作為記憶體裝置之電元件特性惡化。為避免特性惡化，較佳狀況為使用不含鹼金屬或鹼土金屬之材料作為狀態可變材料層2。
在實施例1中，1位元資料係由兩不同狀態－高電阻狀態及低電阻狀態來代表，藉此電元件係作為記憶體使用；然而，電元件可作為非揮發性記憶體裝置來使用，其中可將電脈波之寬度及振幅加以改變，以建立4或更多電阻狀態，藉此儲存2位元或3位元以上之資訊。
(實施例2) <一般性結構>
根據本發明實施例2之記憶體裝置200之一般性結構係顯示於圖11。記憶體裝置200包含記憶體陣列201、位址緩衝器202、控制部203、列解碼器204、字線驅動器205、欄解碼器206、及位元線驅動器207。
記憶體陣列201包含字線W1及W2、位元線B1及B2、記憶體單元MC 211,MC212,MC221及MC222，每一記憶體單元MC 211,MC212,MC221及MC222均為圖10中所示之電元件102。記憶體單元MC 211之一端係連接至字線W1，而記憶體單元MC 211之另一端則連接至位元線B1(正方向：W1→B1)；記憶體單元MC 212之一端係連接至字線W2，而記憶體單元MC 212之另一端則連接至位元線B1(正方向：W2→B1)；記憶體單元MC 221之一端係連接至字線W1，而記憶體單元MC 221之另一端則連接至位元線B2(正方向：W1→B2)；記憶體單元MC 222之一端係連接至字線W2，而記憶體單元MC 222之另一端則連接至位元線B2(正方向：W2→B2)。
位址緩衝器202接收由記憶體裝置200外部所提供之位址訊號ADDRESS，以將列位址訊號ROW輸出至列解碼器204，並將欄位址訊號COLUMN輸出至欄解碼器206。位址訊號ADDRESS指示一選自記憶體單元MC211,MC212,MC221及MC222之記憶體單元之位址，列位址訊號ROW指示由位址訊號ADDRESS所指示之位址之列位址，而欄位址訊號COLUMN指示由位址訊號ADDRESS所指示之位址之欄位址。
控制部203根據由記憶體裝置200外部所提供之模式選擇訊號MODE來輸入記憶模式、重設模式、及重製模式其中任一種。在記憶模式中，控制部203根據由記憶裝置200外部供應之輸入資料Di n ，將指示「施加記憶電壓」之控制訊號CONT輸出至字線驅動器205及位元線驅動器207；在重製模式中，控制部203將指示「施加重製電壓」之控制訊號CONT輸出至字線驅動器205及位元線驅動器207；在重設模式中，控制部203將指示位元值之輸出資料Do u t 輸出至一外部裝置，其中該位元值係根據自位元線驅動器207接收之訊號IR E A D 而決定，訊號IR E A D 係指示流經位元線B1或B2之電流的電流值；在重設模式中，控制部203檢查記憶體單元MC211,MC212,MC221及MC222之記憶狀態，並根據所檢查之記憶狀態而將指示「施加重設電壓」之控制訊號CONT輸出至字線驅動器205及位元線驅動器207。
列解碼器204根據自位址緩衝器202接收而來之列位址訊號ROW而選擇字線W1及W2其中任一個。
當自控制部203接收到指示「施加記憶電壓」之控制訊號CONT時，字線驅動器205便將記憶電壓V1W R I T E 施加至由列解碼器204所選擇之字線；當自控制部203接收到指示「施加重製電壓」之控制訊號CONT時，字線驅動器205便將重製電壓V1R E A D 施加至由列解碼器204所選擇之字線；當自控制部203接收到指示「施加重設電壓」之控制訊號CONT時，字線驅動器205便將重設電壓V1R E S E T 施加至由列解碼器204所選擇之字線。
欄解碼器206根據自位址緩衝器202接收而來之欄位址訊號COLUMN而選擇位元線B1及B2其中任一個。
當自控制部203接收到指示「施加記憶電壓」之控制訊號CONT時，位元線驅動器207便將記憶電壓V2W R I T E 施加至由欄解碼器206所選擇之字線；當自控制部203接收到指示「施加重製電壓」之控制訊號CONT時，位元線驅動器207便將重製電壓V2R E A D 施加至由欄解碼器206所選擇之字線，接著將指示流經位元線B1或B2之電流之電流值的訊號IR E A D 輸出至控制部203；當自控制部203接收到指示「施加重設電壓」之控制訊號CONT時，位元線驅動器207便將重設電壓V2R E S E T 施加至由欄解碼器206所選擇之字線。
記憶電壓V1W R I T E 為例如具有＋1.5 V電壓值及50 nsec脈寬之脈波電壓，記憶電壓V2W R I T E 為例如具有－1.5 V電壓值及50 nsec脈寬之脈波電壓。此處，記憶電壓V1W R I T E 與記憶電壓V2W R I T E 間之電位差為3 V。
重製電壓V1R E A D 及重製電壓V2R E A D 具有例如＋0.5 V之電壓值。此處，重製電壓V1R E A D 及重製電壓V2R E A D 彼此相等。重設電壓V1R E S E T 為例如具有－1.5 V電壓值及50 nsec脈寬之脈波電壓，重設電壓V2R E S E T 為例如具有＋1.5 V電壓值及50 nsec脈寬之脈波電壓。此處，重設電壓V1R E S E T 與重設電壓V2R E S E T 間之電位差為3 V。
<運作>
其次說明圖11中所示之記憶體裝置200之運作。記憶體裝置200之運作模式包含：記憶模式，其中輸入資料Di n 係寫入記憶體單元中；重設模式，其中寫入記憶體單元中之資訊係加以重設；及重製模式，其中寫入記憶體單元中之資訊係加以輸出(重製)以作為輸出資料Do u t 。此處假設記憶體單元MC211,MC212,MC221及MC222係經初始化至高電阻狀態，更假設位址訊號ADDRESS係指示記憶體單元MC211之位址。
[記憶模式]
首先說明在記憶模式中之運作。
當輸入資料Di n 為”1”時，控制部203將指示「施加記憶電壓」之控制訊號CONT輸出至字線驅動器205及位元線驅動器207；當輸入資料Di n 為”0”時，控制部203不輸出任何控制訊號CONT。
由控制部203接收了指示「施加記憶電壓」之控制訊號CONT，位元線驅動器207便將記憶電壓V2W R I T E 施加至由欄解碼器206所選擇之字線，並將其餘位元線B2(未選擇位元線)下拉接地。
同時，由控制部203接收了指示「施加記憶電壓」之控制訊號CONT，字線驅動器205便將記憶電壓V1W R I T E 施加至由列解碼器204所選擇之字線，並將其餘字線W2(未選擇字線)下拉接地。
由於具有＋3 V電壓值及50 nsec脈寬之脈波電壓(正(＋)脈波電壓)已施加於記憶體單元MC211中，故記憶體單元MC211之電阻值造成低電阻狀態。
雖然具有－1.5 V電壓值及50 nsec脈寬之脈波電壓(負(－)脈波電壓)已施加於記憶體單元MC212中，但記憶體單元MC212之電阻狀態並未改變，因所施加脈波電壓之電壓值未達一預定位準(此處為「－3 V」)。
雖然具有＋1.5 V電壓值及50 nsec脈寬之脈波電壓(正(＋)脈波電壓)已施加於記憶體單元MC221中，但記憶體單元MC221之電阻狀態並未改變，因所施加脈波電壓之電壓值未達一預定位準(此處為「＋3 V」)。
由於記憶體單元MC222之端點間之電位差為0 V，記憶體單元MC222之電阻狀態並未改變。
因此，由於僅記憶體單元MC211之電阻狀態改變至「低電阻狀態」，故表示「1」之1位元資料便寫入於記憶體單元MC211中。
在已完成將資料寫入於記憶體單元MC211之後，新位址訊號ADDRESS即輸入至位址緩衝器202，且重複上述在記憶模式中之運作。
[重製模式]
接著說明在重製模式中之運作。
控制部203將指示「施加記憶電壓」之控制訊號CONT輸出至字線驅動器205及位元線驅動器207。
由控制部203接收了指示「施加重製電壓」之控制訊號CONT，位元線驅動器207便將重製電壓V2R E A D 施加至欄解碼器206所未選擇之位元線，並將另一位元線B1(已選擇位元線)下拉接地。
同時，由控制部203接收了指示「施加重製電壓」之控制訊號CONT，字線驅動器205便將重製電壓V1R E A D 施加至由列解碼器204所選擇之字線，並將其餘字線W2(未選擇字線)下拉接地。
由於正(＋)量測電壓已施加於記憶體單元MC211中，故具有根據記憶體單元MC211之電阻值所決定之電流值的電流即流經記憶體單元MC211，接著進入位元線B1。
由於記憶體單元MC212之端點間之電位差為0 V，故無電流流經記憶體單元MC212。因在記憶體單元MC212中，自位元線B1延伸至字線W2之方向為「反方向」，故流經位元線B1之電流不可能流入字線W2。
由於記憶體單元MC221之端點間之電位差為0 V，故無電流流經記憶體單元MC221。
由於已施加負(－)量測電壓於記憶體單元MC222中，無電流流經記憶體單元MC222。
接著，位元線驅動器207量測流經位元線B1或B2之電流之電流值，並將指示量測電流值之訊號IR E A D 輸出至控制部203；控制部203接著將根據由訊號IR E A D 所代表之電流值而決定之輸出資料Do u t 輸出至一外部裝置。例如若量測電流值為在低電阻狀態之情況中流動之電流的電流值，則由控制部203所輸出之輸出資料Do u t 顯示「1」。
如此，由於電流僅流過記憶體單元MC211，且流經記憶體單元MC211之電流進入位元線B1，故可自記憶體單元MC211讀取1位元資料。
在已完成自記憶體單元MC211讀取1位元資料後，新位址訊號ADDRESS即輸入至位址緩衝器202，且重複上述在重製模式中之運作。
[重設模式]
其次說明在重設模式中之運作。
控制部203透過重製運作之處理來檢查記憶體單元MC211之記憶體狀態。
在其中控制部203決定記憶體單元MC211儲存代表「1」之位元資料之情形中(記憶體單元MC211係位於低電阻狀態)，控制部203便將指示「施加重設電壓」之控制訊號CONT輸出至字線驅動器205及位元線驅動器207；在其中控制部203決定記憶體單元MC211儲存代表「1」之位元資料之情形中(記憶體單元MC211係位於高電阻狀態)，控制部203不會輸出控制訊號CONT。
由控制部203接收了指示「施加重設電壓」之控制訊號CONT，位元線驅動器207便將重設電壓V2R E S E T 施加至由欄解碼器206所選擇之一位元線B1，並將其餘位元線B1(未選擇位元線)下拉接地。
同時，由控制部203接收了指示「施加重設電壓」之控制訊號CONT，字線驅動器205便將重設電壓V1R E S E T 施加至由列解碼器204所選擇之字線，並將其餘字線W2(未選擇字線)下拉接地。
由於具有－3 V電壓值及50 nsec脈寬之脈波電壓(負(－)脈波電壓)已施加於記憶體單元MC211中，故記憶體單元MC211之電阻值造成高電阻狀態。
雖然具有＋1.5 V電壓值及50 nsec脈寬之脈波電壓(正(＋)脈波電壓)已施加於記憶體單元MC212中，但記憶體單元MC212之電阻狀態並未改變，因所施加脈波電壓之電壓值未達一預定位準(此處為「＋3 V」)。
雖然具有－1.5 V電壓值及50 nsec脈寬之脈波電壓(負(－)脈波電壓)已施加於記憶體單元MC221中，但記憶體單元MC221之電阻狀態並未改變，因所施加脈波電壓之電壓值未達一預定位準(此處為「－3 V」)。
由於記憶體單元MC222之端點間之電位差為0 V，記憶體單元MC222之電阻狀態並未改變。
因此，由於僅記憶體單元MC211之電阻狀態改變至「高電阻狀態」，故儲存於記憶體單元MC211中之1位元資料即被重設。
在已完成記憶體單元MC211之重設後，新位址訊號ADDRESS即輸入至位址緩衝器202，且重複上述在重設模式中之運作。
<效果>
如上所述，因電元件(記憶體單元)具有「二極體特性」，故無電流自字線流至另一線，因此毋須額外設置二極體元件即可產生記憶體裝置，因而可簡化稱生產製程。
根據實施例2，一預定脈波電壓係施加至儲存資訊之電元件上，而該預定脈波電壓並未施加至其他電元件。因此，僅其中待儲存資訊之電元件之電阻狀態可加以改變；亦即可任意地選擇電元件，並將資訊儲存於所選擇之電元件中。
根據實施例2，在欲自其中讀取資訊之電元件中，電流係沿正方向流動，但在其他電元件中，無電流沿正方向流動。因此，可僅讀取流經欲自其中讀取資訊之電元件之電流；換言之，可任意地選擇電元件並讀取儲存於所選擇之電元件中的資訊。
圖11僅顯示四個記憶體單元，但本發明並不限制於此，例如可將5個以上之記憶體單元排列於一矩陣中。
(實施例3) <結構>
根據本發明實施例3之半導體積體電路(嵌式RAM)300之結構係顯示於圖12中。電路300包含圖11所示之記憶體裝置200及邏輯電路301，且經形成為一單一半導體晶片。圖11所示之記憶體裝置200係作為資料RAM；邏輯電路301為施行一預定運作(例如聲音資料或影像資料之編碼或解碼)並在運作中利用記憶體裝置200之電路，邏輯電路301控制位址訊號ADDRESS及模式選擇訊號MODE，其中兩種訊號係供應至記憶體裝置200，以將資料寫入於記憶體裝置200或自其中讀取資料。
<運作>
其次說明圖12所示之半導體積體電路(嵌式RAM)300之運作。電路300之運作包含：寫入程序，用以將預定資料寫入於記憶體裝置200；讀取程序，用以讀取記憶體裝置200中所寫入之資料；及重設程序，用以重設記憶體裝置200中所寫入之資料。
[寫入程序]
首先說明寫入程序。
為將預定資料(例如編碼移動式圖象資料等)寫入記憶體裝置200中，邏輯電路301便將指示「記憶模式」之模式選擇訊號MODE輸出至記憶體裝置200之控制部203。
接著，為選擇其中待寫入預定資料之記憶體單元，邏輯電路301將位址訊號ADDRESS依序地輸出至記憶體裝置200之位址緩衝器202。因此，在記憶體裝置200中，係根據位址訊號ADDRESS而依序地選擇記憶體單元。
接著，邏輯電路301基於逐位(bit－by－bit)原則將預定資料以1位元資料Di n 形式輸出至記憶體裝置200之控制部203。
接著，在記憶體裝置200中，施行與實施例2之記憶模式相同之運作，如此，該預定資料即基於逐位原則而寫入於記憶體裝置200中。
[讀取程序]
其次說明讀取程序。
為讀取記憶體裝置200中所寫入之資料，邏輯電路301便將指示「重製模式」之模式選擇訊號MODE輸出至記憶體裝置200之控制部203。
接著，為選擇欲自其中讀取寫入資料之記憶體單元，邏輯電路301依序地將位址訊號ADDRESS輸出至記憶體裝置200之位址緩衝器202。因此，在記憶體裝置200中，係根據位址訊號ADDRESS而依序地選擇記憶體單元。
接著，在記憶體裝置200中，施行與實施例2之模式相同之運作，如此，儲存於記憶體裝置200中之資料即基於逐位原則而加以重設。
[重設程序]
其次說明重設程序。
為重設寫入於記憶體裝置200中之資料，邏輯電路301將指示「重設模式」之模式選擇訊號MODE輸出至記憶體裝置200之控制部203。
接著，為選擇待重設已儲存資料之記憶體單元，邏輯電路301依序地將位址訊號ADDRESS輸出至記憶體裝置200之位址緩衝器202。因此，在記憶體裝置200中，係根據位址訊號ADDRESS而依序地選擇記憶體單元。
接著，在記憶體裝置200中，施行與實施例2之重設模式相同之運作，如此，儲存於記憶體裝置200中之資料即基於逐位元原則而加以重設。
<效果>
如上所述，可迅速地將大量資訊儲存於記憶體裝置200中。
(實施例4) <結構>
根據本發明實施例4之半導體積體電路(可重組態LSI)400之結構係顯示於圖13。電路400包含圖11所示之記憶體裝置200、處理器401及介面402，且其係形成為單一半導體晶片。圖11所示之記憶體裝置200係作為程式ROM，以儲存處理器401之運作所需之程式；處理器401係根據儲存於記憶體裝置200中之該程式而運作，以控制記憶體裝置200及介面402，介面402將由外部裝置所提供之程式依序地輸出至記憶體裝置200。
<運作>
其次說明圖13所示之半導體積體電路(可重組態LSI)400之運作。電路400之運作包含：一程式執行程序，其中電路400係根據所儲存程式來運作；及一程式重寫程序，用以將儲存於記憶體裝置200中之程式重寫至另一新程式。
[程式執行程序]
首先說明程式執行程序。
為讀取儲存於記憶體裝置200中之程式，處理器401將指示「重製模式」之模式選擇訊號MODE輸出至記憶體裝置200之控制部203。
接著，處理器401將代表儲存著所需程式之記憶體單元之位址訊號ADDRESS依序地輸出至記憶體裝置200之位址緩衝器202。因此，在記憶體裝置200中，係根據位址訊號ADDRESS而依序地選擇記憶體單元。
接著，在記憶體裝置200中，施行與實施例2之重製模式相同之運作，如此，即基於逐位原則而讀取儲存於記憶體裝置200中之程式以作為輸出資料Do u t 。
接著，處理器401根據自記憶體裝置200讀取而來之程式施行一預定運作。
[程式重寫程序]
其次說明程式重寫程序。
為抹除儲存於記憶體裝置200中之程式(待重寫之程式)，處理器401將指示「重設模式」之模式選擇訊號MODE輸出至記憶體裝置200之控制部203。
接著，處理器401將代表儲存著待寫入程式之記憶體單元之位址訊號ADDRESS依序地輸出至記憶體裝置200之位址緩衝器202。因此，在記憶體裝置200中，係根據位址訊號ADDRESS而依序地選擇記憶體單元。
接著，在記憶體裝置200中，施行與實施例2之重設模式相同之運作，如此，儲存於記憶體單元中之程式即基於逐位原則而加以重設。
在完成記憶體單元之重設後，處理器401將指示「記憶模式」之模式選擇訊號MODE輸出至記憶體裝置200之控制部203，以寫入新程式。
接著，處理器401將代表儲存著待寫入程式之記憶體單元之位址訊號ADDRESS依序地輸出至記憶體裝置200之位址緩衝器202。因此，在記憶體裝置200中，係根據位址訊號ADDRESS而依序地選擇記憶體單元。
接著，處理器401基於逐位原則，將提供自外部裝置之新程式經由介面402而輸出至記憶體裝置200之控制部203。在記憶體裝置200中，施行與實施例2之記憶模式相同之運作，因此，該新程式即基於逐位原則而儲存於記憶體裝置中。
如此，由於記憶體裝置200為一可再寫式非揮發性記憶體，故可再寫儲存於記憶體裝置200中之程式；亦即可改變在處理器401中所實現之功能。另外，複數個程式可能儲存於記憶體裝置200中，且處理器401中所實現之功能可根據讀取自記憶體裝置200之程式來改變。
<效果>
如上所述，可以單一LSI來實現不同功能；亦即可實現可重組態LSI。
(實施例5) <結構>
根據本發明實施例5之記憶體裝置500之結構係顯示於圖14。記憶體裝置500包含一基板501、形成於該基板501上之下部電極502、狀態可變材料層503、形成於該下部電極502上之接觸插塞504、及形成於該狀態可變材料層503上之上部電極505－1及505－2。在此例中，下部電極502係由Pt(功函數：5.7 eV)所組成，上部電極505－1及505－2係由Ag(功函數：4.3 eV)所組成，而狀態可變材料層503係由CuFe2 O4 (厚度：0.1 μm)所組成，接觸插塞504係由Al所組成。
<狀態可變材料>
當一預定脈波電壓施加於圖14所示之上部電極505－1與下部電極502之間時，在上部電極505－1正下方之狀態可變材料層503之區域(狀態可變區域503α)中的電阻值會改變；當一預定脈波電壓施加於圖14所示之上部電極505－2與下部電極502之間時，在上部電極505－2正下方之狀態可變材料層503之區域(狀態可變區域503β)中的電阻值會改變。
當一正(＋)量測電壓施加於圖14所示之上部電極505－1與下部電極502之間時，具有根據狀態可變區域503α之電阻值而決定之電流值的電流便自接觸插塞504流出；若有一負(－)量測電壓施加於圖14所示之上部電極505－1與下部電極502之間，則無電流流動。又，當一正(＋)量測電壓施加於圖14所示之上部電極505－2與下部電極502之間時，具有根據狀態可變區域503β之電阻值而決定之電流值的電流便自接觸插塞504流出；若有一負(－)量測電壓施加於圖14所示之上部電極505－2與下部電極502之間，則無電流流動。
<等效電路>
圖14之記憶體裝置500之等效電路係顯示於圖15。在圖15中，字線W1對應至上部電極505－1，字線W2對應至上部電極505－2，而下部電極502及接觸插塞504對應至位元線B1，記憶體單元MC511對應至狀態可變區域503α，而記憶體單元MC512對應至狀態可變區域503β。
<運作>
接著參照圖15所示之等效電路來說明圖14所示之記憶體裝置500之運作。圖14所示之記憶體裝置500之運作包含：記憶模式，其中1位元資料係記憶於記憶體單元中；重設模式，其中1位元資料係加以重設；及重製模式，其中儲存於記憶體單元中之1位元資料係加以重製。
[記憶模式]
首先，將位元線B1(下部電極502及接觸插塞504)及字線W2(上部電極505－2)下拉接地，且施加一記憶電壓至字線W1(上部電極505－1)，該記憶電壓為例如具有＋3 V電壓值及50 nsec脈寬之脈波電壓。因此，記憶體單元MC511之電阻狀態即自「高電阻狀態」改變至「低電阻狀態」。
[重設]
將位元線B1及字線W2下拉接地，並施加重設電壓至字線W1，該記憶電壓為例如具有－3V電壓值及50 nsec脈寬之脈波電壓。因此，記憶體單元MC511之電阻狀態即自「低電阻狀態」改變至「高電阻狀態」。
[重製]
將位元線B1及字線W2下拉接地，並施加重製電壓至字線W1，該重製電壓為例如具有＋0.5 V電壓值之電壓。因此，根據記憶體單元MC511之電阻狀態而決定之電流便自位元線B1流出；同時，因在記憶體單元MC512中自位元線B1延伸至字線W2之方向為「反方向」，故無電流自位元線B1流至字線W2(自上部電極505－1經由下部電極502而流至上部電極505－2)。
<效果>
如上所述，由於狀態可變材料有「二極體特性」，故電流之方向可在無須形成其二極體元件下來加以定義；再者，狀態可變材料具有「可變電阻特性」，故可作為例如1R1D非揮發性記憶體。在此一用途中，不需要設置二極體，故相較於習知1R1D非揮發性記憶體而言，其可簡化生產製程。
由於未形成二極體，待施加至可變電阻材料之脈波電壓之極性並未受到限制，因此，正(＋)極性之脈波電壓及負(－)極性之脈波電壓兩者均可加以施加至狀態可變材料層。在此一脈波施加方法(其中電阻值係根據脈波電壓之極性而改變)中，所施加脈波電壓之脈寬比習知脈波施加方法(其中可變電阻材料之電阻值係藉由調整脈波電壓之脈寬來改變的方法)短，亦即可縮短記憶或重設所需要的時間。
在上述實施例5之範例中，上部電極505－1及505－2之功函數不同於下部電極502者；然而，事實上即使如範例所述，狀態可變區域503之結晶度不均勻，亦可獲得相同效果。
在實施例5之上述範例中所述之狀態可變材料具有下列特性：當一脈波電壓施加於上部電極505－1(505－2)與下部電極502之間、使得上部電極505－1(505－2)關於下部電極502為正極(＋)時，狀態可變區域503α(503β)之電阻狀態即改變至「低電阻狀態」；以及自上部電極505－1(505－2)延伸至下部電極502之方向為「正方向」。同時，吾人亦製備具有下列特性之另一狀態可變材料：當一脈波電壓施加於上部電極505－1(505－2)與下部電極502之間、使得上部電極505－1(505－2)關於下部電極502為負極(－)時，狀態可變區域503α(503β)之電阻狀態即改變至「低電阻狀態」；以及自上部電極505－1(505－2)延伸至下部電極502之方向為「反方向」(例如範例1中之樣品(A’))。在狀態可變區域503α(503β)展現此一特性之情況中，圖14之記憶體裝置500之等效電路係顯示於圖16；再者，在此情況中，藉由施加下列電壓可獲得相同效果。在記憶模式中，將具有－3 V電壓值及50 nsec脈寬之記憶電壓施加至字線W1；在重設模式中，將具有＋3 V電壓值及50 nsec脈寬之記憶電壓施加至字線W1；在重製模式中，將具有－0.5 V電壓值之重製電壓施加至字線W1。
上述實施例5之範例具有兩上部電極，但本發明並不限制於此；即使在形成三個以上之上部電極時亦可獲致相同效果。
在以上說明中，當所施加之脈波電壓滿足預定條件時，電元件之電阻狀態可加以改變。如此，在記憶及重設運作中，將滿足對應條件之脈波電壓施加至電元件；而在重製運作中，將不滿足該條件之電壓施加至電元件，藉此可獲致相同效果。換言之，於上述範例中，，雖然電元件之電阻狀態在施加具有＋3 V電壓值及50 nsec脈寬之電壓時自「高電阻狀態」改變至「低電阻狀態」，但即使在所施加之電壓具有不同電壓值及脈寬時，亦可獲致相同效果。
應注意：在上述範例之說明中，電阻變化之正規化數值(R/R0)並不必然等於圖式所顯示之數值。
產業利用性
本發明之電元件有助於作為下一世代之非揮發性記憶體，其具備低功率運作、高速寫入及抹除、及更大記憶容量等能力。
1．．．上部電極
2．．．狀態可變材料層
3．．．下部電極
4．．．基板
5．．．電源
101－1,101－2．．．端子
102．．．電元件
200．．．記憶體裝置
201．．．記憶體陣列
202．．．位址緩衝器
203．．．控制部
204．．．列解碼器
205．．．字線驅動器
206．．．欄解碼器
207．．．位元線驅動器
300．．．半導體積體電路
301．．．邏輯電路
400．．．半導體積體電路
401．．．處理器
402．．．介面
500．．．記憶體裝置
501．．．基板
502．．．下部電極
503．．．狀態可變材料層
503α,503β．．．狀態可變區域
504．．．接觸插塞
505－1,505－2．．．上部電極
900．．．記憶體裝置
901．．．基板
902．．．N型Si區域
903－1,903－2．．．P型Si區域
904－1,904－2．．．下部電極
905．．．接觸插塞
906．．．可變電阻材料層
906α,906β．．．可變區域
907－1,907－2．．．上部電極
W1,W2．．．字線
B1,B2．．．位元線
MC211,MC212,MC221,MC222．．．記憶體單元
MC511,MC512．．．記憶體單元
MC911,MC912．．．記憶體單元
D911,D912．．．二極體
圖1顯示電元件之基本結構；圖2顯示待施加之脈波電壓之波形；圖3A顯示發生在第一極性之脈波電壓施加至電元件時之電阻值變化；圖3B顯示發生在第二極性之脈波電壓施加至電元件時之電阻值變化；圖4A顯示發生在第一極性之脈波電壓施加至電元件時之電流－電壓特性；圖4B顯示發生在第二極性之脈波電壓施加至電元件時之電流－電壓特性；圖5A顯示發生在第一極性之脈波電壓施加至電元件時之電流－電壓特性；圖5B顯示發生在第二極性之脈波電壓施加至電元件時之電流－電壓特性；圖6顯示發生在第一極性之脈波電壓施加至電元件時之電阻值變化；圖7A顯示發生在第一極性之脈波電壓施加至電元件時之電流－電壓特性；圖7B顯示發生在第二極性之脈波電壓施加至電元件時之電流－電壓特性；圖8A顯示發生在第一極性之脈波電壓施加至電元件時之電阻值變化；圖8B顯示發生在第二極性之脈波電壓施加至電元件時之電阻值變化；圖9顯示發生在脈波電壓施加至電元件時之電阻值變化；圖10顯示電元件之圖形符號；圖11顯示根據本發明實施例2之記憶體裝置之一般結構；圖12顯示根據本發明實施例3之半導體積體電路之一般結構；圖13顯示根據本發明實施例4之半導體積體電路之一般結構；圖14顯示根據本發明實施例5之記憶體裝置之結構；圖15顯示圖14之記憶體裝置之等效電路；圖16顯示圖14之記憶體裝置之等效電路；圖17顯示習知記憶體裝置之結構；圖18顯示圖17之記憶體裝置之等效電路。
1．．．上部電極
2．．．狀態可變材料層
3．．．下部電極
4．．．基板
5．．．電源

Claims (6)

  1. 一種電元件，包含：一第一電極；一第二電極；及一層，受連接於該第一電極與該第二電極之間，其中該層係形成為基於藉由電子繞射分析在該第一電極與該第二電極之間之一膜厚方向上的量測而顯示一優異結晶度區域及一不良結晶度區域，且該層在該第一電極與該第二電極之間具有二極體特性，使得由該不良結晶度區域延伸至該優異結晶度區域之方向為正方向，且由該優異結晶度區域延伸至該不良結晶度區域之方向為反方向；並且該層具有可變電阻特性，使得該層之該正方向之電阻值係根據施加於該第一電極與該第二電極間之一預定脈波電壓而增加或減少。
  2. 如申請專利範圍第1項之電元件，其中該電元件係藉由在該第一電極與該第二電極之間施加一預定脈波電壓、俾使該正方向之電阻值改變，以儲存1位元或多位元資訊。
  3. 如申請專利範圍第1項之電元件，其中藉由在該第一電極與該第二電極之間施加一預定脈波電壓、俾使電流根據該層之該電阻值而沿該正方向流動，以自該電元件讀取1位元或多位元資訊。
  4. 一種記憶體裝置，包含：複數個如申請專利範圍第1項之電元件；複數條字線，一字線驅動器對其施加一預定電壓；以及複數條位元線，一位元線驅動器對其施加一預定電壓， 其中在每一該複數個電元件中，該第一電極係連接至該複數條字線其中任一條，而該第二電極係連接至該複數條位元線其中任一條。
  5. 一種半導體積體電路，包含：如申請專利範圍第4項之該記憶體裝置；及一邏輯電路，用以施行一預定運作，其中該邏輯電路具有一記憶模式及一重製模式，在該記憶模式中，該邏輯電路將位元資料儲存於該記憶體裝置中，且在該重製模式中，該邏輯電路讀取儲存於該記憶體裝置中之位元資料。
  6. 一種半導體積體電路，包含：如申請專利範圍第4項之該記憶體裝置；及一處理器，其具有一程式執行模式及一程式重寫模式，其中在該程式執行模式中，該處理器係根據儲存於該記憶體裝置中之程式來運作，且在該程式重寫模式中，該處理器將儲存於該記憶體裝置中之程式重寫至另一由外部接收而來之新程式。
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