JPH11242060A - コンパレータ - Google Patents
コンパレータInfo
- Publication number
- JPH11242060A JPH11242060A JP4482898A JP4482898A JPH11242060A JP H11242060 A JPH11242060 A JP H11242060A JP 4482898 A JP4482898 A JP 4482898A JP 4482898 A JP4482898 A JP 4482898A JP H11242060 A JPH11242060 A JP H11242060A
- Authority
- JP
- Japan
- Prior art keywords
- output
- voltage
- comparator
- input terminal
- inverting input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【課題】 コンパレータにおける、立ち下がり、あるい
は立ち上がりの遅れを低減することを課題とする。 【解決手段】 ２入力の電圧を比較し、その比較結果に
応じて高電圧出力（Ｈ出力）あるいは低電圧出力（Ｌ出
力）を出力するコンパレータにおいて、制御電圧に応じ
て出力をＨ出力あるいはＬ出力とする出力制御素子（Ｐ
３）と出力がＨ出力の時、出力制御素子（Ｐ３）の制御
電圧を、出力制御素子（Ｐ３）の出力が反転する反転電
圧から出力がＬ出力となる電圧側の所定電圧に保持する
第１電圧保持手段を装備する。
は立ち上がりの遅れを低減することを課題とする。 【解決手段】 ２入力の電圧を比較し、その比較結果に
応じて高電圧出力（Ｈ出力）あるいは低電圧出力（Ｌ出
力）を出力するコンパレータにおいて、制御電圧に応じ
て出力をＨ出力あるいはＬ出力とする出力制御素子（Ｐ
３）と出力がＨ出力の時、出力制御素子（Ｐ３）の制御
電圧を、出力制御素子（Ｐ３）の出力が反転する反転電
圧から出力がＬ出力となる電圧側の所定電圧に保持する
第１電圧保持手段を装備する。
Description
【０００１】
【発明の属する技術分野】本発明は、２入力の電圧を比
較するコンパレータに係り、特にコンパレータの応答速
度を改善する技術に関する。
較するコンパレータに係り、特にコンパレータの応答速
度を改善する技術に関する。
【０００２】
【従来の技術】電子機器には各種電子回路が採用されて
いるが、その電子回路の一つにコンパレータがある。コ
ンパレータは、２入力を比較してその比較結果により、
Ｈ（高電圧）信号、Ｌ（低電圧）信号を出力するもの
で、フィードバック制御装置等によく用いられている。
図７は従来のコンパレータを示す回路図で、入力をＮチ
ャンネルＭＯＳＦＥＴ（以降ＮＭＯＳと称し、またＰチ
ャンネルＭＯＳＦＥＴをＰＭＯＳと称する）としたコン
パレータ（Ｎチャンネル受けコンパレータ）の一例を示
している。
いるが、その電子回路の一つにコンパレータがある。コ
ンパレータは、２入力を比較してその比較結果により、
Ｈ（高電圧）信号、Ｌ（低電圧）信号を出力するもの
で、フィードバック制御装置等によく用いられている。
図７は従来のコンパレータを示す回路図で、入力をＮチ
ャンネルＭＯＳＦＥＴ（以降ＮＭＯＳと称し、またＰチ
ャンネルＭＯＳＦＥＴをＰＭＯＳと称する）としたコン
パレータ（Ｎチャンネル受けコンパレータ）の一例を示
している。
【０００３】ＰＭＯＳＰ１，Ｐ２のドレインは電源Ｖｃ
ｃに接続され、また互いのゲート同士が接続されてい
る。そして、ＰＭＯＳＰ１のゲートとソースが接続され
て、ＰＭＯＳＰ１，Ｐ２によりミラー回路が構成されて
いる。ＰＭＯＳＰ１，Ｐ２のソースは、それぞれＮＭＯ
ＳＮ１，Ｎ２のドレインに接続されており、またＮＭＯ
ＳＮ１，Ｎ２のソースは接続され、ＮＭＯＳＮ４を介し
て接地等の電流が流れ込む回路部分に接続されている。
そして、ＮＭＯＳＮ１，Ｎ２のゲートは、それぞれ反転
入力端子ＩＮ−、非反転入力端子ＩＮ＋に接続されてい
る。そして、図７では、コンパレータの動作説明のた
め、反転入力端子ＩＮ−には基準電圧Ｖｒｅｆが印加さ
れており、また非反転入力端子ＩＮ＋には比較電圧（こ
こではＶｒｅｆ＋ΔＶ）が印加されている状態のものを
示している。ＰＭＯＳ３のドレインは電源Ｖｃｃに接続
され、またそのゲートはＰＭＯＳ２のソースに接続さ
れ、そしてそのソースはＮＭＯＳＮ３を介して接地等の
電流が流れ込む回路部分に接続されている。このＰＭＯ
Ｓ３のソースがコンパレータの出力Ｖｏｕｔとなってい
る。
ｃに接続され、また互いのゲート同士が接続されてい
る。そして、ＰＭＯＳＰ１のゲートとソースが接続され
て、ＰＭＯＳＰ１，Ｐ２によりミラー回路が構成されて
いる。ＰＭＯＳＰ１，Ｐ２のソースは、それぞれＮＭＯ
ＳＮ１，Ｎ２のドレインに接続されており、またＮＭＯ
ＳＮ１，Ｎ２のソースは接続され、ＮＭＯＳＮ４を介し
て接地等の電流が流れ込む回路部分に接続されている。
そして、ＮＭＯＳＮ１，Ｎ２のゲートは、それぞれ反転
入力端子ＩＮ−、非反転入力端子ＩＮ＋に接続されてい
る。そして、図７では、コンパレータの動作説明のた
め、反転入力端子ＩＮ−には基準電圧Ｖｒｅｆが印加さ
れており、また非反転入力端子ＩＮ＋には比較電圧（こ
こではＶｒｅｆ＋ΔＶ）が印加されている状態のものを
示している。ＰＭＯＳ３のドレインは電源Ｖｃｃに接続
され、またそのゲートはＰＭＯＳ２のソースに接続さ
れ、そしてそのソースはＮＭＯＳＮ３を介して接地等の
電流が流れ込む回路部分に接続されている。このＰＭＯ
Ｓ３のソースがコンパレータの出力Ｖｏｕｔとなってい
る。
【０００４】そして、非反転入力端子ＩＮ＋側の電圧
が、反転入力端子ＩＮ−の電圧より高い場合、差動対の
ＮＭＯＳＮ２に電流が流れ、ＰＭＯＳＰ３のゲート電圧
が下がるため、ＰＭＯＳ３が導通状態となって出力Ｖｏ
ｕｔはＨ信号となる。また逆に非反転入力端子ＩＮ＋側
の電圧が、反転入力端子ＩＮ−の電圧より低い場合、差
動対のＮＭＯＳＮ１に電流が流れ、ＮＭＯＳＮ２に電流
が流れずにＰＭＯＳＰ３のゲート電圧が上がるため、Ｐ
ＭＯＳ３が非導通状態となって出力ＶｏｕｔはＬ信号と
なる。尚、ＮＭＯＳＮ３，Ｎ４は、出力Ｖｏｕｔの電圧
等を規定する動作を行う。
が、反転入力端子ＩＮ−の電圧より高い場合、差動対の
ＮＭＯＳＮ２に電流が流れ、ＰＭＯＳＰ３のゲート電圧
が下がるため、ＰＭＯＳ３が導通状態となって出力Ｖｏ
ｕｔはＨ信号となる。また逆に非反転入力端子ＩＮ＋側
の電圧が、反転入力端子ＩＮ−の電圧より低い場合、差
動対のＮＭＯＳＮ１に電流が流れ、ＮＭＯＳＮ２に電流
が流れずにＰＭＯＳＰ３のゲート電圧が上がるため、Ｐ
ＭＯＳ３が非導通状態となって出力ＶｏｕｔはＬ信号と
なる。尚、ＮＭＯＳＮ３，Ｎ４は、出力Ｖｏｕｔの電圧
等を規定する動作を行う。
【０００５】
【発明が解決しようとする課題】図１に示すようなコン
パレータの動作状態は、図８の波形図に示すようなもの
になる。非反転入力端子ＩＮ＋の電圧が反転入力端子Ｉ
Ｎ−の電圧（基準Ｖｒｅｆ）より低い場合には、出力Ｖ
ｏｕｔの出力論理はＬになっている。そして、非反転入
力端子ＩＮ＋の電圧が反転入力端子ＩＮ−の電圧（基準
Ｖｒｅｆ）より高い場合には、出力Ｖｏｕｔの出力論理
はＨになる。しかし、ＰＭＯＳＰ２，Ｐ３、ＮＭＯＳＮ
２等による寄生容量Ｃのため、出力Ｖｏｕｔには、立ち
上がり時Ｔｕ、立ち下がり時Ｔｄの時間遅れが生じる。
この時間遅れは、立ち下がり時がより大きく、その傾向
は基準電圧Ｖｒｅｆが低い程大きくなる。
パレータの動作状態は、図８の波形図に示すようなもの
になる。非反転入力端子ＩＮ＋の電圧が反転入力端子Ｉ
Ｎ−の電圧（基準Ｖｒｅｆ）より低い場合には、出力Ｖ
ｏｕｔの出力論理はＬになっている。そして、非反転入
力端子ＩＮ＋の電圧が反転入力端子ＩＮ−の電圧（基準
Ｖｒｅｆ）より高い場合には、出力Ｖｏｕｔの出力論理
はＨになる。しかし、ＰＭＯＳＰ２，Ｐ３、ＮＭＯＳＮ
２等による寄生容量Ｃのため、出力Ｖｏｕｔには、立ち
上がり時Ｔｕ、立ち下がり時Ｔｄの時間遅れが生じる。
この時間遅れは、立ち下がり時がより大きく、その傾向
は基準電圧Ｖｒｅｆが低い程大きくなる。
【０００６】次にその原因を検討するが、先ず立ち上が
り時の遅れについて検討する。出力ＶｏｕｔはＬであ
り、ＰＭＯＳＰ３は遮断している。ＰＭＯＳＰ３のゲー
ト電圧（ＶＧ３）はＶｃｃである。ＰＭＯＳＰ３が導通
（電流Ｉ１が流れる）する電圧はＶｃｃ−Ｐ３ＶＧＳ
（ＰＭＯＳＰ３のゲート−ソース間電圧）であるため、
出力ＶｏｕｔがＬからＨになる時のＶＧ３の電圧変化量
は、Ｐ３ＶＧＳである。従って、立ち上がり時間Ｔｕ
は、（Ｃ（寄生容量）×Ｐ３ＶＧＳ）／ΔＩ（電流量）
となる。
り時の遅れについて検討する。出力ＶｏｕｔはＬであ
り、ＰＭＯＳＰ３は遮断している。ＰＭＯＳＰ３のゲー
ト電圧（ＶＧ３）はＶｃｃである。ＰＭＯＳＰ３が導通
（電流Ｉ１が流れる）する電圧はＶｃｃ−Ｐ３ＶＧＳ
（ＰＭＯＳＰ３のゲート−ソース間電圧）であるため、
出力ＶｏｕｔがＬからＨになる時のＶＧ３の電圧変化量
は、Ｐ３ＶＧＳである。従って、立ち上がり時間Ｔｕ
は、（Ｃ（寄生容量）×Ｐ３ＶＧＳ）／ΔＩ（電流量）
となる。
【０００７】次に立ち下がり時について検討する。非反
転入力端子ＩＮ＋の入力電圧が反転入力端子ＩＮ−の入
力電圧より高い場合、差動対への電流はＮＭＯＳＮ２を
通るが、ＭＯＳや誘電体分離プロセスで形成されたトラ
ンジスタでは寄生トランジスタ等ができず（通常は好適
であるが）、適当な電流経路がない状態になる。このた
め、ＮＭＯＳＮ２はソース−ドレイン間の電圧差のない
飽和領域に入ってしまう。従って、この場合 ＶＧ３＝
Ｖｒｅｆ−Ｎ２ＶＧＳ（ＮＭＯＳ２のゲート−ソース間
電圧）となる。ＰＭＯＳＰ３の反転レベルは、Ｖｃｃ−
Ｐ３ＶＧＳであるため、出力ＶｏｕｔがＨからＬになる
ときに必要な電圧変化量は、Ｖｃｃ−Ｖｒｅｆ−Ｐ３Ｖ
ＧＳ＋Ｎ２ＶＧＳとなる。従って、立ち下がり時間Ｔｄ
は、Ｃ×（Ｖｃｃ−Ｖｒｅｆ−Ｐ３ＶＧＳ＋Ｎ２ＶＧ
Ｓ）／ΔＩとなる。
転入力端子ＩＮ＋の入力電圧が反転入力端子ＩＮ−の入
力電圧より高い場合、差動対への電流はＮＭＯＳＮ２を
通るが、ＭＯＳや誘電体分離プロセスで形成されたトラ
ンジスタでは寄生トランジスタ等ができず（通常は好適
であるが）、適当な電流経路がない状態になる。このた
め、ＮＭＯＳＮ２はソース−ドレイン間の電圧差のない
飽和領域に入ってしまう。従って、この場合 ＶＧ３＝
Ｖｒｅｆ−Ｎ２ＶＧＳ（ＮＭＯＳ２のゲート−ソース間
電圧）となる。ＰＭＯＳＰ３の反転レベルは、Ｖｃｃ−
Ｐ３ＶＧＳであるため、出力ＶｏｕｔがＨからＬになる
ときに必要な電圧変化量は、Ｖｃｃ−Ｖｒｅｆ−Ｐ３Ｖ
ＧＳ＋Ｎ２ＶＧＳとなる。従って、立ち下がり時間Ｔｄ
は、Ｃ×（Ｖｃｃ−Ｖｒｅｆ−Ｐ３ＶＧＳ＋Ｎ２ＶＧ
Ｓ）／ΔＩとなる。
【０００８】実際によく用いられる程度の下記の値を代
入してみると、Ｐ３ＶＧＳ＝Ｎ２ＶＧＳ＝１．０
（Ｖ），Ｖｃｃ＝５．０，Ｖｒｅｆ＝３．０の場合に
は、Ｔｕ：Ｔｄ＝１：２となり、Ｐ３ＶＧＳ＝Ｎ２ＶＧ
Ｓ＝１．０（Ｖ），Ｖｃｃ＝５．０，Ｖｒｅｆ＝２．０
の場合には、Ｔｕ：Ｔｄ＝１：３となる。
入してみると、Ｐ３ＶＧＳ＝Ｎ２ＶＧＳ＝１．０
（Ｖ），Ｖｃｃ＝５．０，Ｖｒｅｆ＝３．０の場合に
は、Ｔｕ：Ｔｄ＝１：２となり、Ｐ３ＶＧＳ＝Ｎ２ＶＧ
Ｓ＝１．０（Ｖ），Ｖｃｃ＝５．０，Ｖｒｅｆ＝２．０
の場合には、Ｔｕ：Ｔｄ＝１：３となる。
【０００９】各種センサ信号を入力する場合には、セン
サ信号自体が低電圧のものが多いため、基準電圧Ｖｒｅ
ｆも低くなり、この立ち下がりの遅れはより顕著とな
る。また、入力をＰチャネルＭＯＳとしたコンパレータ
（Ｐチャンネル受けコンパレータ）の場合には、逆に立
ち上がりの遅れが目立つようになる。
サ信号自体が低電圧のものが多いため、基準電圧Ｖｒｅ
ｆも低くなり、この立ち下がりの遅れはより顕著とな
る。また、入力をＰチャネルＭＯＳとしたコンパレータ
（Ｐチャンネル受けコンパレータ）の場合には、逆に立
ち上がりの遅れが目立つようになる。
【００１０】本発明は、このようなコンパレータにおけ
る、立ち下がり、あるいは立ち上がりの遅れを低減する
ことを課題とする。
る、立ち下がり、あるいは立ち上がりの遅れを低減する
ことを課題とする。
【００１１】
【課題を解決するための手段及びその効果】上記課題を
解決するため、本発明に係るコンパレータ（１）は、２
入力の電圧を比較し、その比較結果に応じて高電圧出力
（Ｈ出力）あるいは低電圧出力（Ｌ出力）を出力するコ
ンパレータにおいて、制御電圧に応じて出力をＨ出力あ
るいはＬ出力とする出力制御素子と、出力がＨ出力の
時、前記出力制御素子の制御電圧を、該出力制御素子の
出力が反転する反転電圧から出力がＬ出力となる電圧側
の所定電圧に保持しておく第１電圧保持手段を備えてい
ることを特徴としている。
解決するため、本発明に係るコンパレータ（１）は、２
入力の電圧を比較し、その比較結果に応じて高電圧出力
（Ｈ出力）あるいは低電圧出力（Ｌ出力）を出力するコ
ンパレータにおいて、制御電圧に応じて出力をＨ出力あ
るいはＬ出力とする出力制御素子と、出力がＨ出力の
時、前記出力制御素子の制御電圧を、該出力制御素子の
出力が反転する反転電圧から出力がＬ出力となる電圧側
の所定電圧に保持しておく第１電圧保持手段を備えてい
ることを特徴としている。
【００１２】上記コンパレータ（１）によれば、Ｈ出力
時の前記出力制御素子の制御電圧を反転電圧近傍の値に
設定でき、出力反転までの電圧変化量をある程度自由に
小さくできるので、反転時間（立ち下がり）の短縮、対
称化（ＨからＬ，ＬからＨへの反転時間の均一化）を、
図ることができる。
時の前記出力制御素子の制御電圧を反転電圧近傍の値に
設定でき、出力反転までの電圧変化量をある程度自由に
小さくできるので、反転時間（立ち下がり）の短縮、対
称化（ＨからＬ，ＬからＨへの反転時間の均一化）を、
図ることができる。
【００１３】また本発明に係るコンパレータ（２）は、
上記コンパレータ（１）において、２入力の電圧を比較
し、その比較結果に応じて高電圧出力（Ｈ出力）あるい
は低電圧出力（Ｌ出力）を出力するコンパレータにおい
て、制御電圧に応じて出力をＨ出力あるいはＬ出力とす
る出力制御素子と、出力がＬ出力の時、前記出力制御素
子の制御電圧を、該出力制御素子の出力が反転する反転
電圧から出力がＨ出力となる電圧側の所定電圧に保持し
ておく第２電圧保持手段を備えていることを特徴として
いる。
上記コンパレータ（１）において、２入力の電圧を比較
し、その比較結果に応じて高電圧出力（Ｈ出力）あるい
は低電圧出力（Ｌ出力）を出力するコンパレータにおい
て、制御電圧に応じて出力をＨ出力あるいはＬ出力とす
る出力制御素子と、出力がＬ出力の時、前記出力制御素
子の制御電圧を、該出力制御素子の出力が反転する反転
電圧から出力がＨ出力となる電圧側の所定電圧に保持し
ておく第２電圧保持手段を備えていることを特徴として
いる。
【００１４】上記コンパレータ（２）によれば、Ｌ出力
時の出力制御素子の制御電圧を反転電圧近傍の値に設定
でき、出力反転までの電圧変化量をある程度自由に小さ
くできるので、反転時間（立ち上がり）の短縮、対称化
（ＨからＬ，ＬからＨへの反転時間の均一化）を、図る
ことができる。
時の出力制御素子の制御電圧を反転電圧近傍の値に設定
でき、出力反転までの電圧変化量をある程度自由に小さ
くできるので、反転時間（立ち上がり）の短縮、対称化
（ＨからＬ，ＬからＨへの反転時間の均一化）を、図る
ことができる。
【００１５】また本発明に係るコンパレータ（３）は、
互いにソースが接続され、ゲートが反転入力端子（ＩＮ
−）と非反転入力端子（ＩＮ＋）に接続された第１，第
２のＮチャンネルＭＯＳ（ＮＭＯＳ）（Ｎ１，Ｎ２）
と、ソースが前記第１ＮＭＯＳ（Ｎ１）のドレインに接
続され、ドレインが電源（Ｖｃｃ）に接続され、ゲート
とソースが接続された第１ＰチャンネルＭＯＳ（ＰＭＯ
Ｓ）（Ｐ１）と、ソースが前記第２ＮＭＯＳ（Ｎ２）の
ドレインに接続され、ドレインが電源（Ｖｃｃ）に接続
され、ゲートが前記第１ＰＭＯＳ（Ｐ１）のゲートに接
続された第２ＰＭＯＳ（Ｐ２）と、ドレインが電源（Ｖ
ｃｃ）に接続され、ゲートが前記第２ＰＭＯＳ（Ｐ２）
のソースに接続され、ソースが出力端子に接続された第
３ＰＭＯＳ（Ｐ３）とを備え、前記非反転入力端子（Ｉ
Ｎ＋）と前記反転入力端子（ＩＮ−）に入力された電圧
を比較して、その比較結果を前記出力端子に出力するコ
ンパレータにおいて、 前記第３ＰＭＯＳのゲートと電
源（Ｖｃｃ）との間に、アノードが該電源（Ｖｃｃ）側
となるように接続された第１ダイオード（Ｄ１，Ｄ２）
を備えていることを特徴としている。
互いにソースが接続され、ゲートが反転入力端子（ＩＮ
−）と非反転入力端子（ＩＮ＋）に接続された第１，第
２のＮチャンネルＭＯＳ（ＮＭＯＳ）（Ｎ１，Ｎ２）
と、ソースが前記第１ＮＭＯＳ（Ｎ１）のドレインに接
続され、ドレインが電源（Ｖｃｃ）に接続され、ゲート
とソースが接続された第１ＰチャンネルＭＯＳ（ＰＭＯ
Ｓ）（Ｐ１）と、ソースが前記第２ＮＭＯＳ（Ｎ２）の
ドレインに接続され、ドレインが電源（Ｖｃｃ）に接続
され、ゲートが前記第１ＰＭＯＳ（Ｐ１）のゲートに接
続された第２ＰＭＯＳ（Ｐ２）と、ドレインが電源（Ｖ
ｃｃ）に接続され、ゲートが前記第２ＰＭＯＳ（Ｐ２）
のソースに接続され、ソースが出力端子に接続された第
３ＰＭＯＳ（Ｐ３）とを備え、前記非反転入力端子（Ｉ
Ｎ＋）と前記反転入力端子（ＩＮ−）に入力された電圧
を比較して、その比較結果を前記出力端子に出力するコ
ンパレータにおいて、 前記第３ＰＭＯＳのゲートと電
源（Ｖｃｃ）との間に、アノードが該電源（Ｖｃｃ）側
となるように接続された第１ダイオード（Ｄ１，Ｄ２）
を備えていることを特徴としている。
【００１６】上記コンパレータ（３）によれば、Ｈ出力
時（導通時）の前記第３ＰＭＯＳのゲート電圧を反転電
圧近傍の値に設定でき、出力反転までの電圧変化量をあ
る程度自由に小さくできるので、反転時間（立ち下が
り）の短縮、対称化（ＨからＬ，ＬからＨへの反転時間
の均一化）を、図ることができる。
時（導通時）の前記第３ＰＭＯＳのゲート電圧を反転電
圧近傍の値に設定でき、出力反転までの電圧変化量をあ
る程度自由に小さくできるので、反転時間（立ち下が
り）の短縮、対称化（ＨからＬ，ＬからＨへの反転時間
の均一化）を、図ることができる。
【００１７】また本発明に係るコンパレータ（４）は、
上記コンパレータ（３）において、前記第１ＰＭＯＳ
（Ｐ１）のソースと電源（Ｖｃｃ）との間に、アノード
が該電源（Ｖｃｃ）側となるように接続された第２ダイ
オード（Ｄ３，Ｄ４）を備えていることを特徴としてい
る。
上記コンパレータ（３）において、前記第１ＰＭＯＳ
（Ｐ１）のソースと電源（Ｖｃｃ）との間に、アノード
が該電源（Ｖｃｃ）側となるように接続された第２ダイ
オード（Ｄ３，Ｄ４）を備えていることを特徴としてい
る。
【００１８】上記コンパレータ（４）によれば、差動対
のバランスを保つことが可能となり、コンパレータのオ
フセットを抑えることができる。
のバランスを保つことが可能となり、コンパレータのオ
フセットを抑えることができる。
【００１９】また本発明に係るコンパレータ（５）は、
上記コンパレータ（３）において、前記第２ＰＭＯＳ
（Ｐ２）と前記第１ダイオード（Ｄ１）の素子サイズの
和が、前記第１ＰＭＯＳ（Ｐ１）の素子サイズと同じに
設定されていることを特徴としている。
上記コンパレータ（３）において、前記第２ＰＭＯＳ
（Ｐ２）と前記第１ダイオード（Ｄ１）の素子サイズの
和が、前記第１ＰＭＯＳ（Ｐ１）の素子サイズと同じに
設定されていることを特徴としている。
【００２０】上記コンパレータ（５）によれば、あまり
素子数を増やすことなく、差動対のバランスを保ちコン
パレータのオフセットを抑えることができ、また高密度
集積化に有利になる。
素子数を増やすことなく、差動対のバランスを保ちコン
パレータのオフセットを抑えることができ、また高密度
集積化に有利になる。
【００２１】また本発明に係るコンパレータ（６）は、
互いにエミッタが接続され、ベースが非反転入力端子
（ＩＮ＋）と反転入力端子（ＩＮ−）に接続された第
１，第２のＮＰＮトランジスタ（ＮＰＮＴＲ）（ＴＮ
１，ＴＮ２）と、コレクタが前記第１ＮＰＮＴＲ（ＴＮ
１）のコレクタに接続され、エミッタが電源（Ｖｃｃ）
に接続され、ベースとコレクタが接続された第１ＰＮＰ
トランジスタ（ＰＮＰＴＲ）（ＴＰ１）と、コレクタが
前記第２ＮＰＮＴＲ（ＴＮ１）のコレクタに接続され、
エミッタが電源（Ｖｃｃ）に接続され、ベースが前記第
１ＰＮＰＴＲ（ＴＰ１）のベースに接続された第２ＰＮ
ＰＴＲ（ＴＰ２）と、エミッタが電源（Ｖｃｃ）に接続
され、ベースが前記第２ＰＮＰＴＲ（ＴＰ２）のコレク
タに接続され、コレクタが出力端子に接続された第３Ｐ
ＮＰＴＲ（ＴＰ３）とを備え、前記非反転入力端子（Ｉ
Ｎ＋）と前記反転入力端子（ＩＮ−）に入力された電圧
を比較して、その比較結果を前記出力端子に出力するコ
ンパレータにおいて、前記第３ＰＮＰＴＲ（ＴＰ３）の
ベースと電源（Ｖｃｃ）との間に、アノードが該電源
（Ｖｃｃ）側となるように接続された第１ダイオード
（Ｄ１，Ｄ２）を備えていることを特徴としている。
互いにエミッタが接続され、ベースが非反転入力端子
（ＩＮ＋）と反転入力端子（ＩＮ−）に接続された第
１，第２のＮＰＮトランジスタ（ＮＰＮＴＲ）（ＴＮ
１，ＴＮ２）と、コレクタが前記第１ＮＰＮＴＲ（ＴＮ
１）のコレクタに接続され、エミッタが電源（Ｖｃｃ）
に接続され、ベースとコレクタが接続された第１ＰＮＰ
トランジスタ（ＰＮＰＴＲ）（ＴＰ１）と、コレクタが
前記第２ＮＰＮＴＲ（ＴＮ１）のコレクタに接続され、
エミッタが電源（Ｖｃｃ）に接続され、ベースが前記第
１ＰＮＰＴＲ（ＴＰ１）のベースに接続された第２ＰＮ
ＰＴＲ（ＴＰ２）と、エミッタが電源（Ｖｃｃ）に接続
され、ベースが前記第２ＰＮＰＴＲ（ＴＰ２）のコレク
タに接続され、コレクタが出力端子に接続された第３Ｐ
ＮＰＴＲ（ＴＰ３）とを備え、前記非反転入力端子（Ｉ
Ｎ＋）と前記反転入力端子（ＩＮ−）に入力された電圧
を比較して、その比較結果を前記出力端子に出力するコ
ンパレータにおいて、前記第３ＰＮＰＴＲ（ＴＰ３）の
ベースと電源（Ｖｃｃ）との間に、アノードが該電源
（Ｖｃｃ）側となるように接続された第１ダイオード
（Ｄ１，Ｄ２）を備えていることを特徴としている。
【００２２】上記コンパレータ（６）によれば、Ｈ出力
時（導通時）の前記第３ＰＮＰＴＲのベース電圧を反転
電圧近傍の値に設定でき、出力反転までの電圧変化量を
ある程度自由に小さくできるので、反転時間（立ち下が
り）の短縮、対称化（ＨからＬ，ＬからＨへの反転時間
の均一化）を、図ることができる。
時（導通時）の前記第３ＰＮＰＴＲのベース電圧を反転
電圧近傍の値に設定でき、出力反転までの電圧変化量を
ある程度自由に小さくできるので、反転時間（立ち下が
り）の短縮、対称化（ＨからＬ，ＬからＨへの反転時間
の均一化）を、図ることができる。
【００２３】また本発明に係るコンパレータ（７）は、
互いにドレインが接続されて電源（Ｖｃｃ）に接続さ
れ、ゲートが反転入力端子（ＩＮ−）と非反転入力端子
（ＩＮ＋）に接続された第１，第２のＰチャンネルＭＯ
Ｓ（ＰＭＯＳ）（Ｐ１１，Ｐ１２）と、ドレインが前記
第１ＰＭＯＳ（Ｐ１１）のソースに接続され、ソースが
接地され、ゲートとドレインが接続された第１Ｎチャン
ネルＭＯＳ（ＮＭＯＳ）（Ｎ１１）と、ドレインが前記
第２ＰＭＯＳ（Ｐ１２）のソースに接続され、ソースが
接地され、ゲートが前記第１ＮＭＯＳ（Ｎ１１）のゲー
トに接続された第２ＮＭＯＳ（Ｎ１２）と、ドレインが
出力端子に、また抵抗を介して電源（Ｖｃｃ）と接続さ
れ、ゲートが前記第２ＮＭＯＳ（Ｎ１２）のドレインに
接続され、ソースが接地された第３ＮＭＯＳ（Ｎ１３）
とを備え、前記非反転入力端子（ＩＮ＋）と前記反転入
力端子（ＩＮ−）に入力された電圧を比較して、その比
較結果を前記出力端子に出力するコンパレータにおい
て、前記第３ＮＭＯＳ（Ｎ１３）のゲートと接地との間
に、アノードが該ゲート側となるように接続された第１
ダイオード（Ｄ１１，Ｄ１２）を備えていることを特徴
としている。
互いにドレインが接続されて電源（Ｖｃｃ）に接続さ
れ、ゲートが反転入力端子（ＩＮ−）と非反転入力端子
（ＩＮ＋）に接続された第１，第２のＰチャンネルＭＯ
Ｓ（ＰＭＯＳ）（Ｐ１１，Ｐ１２）と、ドレインが前記
第１ＰＭＯＳ（Ｐ１１）のソースに接続され、ソースが
接地され、ゲートとドレインが接続された第１Ｎチャン
ネルＭＯＳ（ＮＭＯＳ）（Ｎ１１）と、ドレインが前記
第２ＰＭＯＳ（Ｐ１２）のソースに接続され、ソースが
接地され、ゲートが前記第１ＮＭＯＳ（Ｎ１１）のゲー
トに接続された第２ＮＭＯＳ（Ｎ１２）と、ドレインが
出力端子に、また抵抗を介して電源（Ｖｃｃ）と接続さ
れ、ゲートが前記第２ＮＭＯＳ（Ｎ１２）のドレインに
接続され、ソースが接地された第３ＮＭＯＳ（Ｎ１３）
とを備え、前記非反転入力端子（ＩＮ＋）と前記反転入
力端子（ＩＮ−）に入力された電圧を比較して、その比
較結果を前記出力端子に出力するコンパレータにおい
て、前記第３ＮＭＯＳ（Ｎ１３）のゲートと接地との間
に、アノードが該ゲート側となるように接続された第１
ダイオード（Ｄ１１，Ｄ１２）を備えていることを特徴
としている。
【００２４】上記コンパレータ（７）によれば、Ｌ出力
時（導通時）の前記第３ＮＭＯＳ（Ｎ１３）のゲート電
圧を反転電圧近傍の値に設定でき、出力反転までの電圧
変化量をある程度自由に小さくできるので、反転時間
（立ち上がり）の短縮、対称化（ＨからＬ，ＬからＨへ
の反転時間の均一化）を、図ることができる。
時（導通時）の前記第３ＮＭＯＳ（Ｎ１３）のゲート電
圧を反転電圧近傍の値に設定でき、出力反転までの電圧
変化量をある程度自由に小さくできるので、反転時間
（立ち上がり）の短縮、対称化（ＨからＬ，ＬからＨへ
の反転時間の均一化）を、図ることができる。
【００２５】また本発明に係るコンパレータ（８）は、
上記コンパレータ（７）において、前記第１ＮＭＯＳ
（Ｎ１１）のドレインと接地との間に、アノードが該ド
レイン側となるように接続された第２ダイオード（Ｄ１
３，Ｄ１４）を備えていることを特徴としている。
上記コンパレータ（７）において、前記第１ＮＭＯＳ
（Ｎ１１）のドレインと接地との間に、アノードが該ド
レイン側となるように接続された第２ダイオード（Ｄ１
３，Ｄ１４）を備えていることを特徴としている。
【００２６】上記コンパレータ（８）によれば、差動対
のバランスを保つことが可能となり、コンパレータのオ
フセットを抑えることができる。
のバランスを保つことが可能となり、コンパレータのオ
フセットを抑えることができる。
【００２７】また本発明に係るコンパレータ（９）は、
上記コンパレータ（７）において、前記第２ＮＭＯＳ
（Ｎ１２）と前記第１ダイオード（Ｄ１１）の素子サイ
ズの和が、前記第１ＮＭＯＳ（Ｎ１１）の素子サイズと
同じに設定されていることを特徴としている。
上記コンパレータ（７）において、前記第２ＮＭＯＳ
（Ｎ１２）と前記第１ダイオード（Ｄ１１）の素子サイ
ズの和が、前記第１ＮＭＯＳ（Ｎ１１）の素子サイズと
同じに設定されていることを特徴としている。
【００２８】上記コンパレータ（９）によれば、あまり
素子数を増やすことなく、差動対のバランスを保ちコン
パレータのオフセットを抑えることができ、また高密度
集積化に有利になる。
素子数を増やすことなく、差動対のバランスを保ちコン
パレータのオフセットを抑えることができ、また高密度
集積化に有利になる。
【００２９】また本発明に係るコンパレータ（１０）
は、互いにエミッタが接続されて電源に接続され、ベー
スが反転入力端子と非反転入力端子に接続された第１，
第２のＰＮＰトランジスタ（ＰＮＰＴＲ）と、コレクタ
が前記第１ＰＮＰＴＲのコレクタに接続され、エミッタ
が接地され、ベースとコレクタが接続された第１ＮＰＮ
トランジスタ（ＮＰＮＴＲ）と、コレクタが前記第２Ｐ
ＮＰＴＲのコレクタに接続され、エミッタが接地され、
ベースが前記第１ＮＰＮＴＲのベースに接続された第２
ＮＰＮＴＲと、コレクタが出力端子に、また抵抗を介し
て電源（Ｖｃｃ）と接続され、ベースが前記第２ＮＰＮ
ＴＲのコレクタに接続され、エミッタが接地された第３
ＮＰＮＴＲとを備え、前記非反転入力端子（ＩＮ＋）と
前記反転入力端子（ＩＮ−）に入力された電圧を比較し
て、その比較結果を前記出力端子に出力するコンパレー
タにおいて、前記第３ＮＰＮＴＲのベースと接地との間
に、アノードが該ベース側となるように接続された第１
ダイオード（Ｄ１１）を備えていることを特徴としてい
る。
は、互いにエミッタが接続されて電源に接続され、ベー
スが反転入力端子と非反転入力端子に接続された第１，
第２のＰＮＰトランジスタ（ＰＮＰＴＲ）と、コレクタ
が前記第１ＰＮＰＴＲのコレクタに接続され、エミッタ
が接地され、ベースとコレクタが接続された第１ＮＰＮ
トランジスタ（ＮＰＮＴＲ）と、コレクタが前記第２Ｐ
ＮＰＴＲのコレクタに接続され、エミッタが接地され、
ベースが前記第１ＮＰＮＴＲのベースに接続された第２
ＮＰＮＴＲと、コレクタが出力端子に、また抵抗を介し
て電源（Ｖｃｃ）と接続され、ベースが前記第２ＮＰＮ
ＴＲのコレクタに接続され、エミッタが接地された第３
ＮＰＮＴＲとを備え、前記非反転入力端子（ＩＮ＋）と
前記反転入力端子（ＩＮ−）に入力された電圧を比較し
て、その比較結果を前記出力端子に出力するコンパレー
タにおいて、前記第３ＮＰＮＴＲのベースと接地との間
に、アノードが該ベース側となるように接続された第１
ダイオード（Ｄ１１）を備えていることを特徴としてい
る。
【００３０】上記コンパレータ（１０）によれば、Ｌ出
力時（導通時）の前記第３ＰＮＴＲのベース電圧を反転
電圧近傍の値に設定でき、出力反転までの電圧変化量を
ある程度自由に小さくできるので、反転時間（立ち上が
り）の短縮、対称化（ＨからＬ，ＬからＨへの反転時間
の均一化）を、図ることができる。
力時（導通時）の前記第３ＰＮＴＲのベース電圧を反転
電圧近傍の値に設定でき、出力反転までの電圧変化量を
ある程度自由に小さくできるので、反転時間（立ち上が
り）の短縮、対称化（ＨからＬ，ＬからＨへの反転時間
の均一化）を、図ることができる。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は本発明の実施の形態に係る
コンパレータを示す回路構成図である。本実施の形態で
は、入力をＮチャンネルＭＯＳＦＥＴ（以下、ＮＭＯＳ
と記し、またＰチャンネルＭＯＳＦＥＴをＰＭＯＳと記
す）としたコンパレータ（Ｎチャンネル受けコンパレー
タ）の一例を示す。
に基づいて説明する。図１は本発明の実施の形態に係る
コンパレータを示す回路構成図である。本実施の形態で
は、入力をＮチャンネルＭＯＳＦＥＴ（以下、ＮＭＯＳ
と記し、またＰチャンネルＭＯＳＦＥＴをＰＭＯＳと記
す）としたコンパレータ（Ｎチャンネル受けコンパレー
タ）の一例を示す。
【００３２】ＰＭＯＳＰ１，Ｐ２のドレインは電源Ｖｃ
ｃに接続され、また互いのゲート同士が、接続されてい
る。そして、ＰＭＯＳＰ１のゲートとソースが接続され
て、ＰＭＯＳＰ１，Ｐ２によりミラー回路が構成されて
いる。ＰＭＯＳＰ１，Ｐ２のソースは、それぞれＮＭＯ
ＳＮ１，Ｎ２のドレインに接続されており、またＮＭＯ
ＳＮ１，Ｎ２のソースは接続され、ＮＭＯＳＮ４を介し
て接地等の電流が流れ込む回路部分に接続されている。
そして、ＮＭＯＳＮ１，Ｎ２のゲートは、それぞれ反転
入力端子ＩＮ−、非反転入力端子ＩＮ＋に接続されてい
る。そして、図１では、コンパレータの動作説明のた
め、反転入力端子ＩＮ−には基準電圧Ｖｒｅｆが印加さ
れており、また非反転入力端子ＩＮ＋には比較電圧（こ
こではＶｒｅｆ＋ΔＶと表示）が印加されている状態の
ものを示している。ＰＭＯＳ３のドレインは電源Ｖｃｃ
に接続され、またそのゲートはＰＭＯＳ２のソースに接
続され、そしてそのソースはＮＭＯＳＮ３を介して接地
等の電流が流れ込む回路部分に接続されている。このＰ
ＭＯＳ３のソースがコンパレータの出力Ｖｏｕｔとなっ
ている。また、電源ＶｃｃとＰＭＯＳ３のゲート間に
は、電源Ｖｃｃ側をアノードとする直列接続されたダイ
オードＤ１，Ｄ２が接続されている。尚、これらダイオ
ードＤ１，Ｄ２はアノードをドレイン、カソードをゲー
トが接続されたソースとするＮＭＯＳにより構成されて
おり、他のＦＥＴと共に単一の半導体基板に容易に実現
できるようになっている。
ｃに接続され、また互いのゲート同士が、接続されてい
る。そして、ＰＭＯＳＰ１のゲートとソースが接続され
て、ＰＭＯＳＰ１，Ｐ２によりミラー回路が構成されて
いる。ＰＭＯＳＰ１，Ｐ２のソースは、それぞれＮＭＯ
ＳＮ１，Ｎ２のドレインに接続されており、またＮＭＯ
ＳＮ１，Ｎ２のソースは接続され、ＮＭＯＳＮ４を介し
て接地等の電流が流れ込む回路部分に接続されている。
そして、ＮＭＯＳＮ１，Ｎ２のゲートは、それぞれ反転
入力端子ＩＮ−、非反転入力端子ＩＮ＋に接続されてい
る。そして、図１では、コンパレータの動作説明のた
め、反転入力端子ＩＮ−には基準電圧Ｖｒｅｆが印加さ
れており、また非反転入力端子ＩＮ＋には比較電圧（こ
こではＶｒｅｆ＋ΔＶと表示）が印加されている状態の
ものを示している。ＰＭＯＳ３のドレインは電源Ｖｃｃ
に接続され、またそのゲートはＰＭＯＳ２のソースに接
続され、そしてそのソースはＮＭＯＳＮ３を介して接地
等の電流が流れ込む回路部分に接続されている。このＰ
ＭＯＳ３のソースがコンパレータの出力Ｖｏｕｔとなっ
ている。また、電源ＶｃｃとＰＭＯＳ３のゲート間に
は、電源Ｖｃｃ側をアノードとする直列接続されたダイ
オードＤ１，Ｄ２が接続されている。尚、これらダイオ
ードＤ１，Ｄ２はアノードをドレイン、カソードをゲー
トが接続されたソースとするＮＭＯＳにより構成されて
おり、他のＦＥＴと共に単一の半導体基板に容易に実現
できるようになっている。
【００３３】次にコンパレータの動作を説明する。非反
転入力端子ＩＮ＋側の電圧が、反転入力端子ＩＮ−の電
圧より高い場合、作動対のＮＭＯＳＮ２に電流が流れ、
ＰＭＯＳＰ３のゲート電圧が下がるため、ＰＭＯＳ３が
導通状態となって出力ＶｏｕｔはＨ信号となる。この
時、ＰＭＯＳ３のゲート電圧は、ダイオードＤ１，Ｄ２
により、Ｖｃｃ−２ＶＧＳ（ゲート−ソース（ドレイ
ン）間電圧）に保持される。また逆に非反転入力端子Ｉ
Ｎ＋側の電圧が、反転入力端子ＩＮ−の電圧より低い場
合、差動対のＮＭＯＳＮ１に電流が流れ、ＮＭＯＳＮ２
に電流が流れずにＰＭＯＳＰ３のゲート電圧が上がるた
め、ＰＭＯＳ３が非導通状態となって出力ＶｏｕｔはＬ
信号となる。尚、ＮＭＯＳＮ３，Ｎ４は、出力Ｖｏｕｔ
の電圧等を規定する動作を行う。
転入力端子ＩＮ＋側の電圧が、反転入力端子ＩＮ−の電
圧より高い場合、作動対のＮＭＯＳＮ２に電流が流れ、
ＰＭＯＳＰ３のゲート電圧が下がるため、ＰＭＯＳ３が
導通状態となって出力ＶｏｕｔはＨ信号となる。この
時、ＰＭＯＳ３のゲート電圧は、ダイオードＤ１，Ｄ２
により、Ｖｃｃ−２ＶＧＳ（ゲート−ソース（ドレイ
ン）間電圧）に保持される。また逆に非反転入力端子Ｉ
Ｎ＋側の電圧が、反転入力端子ＩＮ−の電圧より低い場
合、差動対のＮＭＯＳＮ１に電流が流れ、ＮＭＯＳＮ２
に電流が流れずにＰＭＯＳＰ３のゲート電圧が上がるた
め、ＰＭＯＳ３が非導通状態となって出力ＶｏｕｔはＬ
信号となる。尚、ＮＭＯＳＮ３，Ｎ４は、出力Ｖｏｕｔ
の電圧等を規定する動作を行う。
【００３４】次に、コンパレータの立ち下がり時間を考
察する。出力ＶｏｕｔがＨの時、ＰＭＯＳ３のゲート電
圧は、ダイオードＤ１，Ｄ２により、Ｖｃｃ−２ＶＧＳ
になっている。ＰＭＯＳＰ３の反転レベルは、Ｖｃｃ−
Ｐ３ＶＧＳであるため、出力ＶｏｕｔがＨからＬになる
ときに必要な電圧変化量は、Ｖｃｃ−Ｖｃｃ−Ｐ３ＶＧ
Ｓ＋２ＶＧＳ＝２ＶＧＳ−Ｐ３ＶＧＳとなる。従って、
立ち下がりに必要な電圧変化量は、ほぼＦＥＴのゲート
−ソース間の導通電圧となり、その電圧は小さい。従っ
て、立ち下がり時間は、Ｃ（寄生容量）×（２ＶＧＳ−
Ｐ３ＶＧＳ）／ΔＩとなり、非常に短く、電源電圧や基
準電圧に影響を受けないものとなる。また、立ち上がり
時間は、（Ｃ×Ｐ３ＶＧＳ）／ΔＩ（電流量）となる
が、ダイオードＤ１，Ｄ２のＶＧＳとＰＭＯＳＰ３のＰ
３ＶＧＳを等しくすれば、立ち下がり時間と立ち上がり
時間を略同じにすることができ、各種制御に用いる場合
に取り扱い易いコンパレータを構成でき、このようなＦ
ＥＴの特性は、ゲート幅やゲート長の設計により実現で
きる。
察する。出力ＶｏｕｔがＨの時、ＰＭＯＳ３のゲート電
圧は、ダイオードＤ１，Ｄ２により、Ｖｃｃ−２ＶＧＳ
になっている。ＰＭＯＳＰ３の反転レベルは、Ｖｃｃ−
Ｐ３ＶＧＳであるため、出力ＶｏｕｔがＨからＬになる
ときに必要な電圧変化量は、Ｖｃｃ−Ｖｃｃ−Ｐ３ＶＧ
Ｓ＋２ＶＧＳ＝２ＶＧＳ−Ｐ３ＶＧＳとなる。従って、
立ち下がりに必要な電圧変化量は、ほぼＦＥＴのゲート
−ソース間の導通電圧となり、その電圧は小さい。従っ
て、立ち下がり時間は、Ｃ（寄生容量）×（２ＶＧＳ−
Ｐ３ＶＧＳ）／ΔＩとなり、非常に短く、電源電圧や基
準電圧に影響を受けないものとなる。また、立ち上がり
時間は、（Ｃ×Ｐ３ＶＧＳ）／ΔＩ（電流量）となる
が、ダイオードＤ１，Ｄ２のＶＧＳとＰＭＯＳＰ３のＰ
３ＶＧＳを等しくすれば、立ち下がり時間と立ち上がり
時間を略同じにすることができ、各種制御に用いる場合
に取り扱い易いコンパレータを構成でき、このようなＦ
ＥＴの特性は、ゲート幅やゲート長の設計により実現で
きる。
【００３５】尚、図１に示した上記コンパレータは、Ｃ
ＭＯＳＦＥＴを用いた回路であるが、図２に示すように
（バイポーラ）トランジスタ（特に誘電体分離プロセス
を用いて各トランジスタ間に寄生トランジスタが構成さ
れないようにしたトランジスタでは効果が大きい）を用
いた場合にも適用でき、その際には、ＮＭＯＳがＮＰＮ
トランジスタに置き変わり、ＰＭＯＳがＰＮＰトランジ
スタに置き変わる。尚、図２では、図１のコンパレータ
のＦＥＴと同じ動作を行うトランジスタについては、図
１のＦＥＴの符号の前にＴを付した符号を付して示して
いる。この回路動作は、図１に示したコンパレータの場
合と同様であるのでその説明を省略する。図２に示した
コンパレータも、図１に示したコンパレータの場合と同
様、立ち下がりに必要な電圧変化量は、ほぼトランジス
タのベース−コレクタ間の導通電圧となり、その電圧は
小さい。従って、立ち下がり時間は、非常に短く、電源
電圧や基準電圧に影響を受けないものとなる。
ＭＯＳＦＥＴを用いた回路であるが、図２に示すように
（バイポーラ）トランジスタ（特に誘電体分離プロセス
を用いて各トランジスタ間に寄生トランジスタが構成さ
れないようにしたトランジスタでは効果が大きい）を用
いた場合にも適用でき、その際には、ＮＭＯＳがＮＰＮ
トランジスタに置き変わり、ＰＭＯＳがＰＮＰトランジ
スタに置き変わる。尚、図２では、図１のコンパレータ
のＦＥＴと同じ動作を行うトランジスタについては、図
１のＦＥＴの符号の前にＴを付した符号を付して示して
いる。この回路動作は、図１に示したコンパレータの場
合と同様であるのでその説明を省略する。図２に示した
コンパレータも、図１に示したコンパレータの場合と同
様、立ち下がりに必要な電圧変化量は、ほぼトランジス
タのベース−コレクタ間の導通電圧となり、その電圧は
小さい。従って、立ち下がり時間は、非常に短く、電源
電圧や基準電圧に影響を受けないものとなる。
【００３６】図３は、図１に示したコンパレータをさら
に改良したコンパレータの回路図を示している。尚、図
１と同一機能を有する構成要素については、同じ符号を
付してその説明を省略する。図１に示したコンパレータ
では、ＰＭＯＳＰ２に並列にダイオードＤ１，Ｄ２が接
続された回路構成となっているため、作動対の対象性は
少し悪くなる。例えば、ＰＭＯＳ３導通時にダイオード
Ｄ１，Ｄ２から電流が流れこみ、オフセットが生じる場
合がある。図３に示したコンパレータでは、電源Ｖｃｃ
とＰＭＯＳ１のゲート間にも、電源Ｖｃｃ側をアノード
とする直列接続されたダイオードＤ３，Ｄ４が接続され
ている。このため、図３に示したコンパレータでは、作
動対の対象性が保たれ、オフセットが少なくなる。
に改良したコンパレータの回路図を示している。尚、図
１と同一機能を有する構成要素については、同じ符号を
付してその説明を省略する。図１に示したコンパレータ
では、ＰＭＯＳＰ２に並列にダイオードＤ１，Ｄ２が接
続された回路構成となっているため、作動対の対象性は
少し悪くなる。例えば、ＰＭＯＳ３導通時にダイオード
Ｄ１，Ｄ２から電流が流れこみ、オフセットが生じる場
合がある。図３に示したコンパレータでは、電源Ｖｃｃ
とＰＭＯＳ１のゲート間にも、電源Ｖｃｃ側をアノード
とする直列接続されたダイオードＤ３，Ｄ４が接続され
ている。このため、図３に示したコンパレータでは、作
動対の対象性が保たれ、オフセットが少なくなる。
【００３７】図４は、図３に示したコンパレータをさら
に改良したコンパレータの回路図を示している。尚、図
３と同一機能を有する構成要素については、同じ符号を
付してその説明を省略する。図３に示したコンパレータ
では、多くのダイオードＤ１〜Ｄ４を用いているため、
回路規模が大きくなる不利がある。そこで、図４に示す
コンパレータでは、電源ＶｃｃとＰＭＯＳ３のゲート間
だけに、電源Ｖｃｃ側をアノードとする１個のダイオー
ドＤ１を備えた回路構成としている。そして、コンパレ
ータのバランスを保つために、ＰＭＯＳＰ１，Ｐ２とダ
イオードＤ１の素子サイズ（動作時電流流量：それぞれ
ＰＩ１，ＰＩ２，ＤＩ１とする）を、ＰＩ１＝ＰＩ２＋
ＤＩ１となるように設定している。この設定は、ＰＭＯ
ＳＰ１，Ｐ２とダイオードＤ１のゲート幅（ＧＷ），ゲ
ート長（ＧＬ）の設計により対応でき、例えばＰＭＯＳ
Ｐ１のＧＬ＝４μｍ，ＧＷ＝４０μｍ、ＰＭＯＳＰ２の
ＧＬ＝４μｍ，ＧＷ＝２０μｍ、ダイオードＤ１のＧＬ
＝４μｍ，ＧＷ＝２０μｍとすることにより実現でき
る。このような設定により、非反転入力端子ＩＮ＋と反
転入力端子ＩＮ−の入力電圧が等しい時には、差動対を
流れるそれぞれの電流Ｉ１，Ｉ２を等しくでき、バラン
スを保つことができる。
に改良したコンパレータの回路図を示している。尚、図
３と同一機能を有する構成要素については、同じ符号を
付してその説明を省略する。図３に示したコンパレータ
では、多くのダイオードＤ１〜Ｄ４を用いているため、
回路規模が大きくなる不利がある。そこで、図４に示す
コンパレータでは、電源ＶｃｃとＰＭＯＳ３のゲート間
だけに、電源Ｖｃｃ側をアノードとする１個のダイオー
ドＤ１を備えた回路構成としている。そして、コンパレ
ータのバランスを保つために、ＰＭＯＳＰ１，Ｐ２とダ
イオードＤ１の素子サイズ（動作時電流流量：それぞれ
ＰＩ１，ＰＩ２，ＤＩ１とする）を、ＰＩ１＝ＰＩ２＋
ＤＩ１となるように設定している。この設定は、ＰＭＯ
ＳＰ１，Ｐ２とダイオードＤ１のゲート幅（ＧＷ），ゲ
ート長（ＧＬ）の設計により対応でき、例えばＰＭＯＳ
Ｐ１のＧＬ＝４μｍ，ＧＷ＝４０μｍ、ＰＭＯＳＰ２の
ＧＬ＝４μｍ，ＧＷ＝２０μｍ、ダイオードＤ１のＧＬ
＝４μｍ，ＧＷ＝２０μｍとすることにより実現でき
る。このような設定により、非反転入力端子ＩＮ＋と反
転入力端子ＩＮ−の入力電圧が等しい時には、差動対を
流れるそれぞれの電流Ｉ１，Ｉ２を等しくでき、バラン
スを保つことができる。
【００３８】尚、上述の実施の形態におけるコンパレー
タでは、入力をＮチャンネルＭＯＳＦＥＴとしたＮチャ
ンネル受けコンパレータの場合について説明したが、入
力をＰチャンネルＭＯＳＦＥＴとしたＰチャンネル受け
コンパレータの場合でも同様に実現することができる。
例えば、図５は、図３に示したＮチャンネル受けコンパ
レータと同様の動作を行うＰチャンネル受けコンパレー
タの回路構成を示す。このＰチャンネル受けコンパレー
タは、Ｎチャンネル受けコンパレータの回路構成に対し
て、ＮＭＯＳとＰＭＯＳを入替え、正負の接続関係を逆
にしたものである。尚、図５では、図３に示したコンパ
レータのＦＥＴと同じ動作を行うＥＦＴについては、図
３のＦＥＴの符号におけるＰをＮ１（ＰＭＯＳはＮＭＯ
Ｓに入替え、ＮＭＯＳはＰＭＯＳに入替え）に置き換え
て表示している。例えば、ＰＭＯＳＰ１，ＮＭＯＳＮ２
に対応するＦＥＴは、ＮＭＯＳＮ１１，ＰＭＯＳＰ１２
と示している。
タでは、入力をＮチャンネルＭＯＳＦＥＴとしたＮチャ
ンネル受けコンパレータの場合について説明したが、入
力をＰチャンネルＭＯＳＦＥＴとしたＰチャンネル受け
コンパレータの場合でも同様に実現することができる。
例えば、図５は、図３に示したＮチャンネル受けコンパ
レータと同様の動作を行うＰチャンネル受けコンパレー
タの回路構成を示す。このＰチャンネル受けコンパレー
タは、Ｎチャンネル受けコンパレータの回路構成に対し
て、ＮＭＯＳとＰＭＯＳを入替え、正負の接続関係を逆
にしたものである。尚、図５では、図３に示したコンパ
レータのＦＥＴと同じ動作を行うＥＦＴについては、図
３のＦＥＴの符号におけるＰをＮ１（ＰＭＯＳはＮＭＯ
Ｓに入替え、ＮＭＯＳはＰＭＯＳに入替え）に置き換え
て表示している。例えば、ＰＭＯＳＰ１，ＮＭＯＳＮ２
に対応するＦＥＴは、ＮＭＯＳＮ１１，ＰＭＯＳＰ１２
と示している。
【００３９】また、図６は、図４に示したＮチャンネル
受けコンパレータと同様の動作を行うＰチャンネル受け
コンパレータの回路構成を示す。このＰチャンネル受け
コンパレータは、Ｎチャンネル受けコンパレータの回路
構成に対して、ＮＭＯＳとＰＭＯＳを入替え、正負の接
続関係を逆にしたものである。尚、図６でも、図５の場
合と同様、図４のコンパレータのＦＥＴと同じ動作を行
うＥＦＴについては、図４のＦＥＴの符号におけるＰを
Ｎ１（ＰＭＯＳはＮＭＯＳに入替え、ＮＭＯＳはＰＭＯ
Ｓに入替え）に置き換えて表示している。例えば、ＰＭ
ＯＳＰ１，ＮＭＯＳＮ２に対応するＦＥＴは、ＮＭＯＳ
Ｎ１１，ＰＭＯＳＰ１２と示している。尚、図６に示し
たコンパレータでは、コンパレータのバランスを保つた
めに、ＮＭＯＳＮ１１，Ｎ１２とダイオードＤ１１の素
子サイズ（動作時電流流量；それぞれＮＩ１１，ＮＩ１
２，ＤＩ１１とする）を、ＮＩ１１＝ＮＩ１２＋ＤＩ１
１となるように設定している。この設定は図４に示した
コンパレータの場合と同様、ＮＭＯＳＮＰ１１，Ｎ１２
とダイオードＤ１１のゲート幅（ＧＷ），ゲート長（Ｇ
Ｌ）の設計により対応することができ、例えばＮＭＯＳ
Ｎ１１のＧＬ＝４μｍ，ＧＷ＝４０μｍ、ＮＭＯＳＮ１
２のＧＬ＝４μｍ，ＧＷ＝２０μｍ、ダイオードＤ１１
のＧＬ＝４μｍ，ＧＷ＝２０μｍとすることにより実現
できる。
受けコンパレータと同様の動作を行うＰチャンネル受け
コンパレータの回路構成を示す。このＰチャンネル受け
コンパレータは、Ｎチャンネル受けコンパレータの回路
構成に対して、ＮＭＯＳとＰＭＯＳを入替え、正負の接
続関係を逆にしたものである。尚、図６でも、図５の場
合と同様、図４のコンパレータのＦＥＴと同じ動作を行
うＥＦＴについては、図４のＦＥＴの符号におけるＰを
Ｎ１（ＰＭＯＳはＮＭＯＳに入替え、ＮＭＯＳはＰＭＯ
Ｓに入替え）に置き換えて表示している。例えば、ＰＭ
ＯＳＰ１，ＮＭＯＳＮ２に対応するＦＥＴは、ＮＭＯＳ
Ｎ１１，ＰＭＯＳＰ１２と示している。尚、図６に示し
たコンパレータでは、コンパレータのバランスを保つた
めに、ＮＭＯＳＮ１１，Ｎ１２とダイオードＤ１１の素
子サイズ（動作時電流流量；それぞれＮＩ１１，ＮＩ１
２，ＤＩ１１とする）を、ＮＩ１１＝ＮＩ１２＋ＤＩ１
１となるように設定している。この設定は図４に示した
コンパレータの場合と同様、ＮＭＯＳＮＰ１１，Ｎ１２
とダイオードＤ１１のゲート幅（ＧＷ），ゲート長（Ｇ
Ｌ）の設計により対応することができ、例えばＮＭＯＳ
Ｎ１１のＧＬ＝４μｍ，ＧＷ＝４０μｍ、ＮＭＯＳＮ１
２のＧＬ＝４μｍ，ＧＷ＝２０μｍ、ダイオードＤ１１
のＧＬ＝４μｍ，ＧＷ＝２０μｍとすることにより実現
できる。
【００４０】尚、図３〜図６に示した上記コンパレータ
は、ＣＭＯＳＦＥＴを用いた場合についてであるが、第
２図に示したコンパレータの場合と同様にバイポーラト
ランジスタを用いた場合にも適用でき、その際には、Ｎ
ＭＯＳがＮＰＮトランジスタに置き変わり、ＰＭＯＳが
ＰＮＰトランジスタに置き変えればよいこととなる。
は、ＣＭＯＳＦＥＴを用いた場合についてであるが、第
２図に示したコンパレータの場合と同様にバイポーラト
ランジスタを用いた場合にも適用でき、その際には、Ｎ
ＭＯＳがＮＰＮトランジスタに置き変わり、ＰＭＯＳが
ＰＮＰトランジスタに置き変えればよいこととなる。
【図１】本発明の実施の形態に係るコンパレータを示す
回路構成図である。
回路構成図である。
【図２】別の実施の形態に係るコンパレータを示す回路
構成図である。
構成図である。
【図３】さらに別の実施の形態に係るコンパレータを示
す回路構成図である。
す回路構成図である。
【図４】さらに別の実施の形態に係るコンパレータを示
す回路構成図である。
す回路構成図である。
【図５】さらに別の実施の形態に係るコンパレータを示
す回路構成図である。
す回路構成図である。
【図６】さらに別の実施の形態に係るコンパレータを示
す回路構成図である。
す回路構成図である。
【図７】従来のコンパレータの一例を示す回路図であ
る。
る。
【図８】従来のコンパレータの動作を示す波形図であ
る。
る。
Ｐ１，Ｐ２，Ｐ３，Ｐ１１，Ｐ１２，Ｐ１４・・・Ｐｃ
ｈ（チャンネル）ＭＯＳＦＥＴ Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ１１，Ｎ１２，Ｎ１３・・
・Ｎｃｈ（チャンネル）ＭＯＳＦＥＴ Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ
１４・・・ダイオード ＴＰ１，ＴＰ２，ＴＰ３・・・ＰＮＰトランジスタ ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ４・・・ＮＰＮトランジ
スタ Ｖｃｃ・・・電源電圧 基準電圧・・・Ｖｒｅｆ
ｈ（チャンネル）ＭＯＳＦＥＴ Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ１１，Ｎ１２，Ｎ１３・・
・Ｎｃｈ（チャンネル）ＭＯＳＦＥＴ Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ
１４・・・ダイオード ＴＰ１，ＴＰ２，ＴＰ３・・・ＰＮＰトランジスタ ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ４・・・ＮＰＮトランジ
スタ Ｖｃｃ・・・電源電圧 基準電圧・・・Ｖｒｅｆ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 滝 雅人 愛知県豊田市トヨタ町１番地 トヨタ自動 車株式会社内
Claims (10)
- 【請求項１】 ２入力の電圧を比較し、その比較結果に
応じて高電圧出力（Ｈ出力）あるいは低電圧出力（Ｌ出
力）を出力するコンパレータにおいて、制御電圧に応じ
て出力をＨ出力あるいはＬ出力とする出力制御素子と、
出力がＨ出力の時、前記出力制御素子の制御電圧を、該
出力制御素子の出力が反転する反転電圧から出力がＬ出
力となる電圧側の所定電圧に保持しておく第１電圧保持
手段を備えていることを特徴とするコンパレータ。 - 【請求項２】 ２入力の電圧を比較し、その比較結果に
応じて高電圧出力（Ｈ出力）あるいは低電圧出力（Ｌ出
力）を出力するコンパレータにおいて、制御電圧に応じ
て出力をＨ出力あるいはＬ出力とする出力制御素子と、
出力がＬ出力の時、前記出力制御素子の制御電圧を、該
出力制御素子の出力が反転する反転電圧から出力がＨ出
力となる電圧側の所定電圧に保持しておく第２電圧保持
手段を備えていることを特徴とする請求項１記載のコン
パレータ。 - 【請求項３】 互いにソースが接続され、ゲートが反転
入力端子（ＩＮ−）と非反転入力端子（ＩＮ＋）に接続
された第１，第２のＮチャンネルＭＯＳ（ＮＭＯＳ）
（Ｎ１，Ｎ２）と、ソースが前記第１ＮＭＯＳ（Ｎ１）
のドレインに接続され、ドレインが電源（Ｖｃｃ）に接
続され、ゲートとソースが接続された第１Ｐチャンネル
ＭＯＳ（ＰＭＯＳ）（Ｐ１）と、ソースが前記第２ＮＭ
ＯＳ（Ｎ２）のドレインに接続され、ドレインが電源
（Ｖｃｃ）に接続され、ゲートが前記第１ＰＭＯＳ（Ｐ
１）のゲートに接続された第２ＰＭＯＳ（Ｐ２）と、ド
レインが電源（Ｖｃｃ）に接続され、ゲートが前記第２
ＰＭＯＳ（Ｐ２）のソースに接続され、ソースが出力端
子に接続された第３ＰＭＯＳ（Ｐ３）とを備え、前記非
反転入力端子（ＩＮ＋）と前記反転入力端子（ＩＮ−）
に入力された電圧を比較して、その比較結果を前記出力
端子に出力するコンパレータにおいて、 前記第３ＰＭ
ＯＳのゲートと電源（Ｖｃｃ）との間に、アノードが該
電源（Ｖｃｃ）側となるように接続された第１ダイオー
ド（Ｄ１，Ｄ２）を備えていることを特徴とするコンパ
レータ。 - 【請求項４】 前記第１ＰＭＯＳ（Ｐ１）のソースと電
源（Ｖｃｃ）との間に、アノードが該電源（Ｖｃｃ）側
となるように接続された第２ダイオード（Ｄ３，Ｄ４）
を備えていることを特徴とする請求項３記載のコンパレ
ータ。 - 【請求項５】 前記第２ＰＭＯＳ（Ｐ２）と前記第１ダ
イオード（Ｄ１）の素子サイズの和が、前記第１ＰＭＯ
Ｓ（Ｐ１）の素子サイズと同じに設定されていることを
特徴とする請求項３記載のコンパレータ。 - 【請求項６】 互いにエミッタが接続され、ベースが非
反転入力端子（ＩＮ＋）と反転入力端子（ＩＮ−）に接
続された第１，第２のＮＰＮトランジスタ（ＮＰＮＴ
Ｒ）（ＴＮ１，ＴＮ２）と、コレクタが前記第１ＮＰＮ
ＴＲ（ＴＮ１）のコレクタに接続され、エミッタが電源
（Ｖｃｃ）に接続され、ベースとコレクタが接続された
第１ＰＮＰトランジスタ（ＰＮＰＴＲ）（ＴＰ１）と、
コレクタが前記第２ＮＰＮＴＲ（ＴＮ１）のコレクタに
接続され、エミッタが電源（Ｖｃｃ）に接続され、ベー
スが前記第１ＰＮＰＴＲ（ＴＰ１）のベースに接続され
た第２ＰＮＰＴＲ（ＴＰ２）と、エミッタが電源（Ｖｃ
ｃ）に接続され、ベースが前記第２ＰＮＰＴＲ（ＴＰ
２）のコレクタに接続され、コレクタが出力端子に接続
された第３ＰＮＰＴＲ（ＴＰ３）とを備え、前記非反転
入力端子（ＩＮ＋）と前記反転入力端子（ＩＮ−）に入
力された電圧を比較して、その比較結果を前記出力端子
に出力するコンパレータにおいて、 前記第３ＰＮＰＴ
Ｒ（ＴＰ３）のベースと電源（Ｖｃｃ）との間に、アノ
ードが該電源（Ｖｃｃ）側となるように接続された第１
ダイオード（Ｄ１，Ｄ２）を備えていることを特徴とす
るコンパレータ。 - 【請求項７】 互いにドレインが接続されて電源（Ｖｃ
ｃ）に接続され、ゲートが反転入力端子（ＩＮ−）と非
反転入力端子（ＩＮ＋）に接続された第１，第２のＰチ
ャンネルＭＯＳ（ＰＭＯＳ）（Ｐ１１，Ｐ１２）と、ド
レインが前記第１ＰＭＯＳ（Ｐ１１）のソースに接続さ
れ、ソースが接地され、ゲートとドレインが接続された
第１ＮチャンネルＭＯＳ（ＮＭＯＳ）（Ｎ１１）と、ド
レインが前記第２ＰＭＯＳ（Ｐ１２）のソースに接続さ
れ、ソースが接地され、ゲートが前記第１ＮＭＯＳ（Ｎ
１１）のゲートに接続された第２ＮＭＯＳ（Ｎ１２）と
ドレインが出力端子に、また抵抗を介して電源（Ｖｃ
ｃ）と接続され、ゲートが前記第２ＮＭＯＳ（Ｎ１２）
のドレインに接続され、ソースが接地された第３ＮＭＯ
Ｓ（Ｎ１３）とを備え、前記非反転入力端子（ＩＮ＋）
と前記反転入力端子（ＩＮ−）に入力された電圧を比較
して、その比較結果を前記出力端子に出力するコンパレ
ータにおいて、前記第３ＮＭＯＳ（Ｎ１３）のゲートと
接地との間に、アノードが該ゲート側となるように接続
された第１ダイオード（Ｄ１１，Ｄ１２）を備えている
ことを特徴とするコンパレータ。 - 【請求項８】 前記第１ＮＭＯＳ（Ｎ１１）のドレイン
と接地との間に、アノードが該ドレイン側となるように
接続された第２ダイオード（Ｄ１３，Ｄ１４）を備えて
いることを特徴とする請求項７記載のコンパレータ。 - 【請求項９】 前記第２ＮＭＯＳ（Ｎ１２）と前記第１
ダイオード（Ｄ１１）の素子サイズの和が、前記第１Ｎ
ＭＯＳ（Ｎ１１）の素子サイズと同じに設定されている
ことを特徴とする請求項７記載のコンパレータ。 - 【請求項１０】 互いにエミッタが接続されて電源に接
続され、ベースが反転入力端子と非反転入力端子に接続
された第１，第２のＰＮＰトランジスタ（ＰＮＰＴＲ）
と、コレクタが前記第１ＰＮＰＴＲのコレクタに接続さ
れ、エミッタが接地され、ベースとコレクタが接続され
た第１ＮＰＮトランジスタ（ＮＰＮＴＲ）と、コレクタ
が前記第２ＰＮＰＴＲのコレクタに接続され、エミッタ
が接地され、ベースが前記第１ＮＰＮＴＲのベースに接
続された第２ＮＰＮＴＲと、コレクタが出力端子に、ま
た抵抗を介して電源（Ｖｃｃ）と接続され、ベースが前
記第２ＮＰＮＴＲのコレクタに接続され、エミッタが接
地された第３ＮＰＮＴＲとを備え、前記非反転入力端子
（ＩＮ＋）と前記反転入力端子（ＩＮ−）に入力された
電圧を比較して、その比較結果を前記出力端子に出力す
るコンパレータにおいて、 前記第３ＮＰＮＴＲのベー
スと接地との間に、アノードが該ベース側となるように
接続された第１ダイオード（Ｄ１１）を備えていること
を特徴とするコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4482898A JPH11242060A (ja) | 1998-02-26 | 1998-02-26 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4482898A JPH11242060A (ja) | 1998-02-26 | 1998-02-26 | コンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11242060A true JPH11242060A (ja) | 1999-09-07 |
Family
ID=12702328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4482898A Withdrawn JPH11242060A (ja) | 1998-02-26 | 1998-02-26 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11242060A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019116764A1 (ja) * | 2017-12-15 | 2019-06-20 | 富士電機株式会社 | コンパレータと、そのコンパレータを用いた発振器回路 |
-
1998
- 1998-02-26 JP JP4482898A patent/JPH11242060A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019116764A1 (ja) * | 2017-12-15 | 2019-06-20 | 富士電機株式会社 | コンパレータと、そのコンパレータを用いた発振器回路 |
| US10771046B2 (en) | 2017-12-15 | 2020-09-08 | Fuji Electric Co., Ltd. | Comparator and oscillator circuit using said comparator |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1188755A (en) | Complementary mosfet logic circuit | |
| US4636742A (en) | Constant-current source circuit and differential amplifier using the same | |
| US7199623B2 (en) | Method and apparatus for providing a power-on reset signal | |
| KR950010048B1 (ko) | 기판 전위 검출 회로를 가진 반도체 집적 회로 장치 | |
| US4394587A (en) | CMOS Differential comparator with hysteresis | |
| US4717847A (en) | TTL compatible CMOS input buffer | |
| US4864159A (en) | ECL to CMOS transition amplifier | |
| US7659766B2 (en) | Semiconductor integrated circuit device enabling to produce a stable constant current even on a low power-source voltage | |
| KR0140160B1 (ko) | 저동작전압에서 작동이 가능하고, 고출력 임피던스를 갖는 캐스코드 회로 | |
| JP4477705B2 (ja) | 差動増幅回路 | |
| KR930004351B1 (ko) | 레벨 변환회로 | |
| US5502405A (en) | Method and apparatus for CML/EC to CMOS/TTL translators | |
| US7250793B2 (en) | Low voltage differential signaling driving apparatus | |
| US10840907B1 (en) | Source-coupled logic with reference controlled inputs | |
| US5739703A (en) | BiCMOS logic gate | |
| JPH11242060A (ja) | コンパレータ | |
| US7532071B2 (en) | Operational amplifier circuit | |
| EP0664608A1 (en) | Class AB push-pull drive circuit, drive method therefor and class AB electronic circuit using the same | |
| US6975168B2 (en) | Drive circuit | |
| US4814635A (en) | Voltage translator circuit | |
| JPH08293745A (ja) | Ｃｍｉｓ差動増幅回路 | |
| JP2617430B2 (ja) | ＢｉＣＭＯＳ出力段 | |
| KR20050030610A (ko) | 커런트 미러 회로 | |
| JP2615005B2 (ja) | 半導体集積回路 | |
| EP0499645A1 (en) | Differential amplifying circuit of operational amplifier |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050510 |