DE3906482A1 - Signalpegelwandler zur umsetzung von ttl- auf cmos-logik-signalpegeln - Google Patents

Description

Die Erfindung betrifft einen Signalpegelwandler gemäß dem Ober­ begriff des Patentanspruchs 1.

Solche Signalpegelwandler, im folgenden TTL-CMOS-Wandler ge­ nannt, dienen dazu, den von einem TTL-Signalpegel repräsentier­ ten binären Wert nach TTL-Richtlinien zu identifizieren und einen entsprechenden, nach CMOS-Richtlinien zur Repräsentation dieses binären Wertes vorgesehenen Signalpegel zu erzeugen.

Es ist natürlich auch denkbar, daß ein Signalpegelwandler den identifizierten binären Wert invertiert und damit zusätzlich zur Pegelwandlung noch eine logische Negatorfunktion ausführt.

Ein bekannter TTL-CMOS-Wandler, wie er vor allem bei integrier­ ten, in CMOS-Schaltungstechnik ausgebildeten Schaltungen zu finden ist, beruht auf einer Inverterschaltung, die in der CMOS-Logik das Grundkonzept darstellt.

Diese Inverterschaltung besteht aus zwei komplementären, in Se­ rie geschalteten MOS-Feldeffekttransistoren (FETs), die jeweils an ein Potential einer Versorgungsspannung angeschlossen sind. In Abhängigkeit eines Eingangssignalpegels ist entweder der eine oder der andere MOS-FET leitend, wodurch der in der Mitte zwischen den beiden MOS-FETs abgegriffene Ausgangspegel entwe­ der dem einen oder dem anderen Potential der Versorgungsspan­ nung näher liegt.

Grundsätzliche Kenntnisse über Prinzipien der CMOS-Technik können aus der einschlägigen Literatur, wie z.B. "Feldeffekt­ elektronik" von Horst Gad, Teubner-Verlag, 1976, Seiten 198ff bezogen werden.

Bei dem bekannten TTL-CMOS-Wandler sind die beiden in Serie geschalteten MOS-FETs in ihren elektrischen Werten so aufeinan­ der abgestimmt, daß mit einer für die TTL-Technik vorgeschrie­ benen Versorgungsspannung jeder beliebige in TTL-definierte Eingangssignalpegel gemäß den TTL-Richtlinien richtig erkannt wird.

Konkret bedeutet dies, daß die Schaltschwelle, in deren Bereich die beiden MOS-FETs umschalten und die bei CMOS-Schaltungen normalerweise um einen Wert von 50% der Versorgungsspannung liegt, auf die bei TTL-Schaltungen übliche Schaltschwelle von etwa 1,5 Volt Signaleingangspegel gelegt wird. Die Schalt­ schwelle wird dabei ausschließlich durch das Verhältnis zwi­ schen den beiden MOS-FETs eingestellt und ist damit stark von Versorgungsspannungsschwankungen abhängig.

Da bei der Fertigung von integrierten Schaltungen die Prozeß­ stufe für die Bildung der P-MOS-FETs von der Prozeßstufe für die Bildung der N-MOS-FETs getrennt ist, sind zwei komplementä­ re MOS-FETs zueinander nicht korreliert. Das Verhältnis zwi­ schen den P- und den N-MOS-FETs ist also fertigungstechnisch bedingten Toleranzen unterworfen. Diese Tatsache erschwert es natürlich erheblich, die Schaltschwelle konstant auf einen Si­ gnaleingangspegel von 1,5 Volt zu halten, zumal Versorgungs­ spannungsschwankungen in einem ungünstigen Fall die Schalt­ schwelle in dieselbe Richtung verstellen wie etwaige Prozeßto­ leranzen.

Aufgabe der vorliegenden Erfindung ist es daher, einen TTL- CMOS-Wandler anzugeben, bei dem die Schaltschwelle weitestge­ hend unabhängig ist von Versorgungsspannungsschwankungen und von fertigungstechnisch bedingten Transistortoleranzen.

Gelöst wird diese Aufgabe erfindungsgemäß durch die im kenn­ zeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale.

Ein wesentlicher Vorteil des erfindungsgemäß ausgebildeten TTL- CMOS-Wandlers besteht darin, daß die Schaltschwelle nicht durch eine spezielle Dimensionierung von Transistoren eingestellt wird. Es wird eine weitgehende Unabhängigkeit der Schaltschwel­ le von der Korrelierung der P-MOS- und N-MOS-FETs erreicht.

Da die Schaltschwelle mit Hilfe einer Referenzspannungsquelle vorgegeben wird, ist die Schaltschwelle gegenüber Versorgungs­ spannungsschwankungen erheblich besser stabilisiert als bei dem bekannten TTL-CMOS-Wandler. Der erfindungsgemäß ausgestaltete TTL-CMOS-Wandler liegt mit seinen Versorgungsspannungskoeffi­ zienten bis zu einem Faktor 10 näher an den entsprechenden Ko­ effizienten einer TTL-Schaltung als der bekannte TTL-CMOS-Wand­ ler.

Da eine Eingabe der TTL-Signalpegel nicht über eine Gateelek­ trode, sondern über eine Sourceelektrode erfolgt, ist der Wand­ lereingang des erfindungsgemäß ausgestalteten TTL-CMOS-Wandlers im Gegensatz zum bekannten TTL-CMOS-Wandler nicht generell hochohmig, sondern wird bei einem "low"-wertigen Signalpegel geringfügig niederohmig. Damit verhält sich der Eingang des erfindungsgemäß ausgebildeten TTL-CMOS-Wandlers wie der Eingang einer "low power shottky" TTL-Schaltung. Außerdem läßt sich bei diesem Verhalten die Schaltschwelle viel einfacher messen als beim bekannten TTL-CMOS-Wandler.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteran­ sprüchen angegeben.

Eine aus einer Spannungsteilerschaltung und einer Festspan­ nungsquelle gebildete Referenzspannungsquelle erlaubt es, für die Schaltschwelle einen Richtwert vorzugeben, der sich dann bei Versorgungsspannungsschwankungen und Fertigungsprozeßtole­ ranzen über die Spannungsteilerschaltung automatisch korri­ giert. Sieht man in den beiden Teilerästen des Spannungsteilers als Widerstände beschaltete Transistoren vor, so kann damit auf einfache Weise das Verhältnis der Ströme in den beiden Transi­ storen der CMOS-Gegentaktstufe kompensiert werden.

Wird die Festspannungsquelle auf etwa 1,4 Volt eingestellt, erhält man einen nach TTL-Richtlinien definierten Eingang.

Die Festspannungsquelle kann vorteilhafterweise aus zwei in Se­ rie geschalteten Dioden bestehen, die in Form von jeweiligen P- N-Übergängen auf jeder integrierten Halbleiterschaltung vorhan­ den sind. Als Dioden können auf einer integrierten Schaltung, die in einem reinen CMOS-Prozeß hergestellt ist, auch die para­ sitären P-N-Übergänge benutzt werden, die in den N-Wannen für P-MOS-FETs vorhanden sind. Für eine Realisierung der Dioden ist deshalb kein BICMOS-Prozeß notwendig.

Ein Ausführungsbeispiel der Erfindung wird im folgenden an­ hand der Zeichnung näher erläutert. Dabei zeigt die

Fig. 1 einen bekannten TTL-CMOS-Wandler,

Fig. 2 einen vorteilhaft ausgebildeten TTL-CMOS-Wandler gemäß der Erfindung,

Fig. 3 eine Eingangskennlinie für einen erfindungsgemäßen TTL- CMOS-Wandler,

Fig. 4 eine Kennlinie zur Darstellung der Schaltschwelle bei TTL- und CMOS-Schaltungen.

In Fig. 1 ist ein Schaltbild einer CMOS-Inverterschaltung darge­ stellt, die vom Schaltungsaufbau her mit dem bekannten TTL- CMOS-Wandler übereinstimmt und auf einer Gegentaktstufe beruht. Diese Gegentaktstufe besteht aus zwei in Serie geschalteten komplementären MOS-FETs (Metal-Oxide-Semiconductor-Feldeffekt- Transistoren) T 1, T 2, die beide mit ihren jeweiligen Gateelek­ troden und mit ihren jeweiligen Drainelektroden verbunden sind. Die Gateelektroden bilden den Wandlereingang E, die Drainelek­ troden den Wandlerausgang A. Der als P-Kanal MOS-FET (=P-MOS- FET) ausgebildete Transistor T 1 ist mit seiner Sourceelektrode an die Versorgungsspannung VCC und der als N-Kanal MOS-FET (=N- MOS-FET) ausgebildete Transistor T 2 ist mit seiner Sourceelek­ trode an ein Massepotential VEE angeschlossen.

In einer reinen CMOS-Inverterschaltung sind die beiden Transi­ storen T 1 und T 2 so dimensioniert, daß bei einer Versorgungs­ spannung VCC von 5 Volt ein Eingangssignalpegel unter 1,5 Volt als "low"-Pegel und ein Eingangssignalpegel über 3,5 Volt er­ kannt werden und damit die Schaltschwelle in etwa auf 2,5 Volt liegt. Abweichend von der für CMOS-Schaltungen üblichen Dimen­ sionierung der beiden Transistoren T 1 und T 2 sind bei dem be­ kannten TTL-CMOS-Wandler die beiden Transistoren T 1 und T 2 so dimensioniert, daß die Schaltschwelle wenigstens bei 5 Volt Versorgungsspannung so nahe wie möglich bei etwa 1,5 Volt liegt.

In der Fig. 2 ist ein Schaltbild eines vorteilhaft ausgebildeten CMOS-TTL-Wandlers gemäß der Erfindung dargestellt. Im wesentli­ chen besteht der TTL-CMOS-Wandler aus einer CMOS-Gegentaktstu­ fe, die zur Vorgabe einer Schaltschwelle mit einer Referenz­ spannungsquelle verbunden ist. Die CMOS-Gegentaktstufe ist wie eine CMOS-Inverterschaltung aus zwei in Serie geschalteten kom­ plementären MOS-FETs T 1, T 2 aufgebaut. Wie bei der CMOS-Inver­ terschaltung sind die jeweiligen Gate- und Drainelektroden der beiden MOS-FETs T 1, T 2 miteinander verbunden, wobei die Drain­ elektroden wiederum als Wandlerausgang A vorgesehen sind. Der als P-Kanal MOS-FET ausgebildete Transistor T 1 ist mit seiner Sourceelektrode an die Versorgungsspannung VCC angeschlossen. Im Gegensatz zum bekannten TTL-CMOS-Wandler bildet die Source­ elektrode des N-Kanal MOS-FETs T 2 den Wandlereingang E zur Ein­ gabe der TTL-Signalpegel. Die Gateelektroden der beiden MOS- FETs T 1, T 2 bilden einen gemeinsamen Steuereingang GE 1 und sind mit diesem an einen Spannungsteilerabgriff AB einer Spannungs­ teilerschaltung angeschlossen.

Die Spannungsteilerschaltung besteht wie die CMOS-Gegentaktstu­ fe aus einer Serienschaltung zweier komplementärer MOS-FETs T 3, T 4, deren Gate- und Drainelektroden gemeinsam den Spannungstei­ lerabgriff AB bilden. Der als P-Kanal MOS-FET T 3 ausgebildete Transistor des Spannungsteilers ist mit seiner Sourceelektrode an die Versorgungsspannung VCC und der N-Kanal MOS-FET T 4 ist mit seiner Sourceelektrode über eine Reihenschaltung aus zwei Dioden D 1, D 2 an das Massepotential VEE angeschlossen. Da die Sourceelektroden beider N-MOS-FETs T 2, T 4 nicht an das Massepo­ tential VEE angeschlossen sind, mußte bei beiden N-MOS-FETs T 2, T 4 der Substratanschluß von der Sourceelektrode getrennt und mit dem Massepotential VEE verbunden werden. Die Spannungstei­ lerschaltung und damit der linke Teil der in Fig. 2 dargestell­ ten Schaltungsanordnung dient lediglich zur Festlegung der Schaltschwelle, weshalb an den Spannungsteilerabgriff AB wie angedeutet, weitere Steuereingänge GE 2, GEn angeschlossen sein können.

Auf einer integrierten Schaltung ist das Größenverhältnis der beiden P-Kanal MOS-FETs T 1, T 3 mit dem Größenverhältnis der beiden N-Kanal MOS-FETs T 2, T 4 identisch. Das hat zur Folge, daß sich Fertigungstoleranzen innerhalb der N-Kanal, wie inner­ halb der P-Kanal MOS-FETs gleich auswirken. Zur Betrachtung der sich im TTL-CMOS-Wandler einstellenden Spannungen und Ströme sei das Verhältnis zwischen den P- und N-Kanal MOS-FETs so ge­ wählt, daß ein sich über dem P-Kanal MOS-FET T 3 der Spannungs­ teilerschaltung einstellender Spannungsabfall U 3 mit dem sich über den N-Kanal MOS-FET T 4 einstellenden Spannungsabfall U 4 übereinstimmt. Legt man eine für TTL-Schaltungen übliche Ver­ sorgungsspannung VCC von 5 Volt zugrunde und geht man davon aus, daß über die beiden Dioden D 1 und D 2 eine Diodenspannung UD von 1,4 Volt abfällt, so beträgt der an den beiden MOS-FETs T 3, T 4 zu messende Spannungsabfall U 3, U 4 jeweils 1,8 Volt. Be­ zogen auf das Massepotential VEE liegt demnach auf dem Span­ nungsteilerabgriff AB bzw. den Steuereingängen GE 1, GE 2, GEn eine Spannung von 3,2 Volt.

Die Ströme 13, 14 durch die beiden MOS-FETs T 3, T 4 der Span­ nungsteilerschaltung sind, da die gemeinsamen Steuereingänge GE 1, GE 2, GEn extrem hochohmig sind, zueinander gleich.

Ein am Wandlereingang E anliegender "high"-wertiger Signalpegel muß nach TTL-Richtlinien größer als 2,0 Volt bezüglich dem Mas­ sepotential VEE sein. Bei diesem Eingangspegel ist der durch den N-MOS-FET T 2 der Gegentaktstufe fließende Strom I 2 gegen­ über den durch den N-Kanal MOS-FET T 4 der Spannungsteilerschal­ tung fließenden Strom I 4 erheblich geringer. Die durch die bei­ den P-MOS-FETs fließenden Ströme I 1, I 3 sind zueinander gleich, weshalb der Wandlerausgang A in die Nähe der Versorgungsspan­ nung VCC rückt, also in etwa 5 Volt aufweist.

Ein nach TTL-Richtlinien "low"-wertiger Eingangspegel ist ge­ ringer als 0,8 Volt. Bei diesem Signaleingangspegel am Wandler­ eingang E wird der durch den N-MOS-FET T 2 der Gegentaktstufe fließende Strom I 2 viel größer als der durch den N-Kanal MOS-FET T 4 der Spannungsteilerschaltung fließende Strom I 4. Die beiden durch die P-MOS-FETs T 1, T 3 fließenden Ströme I 1, I 3, sind wiederum gleich, weshalb der Wandlerausgang A eine Aus­ gangsspannung aufweist, die in etwa mit dem "low"-wertigen TTL- Signaleingangspegel am Wandlereingang E übereinstimmt.

In Fig. 3 ist eine Eingangskennlinie dargestellt, die das Strom- Spannungsverhalten am Wandlereingang E des erfindungsgemäß aus­ gebildeten TTL-CMOS-Wandlers verdeutlichen soll. Die Schalt­ schwelle liegt etwa bei einem Eingangssignalpegel UE von 1,4 Volt. Bei einem Eingangssignalpegel UE kleiner als 1,4 Volt fließt ein geringer Eingangsstrom IE aus dem Wandlereingang E. Bei einem Eingangssignalpegel UE ab etwa 1,4 Volt fließt kein Eingangsstrom IE.

In Fig. 4 ist zur Darstellung der Schaltschwelle eine Kennlinie abgebildet, die die Abhängigkeit des Signalausgangspegels UA von dem Signaleingangspegel UE zeigt. Die im Zusammenhang mit der Kennlinie für die Signaleingangsspannungen UE angegebenen Spannungsangaben gelten für CMOS-Schaltungen nur bei einer Ver­ sorgungsspannung von etwa 5 Volt.

Aus der Kennlinie ist ersichtlich, daß bis zu einem Signalein­ gangspegel UE von 1,5 Volt für CMOS bzw. 0,8 Volt für TTL der Signalausgangspegel UA nahezu 0 Volt aufweist. Ab 3,5 Volt für CMOS bzw. 2,0 Volt für TTL liegt der Signalausgangspegel UA in etwa bei 5 Volt. Im Bereich zwischen 1,5 und 3,5 Volt für CMOS bzw. 0,8 und 2,0 Volt für TTL erfolgt ein Umschaltevorgang, bei dem die Schaltschwelle SP in etwa in der Mitte zwischen 1,5 Volt und 3,5 Volt bei CMOS bzw. 0,8 und 2,0 Volt bei TTL liegt.

Die Erfindung ist zwar anhand eines TTL-CMOS-Wandlers beschrie­ ben, sie ist aber darüber hinaus bei allen funktionell ver­ gleichbaren Schaltungen anwendbar.

Claims (8)

1. Signalpegelwandler zur Umsetzung von TTL- auf CMOS-Logik- Signalpegeln mit einer CMOS-Gegentaktstufe, bestehend aus je einem P- und N-MOS-Feldeffekttransistor (FET) (T 1, T 2), die mit ihren Gateelektroden zur Bildung eines gemeinsamen Steuerein­ ganges (GE 1) und mit ihren Drainelektroden zur Bildung eines Wandlerausganges (A) für eine Ausgabe der CMOS Logik-Signalpe­ gel verbunden sind, und die eine jeweilige Sourceelektrode auf­ weisen, an die beim P-MOS-FET eine für TTL und CMOS Logik ge­ meinsame Versorgungsspannung (VCC) angeschlossen ist, da­ durch gekennzeichnet, daß als Wandler­ eingang (E) zur Eingabe der TTL-Signalpegel die Sourceelektrode des N-MOS-FETs (T 2) vorgesehen ist und daß der gemeinsame Steuereingang (GE 1) mit einer Referenzspannungsquelle zur Vor­ gabe einer Schaltschwelle verbunden ist.

2. Signalpegelwandler nach Anspruch 1, dadurch gekennzeichnet, daß als Referenzspannungsquel­ le eine Spannungsteilerschaltung mit einem, an die Versorgungs­ spannung (VCC) angeschlossenen ersten und mit einem über eine Festspannungsquelle an ein Massepotential (VEE) angeschlossenen zweiten Teilerast vorgesehen ist.

3. Signalpegelwandler nach Anspruch 2, dadurch gekennzeichnet, daß der erste Teilerast aus einem P-MOS-FET (T 3) und der zweite Teilerast aus einem N-MOS- FET (T 4) gebildet ist, deren Gate- und Drainelektroden zur Bil­ dung eines gemeinsamen Spannungsteilerabgriffes (AB) miteinan­ der verbunden sind.

4. Signalpegelwandler nach Anspruch 2, dadurch gekennzeichnet, daß die Festspannungsquelle auf eine Spannung von etwa 1,4 V bezüglich des Massepotentials (VEE) eingestellt ist.

5. Signalpegelwandler nach Anspruch 4, dadurch gekennzeichnet, daß die Festspannungsquelle aus zwei in Serie geschalteten Dioden (D 1, D 2) besteht.

6. Signalpegelwandler nach Anspruch 5, dadurch gekennzeichnet, daß als Dioden jeweilige PN- Übergänge in einer N-Wanne für P-MOS-FETs vorgesehen sind.

7. Signalpegelwandler nach Anspruch 3 bis 6, dadurch gekennzeichnet, daß der P-MOS-FET (T 1) der CMOS-Gegentaktstufe und der P-MOS-FET (T 3) der Spannungsteiler­ schaltung in derselben Prozeßstufe hergestellt sind, daß der N-MOS-FET (T 2) der CMOS-Gegentaktstufe und der N-MOS-FET (T 4) der Spannungsteilerschaltung in derselben Prozeßstufe herge­ stellt sind und daß das Größenverhältnis des P-MOS-FETs (T 1) der CMOS-Gegentaktstufe zum P-MOS-FET (T 3) der Spannungsteiler­ schaltung identisch ist mit dem Größenverhältnis des N-MOS-FETs (T 2) der CMOS-Gegentaktstufe zum N-MOS-FET (T 4) der Spannungs­ teilerschaltung.

8. Signalpegelwandler nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Refe­ renzspannungsquelle mit Steuereingängen (GE 2, GEn) mehrerer CMOS-Gegentaktstufen verbunden ist.