JP6232968B2 - 電源切替制御回路および電源切替回路 - Google Patents

Description

本発明は、電源切替制御回路および電源切替回路に関する。

近年、モバイル機器などは、複数の電源（例えばバッテリー、ＵＳＢ、ボタン電池など）で動作させることができる。この様に複数の電源が接続される場合、適宜望ましい電源を選択する必要がある。

バッテリーなどで駆動するモバイル機器は、低電力消費、低電圧動作可能である事が、長時間駆動を実現するために必要な要素となる。そのため、バッテリーなどで動作するモバイル機器については、バッテリーの消費電力の低減が望まれている。さらに、モバイル機器については、電力供給源の電圧が低くなった状態でも適切に動作できる回路が望まれている。

複数の電源から適時望ましい電源を選択するためには、複数の電源の電圧を比較し、もっとも電圧の高い電源に接続されるスイッチをオン（導通）し、他の電源に接続されるスイッチをオフ（遮断）する。一般的には、複数の電源の電圧の比較を常時行い、もっとも電圧の高い電源を検出していた。このような電源電圧の監視を行うためには、コンパレータなどの常時消費電流が流れる検出回路を使用していた。そのため、消費電力が大きかった。

米国特許第５１８７３９６号明細書

電子機器に搭載され、複数の電源から適宜望ましい電源を選択する電源切替回路および電源切替制御回路においても、消費電力の低減が求められている。
以下の実施形態は、低消費電力の電源切替制御回路および電源切替回路を記載する。

第１の態様の電源切替制御回路は、複数の入力電源電圧検出回路と、制御論理回路と、を有する。複数の入力電源電圧検出回路は、複数の電源電圧のそれぞれと出力端子の電圧を比較し、複数の電源電圧のそれぞれの値が出力端子の電圧の値より所定値以上大きい時に検出信号をそれぞれ出力する。制御論理回路は、複数の入力電源電圧検出回路のそれぞれが出力する検出信号に応じて、複数のスイッチを制御する制御信号を出力する。第１の態様の電源切替制御回路は、制御信号に基づいて、複数の電源電圧のうちの一つの電源電圧を選択する。

第２の態様の電源切替回路は、複数の電源端子と、１つの出力端子と、複数のスイッチと、複数の入力電源電圧検出回路と、制御論理回路と、を有する。複数のスイッチは、複数の電源端子と出力端子間にそれぞれ接続される。複数の入力電源電圧検出回路は、複数の電源端子の電圧と出力端子の電圧を比較し、複数の電源端子のそれぞれの電圧が出力の電圧より所定値以上大きい時に検出信号をそれぞれ出力する。制御論理回路は、複数の入力電源電圧検出回路のそれぞれ出力する検出信号に応じて、複数のスイッチを制御する制御信号を出力する。第２の態様の電源切替回路は、複数の電源端子に供給される複数の電源のうちの一つの電源の電圧を選択して出力端子に出力する。

実施形態によれば、いずれかの電源の電圧が出力の電圧より所定値以上大きくなった時に、対応する入力電源電圧検出回路が検出信号を出力するが、制御論理回路が対応するスイッチをオンすると、出力の電圧は切り替えた電源の電圧と同じになる。これにより、入力電源電圧検出回路は検出信号の出力を停止し、入力電源電圧検出回路は電力を消費しなくなる。

図１は、第１実施形態の電源切替回路の構成を示す図である。 図２は、第２実施形態の電源切替回路の構成を示す図である。 図３は、第２実施形態の電源切替回路の電源端子への電源投入時の動作を示すタイムチャートである。 図４は、第２実施形態の電源切替回路において、電源端子の電圧の関係が変化する場合の動作を示すタイムチャートである。 図５は、制御論理（ｌｏｇｉｃ）回路の回路構成を示す図であり、（Ａ）が全体構成を示し、（Ｂ）が遅延回路の回路例を示し、（Ｃ）が遅延回路の動作を示すタイムチャートである。 図６は、制御論理（ｌｏｇｉｃ）回路の動作例を示すタイムチャートである。 図７は、第３実施形態の電源切替回路の構成を示す図であり、（Ａ）が全体構成を、（Ｂ）が制御論理（ｌｏｇｉｃ）回路１２の回路構成を示す図である。 図８は、多電源対応電子機器の例を示す図である。

図１は、第１実施形態の電源切替回路の構成を示す図である。
第１実施形態の電源切替回路は、複数（Ｎ個）の電源端子ＩＮ１〜ＩＮｎと、１つの出力端子ＯＵＴと、複数の（パワー）スイッチＱ１〜Ｑｎと、複数の入力電源電圧検出回路１１−１〜１１−ｎと、制御論理（ｌｏｇｉｃ）回路１２と、容量Ｃと、を有する。複数の入力電源電圧検出回路１１−１〜１１−ｎおよび制御論理（ｌｏｇｉｃ）回路１２が、電源切替制御回路を形成する。電源切替制御回路は、複数の電源端子ＩＮ１〜ＩＮｎに入力される複数の電源からもっとも高電圧の入力電源を選択して出力端子ＯＵＴに出力するように複数のスイッチＱ１〜Ｑｎを制御する。容量Ｃは、出力端子ＯＵＴの出力電圧を安定化するために設けられる。

複数のスイッチＱ１〜Ｑｎは、例えば、ＰＭＯＳトランジスタで実現され、複数の電源端子ＩＮ１〜ＩＮｎと出力端子ＯＵＴ間にそれぞれ接続される。複数のスイッチＱ１〜Ｑｎは、制御論理回路１２の出力する複数の制御信号Ｇ（１）〜Ｇ（ｎ）により制御される。具体的には、複数のスイッチＱ１〜Ｑｎを形成する複数のＰＭＯＳトランジスタのゲートに、複数の制御信号Ｇ（１）〜Ｇ（ｎ）がそれぞれ印加される。

複数の入力電源電圧検出回路１１−１〜１１−ｎは、複数の電源端子ＩＮ１〜ＩＮｎの電圧と出力端子ＯＵＴの電圧を比較する。複数の入力電源電圧検出回路１１−１〜１１−ｎは、複数の電源端子ＩＮ１〜ＩＮｎのそれぞれの電圧が出力ＯＵＴの電圧より所定値以上大きい時に検出信号ＤＥＴ（１）〜ＤＥＴ（ｎ）を出力する。所定値は、後述するように、例えばトランジスタの閾値電圧である。

制御論理回路１２は、複数の入力電源電圧検出回路１１−１〜１１−ｎの出力する検出信号ＤＥＴ（１）〜ＤＥＴ（ｎ）に応じて、複数のスイッチＱ１〜Ｑｎを制御する制御信号Ｇ（１）〜Ｇ（ｎ）を出力する。具体的には、制御論理回路１２は、検出信号ＤＥＴ（１）〜ＤＥＴ（ｎ）が発生されると、発生した検出信号に対応するスイッチをオン（導通）し、他のスイッチをオフ（遮断）する。言い換えれば、制御論理回路１２は、検出信号が発生すると、それまでオンであったスイッチをオフし、発生した検出信号に対応するスイッチをオンし、残りのスイッチをオフ状態に維持する。したがって、複数の電源端子ＩＮ１〜ＩＮｎに入力される複数の電源のうちの１つが、その時点の出力端子ＯＵＴの電圧より高くなると、直ちにその電源を選択するようにスイッチが切り替えられる。このようにして、複数の電源から適切な電源が選択され、出力端子ＯＵＴからは、常時適切な電圧の電源が出力される。

各入力電源電圧検出回路１１−１〜１１−ｎは、検出信号ＤＥＴ（１）〜ＤＥＴ（ｎ）を出力していない時には、消費電力が非常に小さく、ほぼゼロである。入力電源電圧検出回路は、対応する電源端子の電圧が出力端子の電圧より所定値以上大きい時に検出信号を出力するが、その検出信号に応じて、制御論理回路１２は、対応するスイッチをオンするため、出力端子ＯＵＴの電圧は対応する電源端子の電圧に変化する。そのため、入力電源電圧検出回路は、検出信号の出力を短時間で終了する。したがって、検出信号が発生する時間は短く、その間のみ電力が消費され、それ以外の期間は電力が消費されないので、複数の入力電源電圧検出回路１１−１〜１１−ｎの消費電力は小さい。

以上説明したように、第１実施形態の電源切替回路は、低消費電力で且つ簡単な回路構成で、複数の電源から適切な電源（もっとも電圧の高い電源）を選択して、出力端子に接続する。

図２は、第２実施形態の電源切替回路の構成を示す図である。
第２実施形態の電源切替回路は、説明を簡単にするために、電源端子を２個（Ｎ＝２）とし、入力電源電圧検出回路１１−１〜１１−２をトランジスタと抵抗で実現した具体的な回路としたことが、第１実施形態の電源切替回路と異なる。第２実施形態の電源切替回路は、２個の電源端子に入力する電源の内、最も高電位の電源を自動に選択して、出力端子に接続する。

第２実施形態の電源切替回路は、２個の電源端子ＩＮ１〜ＩＮ２と、１個の出力端子ＯＵＴと、４個のＰＭＯＳトランジスタＱ１、Ｑ２、Ｑ１１およびＱ１２と、２個の抵抗Ｒ１およびＲ２と、制御論理（ｌｏｇｉｃ）回路１２と、容量Ｃと、を有する。２個のＰＭＯＳトランジスタＱ１およびＱ２がパワースイッチを形成する。ＰＭＯＳトランジスタＱ１１および抵抗Ｒ１は、電源端子ＩＮ１と基準電位源（ＧＮＤ）との間に直列に接続され、Ｑ１１のゲートは出力端子ＯＵＴに接続される。ＰＭＯＳトランジスタＱ１１および抵抗Ｒ１は、図１の入力電源電圧検出回路１１−１に対応する回路を形成する。ＰＭＯＳトランジスタＱ１２および抵抗Ｒ２は、電源端子ＩＮ２とＧＮＤとの間に直列に接続され、Ｑ１２のゲートは出力端子ＯＵＴに接続される。ＰＭＯＳトランジスタＱ１２および抵抗Ｒ２は、図１の入力電源電圧検出回路１１−２に対応する回路を形成する。
制御論理（ｌｏｇｉｃ）回路１２の電源は、電源端子ＩＮ１〜ＩＮ２または出力端子ＯＵＴの電圧より常に高い電位が補償されるものであれば、どのようなものでもよく、ＩＮ１〜ＩＮ２またはＯＵＴから、この条件を満たすように供給してもよい。

２個の電源端子ＩＮ１およびＩＮ２にはそれぞれ電源が入力する。Ｑ１およびＱ２を介して、端子ＩＮ１または端子ＩＮ２のどちらか一方が、出力端子ＯＵＴに接続され、一方の電源が出力される。Ｑ１およびＱ２は、必ずどちらか一方のみオンし、同時にオンしてはならない。Ｑ１およびＱ２が同時にオンすると、異なる電源同士が接続される、すなわちショートすることになるので、同時にオンすることは確実に避ける。

ＰＭＯＳトランジスタＱ１１は、ソース端子が電源ＩＮ１に、ゲート端子が出力端子ＯＵＴに、ドレイン端子が抵抗Ｒ１に、それぞれ接続される。ＰＭＯＳトランジスタＱ１２は、ソース端子が電源ＩＮ２に、ゲート端子が出力端子ＯＵＴに、ドレイン端子が抵抗Ｒ２に、それぞれ接続される。Ｑ１１とＲ１の接続ノードから検出信号ＤＥＴ（１）が、Ｑ１２とＲ２の接続ノードから検出信号ＤＥＴ（２）が、それぞれ出力され、制御論理（ｌｏｇｉｃ）回路１２に入力する。制御論理（ｌｏｇｉｃ）回路１２は、検出信号ＤＥＴ（１）（パルス）が入力すると、Ｑ１をオンする制御信号Ｇ（１）を、Ｑ２をオフする制御信号Ｇ（２）を出力する。また、制御論理（ｌｏｇｉｃ）回路１２は、検出信号ＤＥＴ（２）（パルス）が入力すると、Ｑ１をオフする制御信号Ｇ（１）を、Ｑ２をオンする制御信号Ｇ（２）を出力する。

まず、Ｑ１１およびＲ１により形成される入力電源電圧検出回路１１−１およびＱ１２およびＲ２により形成される入力電源電圧検出回路１１−２の動作について説明する。

図３は、第２実施形態の電源切替回路の電源端子ＩＮ１およびＩＮ２への電源投入時の動作を示すタイムチャートである。
図３では、ＩＮ２に入力される電源は０Ｖに固定で、ＩＮ１に入力する電源の電圧が上昇する場合を示す。なお、説明を簡単にするために、ＩＮ１およびＩＮ２に入力される電源の電圧をＩＮ１およびＩＮ２で表し、出力端子ＯＵＴの電圧をＯＵＴで表す場合があり、これは他でも同様である。

ＩＮ１が上昇する前の段階では、ＩＮ１およびＩＮ２は０Ｖで、ＯＵＴも０Ｖである。また、検出信号ＤＥＴ（１）およびＤＥＴ（２）は低レベルで、検出信号が出力されていない状態である。さらに、制御信号Ｇ（１）およびＧ（２）は低レベルで、これは、Ｑ１およびＱ２がＰＭＯＳトランジスタであるので、制御信号としてはＱ１およびＱ２をオンする状態である。ただし、ＩＮ１およびＩＮ２が０Ｖなので、Ｑ１およびＱ２はオフである。

図３に示すように、ＩＮ１が上昇し、ＩＮ１＝Ｖｔｈ（Ｑ１の閾値）になると、Ｑ１のＰＭＯＳ構造上Ｄ（ドレイン）−Ｓ（ソース）間に見えるボディーダイオードを介してＯＵＴがＩＮ１に追従して上昇し始める。ＩＮ１とＯＵＴ間の電圧がＶｔｈ以上になると、Ｑ１１がオンし、検出信号ＤＥＴ（１）が高レベルとなる。Ｌｏｇｉｃ１２は、検出信号ＤＥＴ（１）が高レベルになるのを受けて、動作を開始し、Ｇ（１）およびＧ（２）を共に高レベルにした後、検出信号ＤＥＴ（１）に応じて、Ｇ（１）を低レベルに、Ｇ（２）を高レベルに維持する。Ｑ１およびＱ２はＰＭＯＳトランジスタであり、Ｇ（１）およびＧ（２）が共に高レベルになることにより、Ｑ１およびＱ２は一旦両方ともオフした後、Ｑ１はオンし、Ｑ２はオフ状態を維持する。

以上のようにして、Ｑ１がオンし、Ｑ２がオフし、電圧の上昇した電源端子ＩＮ１を出力端子ＯＵＴに接続し、電源端子ＩＮ２は接続されない状態になる。この動作は、ＩＮ１に入力される電源は０Ｖに固定で、ＩＮ２に入力する電源の電圧が上昇する場合も同様であり、ＩＮ１とＩＮ２、Ｇ（１）とＧ（２）、およびＤＥＴ（１）とＤＥＴ（２）のタイムチャートが入れ替わるだけである。

次に、動作中に、電源端子ＩＮ１とＩＮ２の電圧の上下関係が変化する場合について説明する。
図４は、第２実施形態の電源切替回路において、電源端子ＩＮ１およびＩＮ２の電圧の関係が変化する場合の動作を示すタイムチャートである。図４の（Ａ）は、ＩＮ１＜ＩＮ２の状態で、ＩＮ１が一定で、Ｉｎ２が下降してＩＮ１＞ＩＮ２の状態に変化した場合を示す。図４の（Ｂ）は、ＩＮ１＞ＩＮ２の状態で、ＩＮ２が一定で、Ｉｎ１が下降してＩＮ１＜ＩＮ２の状態に変化した場合を示す。図４の（Ｃ）は、ＩＮ１＜ＩＮ２の状態で、ＩＮ２が一定で、Ｉｎ１が上昇してＩＮ１＞ＩＮ２の状態に変化した場合を示す。図４の（Ｄ）は、ＩＮ１＞ＩＮ２の状態で、ＩＮ１が一定で、Ｉｎ２が上昇してＩＮ１＜ＩＮ２の状態に変化した場合を示す。

図４の（Ａ）に示すように、ＩＮ２＞ＩＮ１であることからＧ（２）＝低レベル（Ｑ２＝オン）、Ｇ（１）＝高レベル（Ｑ１＝オフ）であり、出力端子ＯＵＴには、ＩＮ２と同一の電圧が出力されている。また、Ｑ１２は、Ｑ２がオンしており、Ｑ１２のゲート端子とソース端子が同電位であるため、オフしている。一方、Ｑ１１は、ＩＮ１＜ＯＵＴ（＝ＩＮ２）であり、Ｑ１１のゲート端子はＱ１１のソース端子（ＩＮ１）より高いため、オフしている。言い換えれば、Ｑ１１およびＱ１２は、共にオフしており、検出のための消費電流はゼロである。

上記の状態からＩＮ２の電圧が降下し、ＯＵＴ（＝ＩＮ２）＜Ｉｎ１−Ｖｔｈ（Ｖｔｈ：Ｑ１１、Ｑ１２の閾値電圧）になると、Ｑ１１がオンし、抵抗Ｒ１に電流が流れ、ＤＥＴ（１）が高レベルに変化する。制御論理（ｌｏｇｉｃ）回路１２は、ＤＥＴ（１）の高レベルへの変化をトリガとして、Ｇ（２）を高レベルにし、Ｑ２がオフする。Ｑ２オフ後、制御論理（ｌｏｇｉｃ）回路１２は、Ｇ（１）を低レベルにし、Ｑ１がオンする。Ｑ１がオンすると、Ｑ１１のゲート電圧とソース電圧が同電位となり、Ｑ１１がオフし、それによりＲ１を流れる電流はゼロとなり、ＤＥＴ（１）は低レベルへ変化する。従って、Ｒ１を電流が流れるのは、短時間であり、消費電力は小さい。

図４の（Ｂ）に示すように、ＩＮ１＞ＩＮ２であることからＧ（１）＝低レベル（Ｑ１＝オン）、Ｇ（２）＝高レベル（Ｑ２＝オフ）であり、出力端子ＯＵＴには、ＩＮ１と同一の電圧が出力されている。また、Ｑ１１は、Ｑ１がオンしており、Ｑ１１のゲート端子とソース端子が同電位であるため、オフしている。一方、Ｑ１２は、ＩＮ２＜ＯＵＴ（＝ＩＮ１）であり、Ｑ１２のゲート端子はＱ１２のソース端子（ＩＮ２）より高いため、オフしている。言い換えれば、Ｑ１１およびＱ１２は、共にオフしており、検出のための消費電流はゼロである。

上記の状態からＩＮ１の電圧が降下し、ＯＵＴ（＝ＩＮ１）＜Ｉｎ２−Ｖｔｈになると、Ｑ１２がオンし、抵抗Ｒ２に電流が流れ、ＤＥＴ（２）が高レベルに変化する。制御論理（ｌｏｇｉｃ）回路１２は、ＤＥＴ（２）の高レベルへの変化をトリガとして、Ｇ（１）を高レベルにし、Ｑ１がオフする。Ｑ１オフ後、制御論理（ｌｏｇｉｃ）回路１２は、Ｇ（２）を低レベルにし、Ｑ２がオンする。Ｑ２がオンすると、Ｑ１２のゲート電圧とソース電圧が同電位となり、Ｑ１２がオフし、それによりＲ２を流れる電流はゼロとなり、ＤＥＴ（２）は低レベルへ変化する。従って、Ｒ２を電流が流れるのは、短時間であり、消費電力は小さい。

図４の（Ｃ）に示すように、ＩＮ２＞ＩＮ１であることからＧ（２）＝低レベル（Ｑ２＝オン）、Ｇ（１）＝高レベル（Ｑ１＝オフ）であり、出力端子ＯＵＴには、ＩＮ２と同一の電圧が出力されている。また、Ｑ１１およびＱ１２は、共にオフしている。

上記の状態からＩＮ１の電圧が上昇し、ＯＵＴ（＝ＩＮ２）＜Ｉｎ１−Ｖｔｈになると、Ｑ１１がオンし、抵抗Ｒ１に電流が流れ、ＤＥＴ（１）が高レベルに変化する。制御論理（ｌｏｇｉｃ）回路１２は、ＤＥＴ（１）の高レベルへの変化をトリガとして、Ｇ（２）を高レベルにし、Ｑ２がオフする。Ｑ２オフ後、制御論理（ｌｏｇｉｃ）回路１２は、Ｇ（１）を低レベルにし、Ｑ１がオンする。Ｑ１がオンすると、Ｑ１１のゲート電圧とソース電圧が同電位となり、Ｑ１１がオフし、それによりＲ１を流れる電流はゼロとなり、ＤＥＴ（１）は低レベルへ変化する。従って、Ｒ１を電流が流れるのは、短時間であり、消費電力は小さい。

図４の（Ｄ）に示すように、ＩＮ１＞ＩＮ２であることからＧ（１）＝低レベル（Ｑ１＝オン）、Ｇ（２）＝高レベル（Ｑ２＝オフ）であり、出力端子ＯＵＴには、ＩＮ１と同一の電圧が出力されている。また、Ｑ１１およびＱ１２は、共にオフしている。

上記の状態からＩＮ２の電圧が上昇し、ＯＵＴ（＝ＩＮ１）＜Ｉｎ２−Ｖｔｈになると、Ｑ１２がオンし、抵抗Ｒ２に電流が流れ、ＤＥＴ（２）が高レベルに変化する。制御論理（ｌｏｇｉｃ）回路１２は、ＤＥＴ（２）の高レベルへの変化をトリガとして、Ｇ（１）を高レベルにし、Ｑ１がオフする。Ｑ１オフ後、制御論理（ｌｏｇｉｃ）回路１２は、Ｇ（２）を低レベルにし、Ｑ２がオンする。Ｑ２がオンすると、Ｑ１２のゲート電圧とソース電圧が同電位となり、Ｑ１２がオフし、それによりＲ２を流れる電流はゼロとなり、ＤＥＴ（２）は低レベルへ変化する。従って、Ｒ２を電流が流れるのは、短時間であり、消費電力は小さい。

なお、ＯＵＴはＩＮ１またはＩＮ２の電圧であり、Ｑ１１およびＱ１２は、ＩＮ１およびＩＮ２とＯＵＴの電圧差でオンするため、ＤＥＴ（１）およびＤＥＴ（２）が同時に高レベルに変化することは無い。

ＩＮ１とＩＮ２の大小関係に変化がない定常状態においては、Ｑ１またはＱ２のオンしている側のトランジスタのドレイン電流が変化しても、ドレイン端−ソース端差電圧（ＶＤＳ）はＱ１１またはＱ１２の絶対値の閾値（|Ｖｔｈ|）より小さくなければならない。Ｑ１がオンしている場合、（ＩＮ１−ＯＵＴ）（＝ＶＤＳ）＜|Ｖｔｈ（Ｑ１１）|であれば、切替は行われない。

以上の通り、第２実施形態の電源切替回路は、以下の利点がある。
（１）入力電圧の大小関係を監視する為の回路の電流消費がない。
（２）Ｑ１１およびＱ１２の閾値電圧程度の入力電圧から動作する。
（３）Ｑ１１およびＱ１２の閾値は、切替におけるヒステリシスも実現し、頻繁な切り換えを防止する。

次に、上記の制御を実現する制御論理（ｌｏｇｉｃ）回路１２の構成および動作を説明する。
図５は、制御論理（ｌｏｇｉｃ）回路１２の回路構成を示す図であり、（Ａ）が全体構成を示し、（Ｂ）が遅延回路の回路例を示し、（Ｃ）が遅延回路の動作を示すタイムチャートである。

図５の（Ａ）に示すように、制御論理（ｌｏｇｉｃ）回路１２は、ＤＥＴ（１）およびＤＥＴ（２）の２つの検出信号に対応した２つの検出制御部２１−１および２１−２と、１つのコモン部２２と、を有する。２つの検出制御部２１−１および２１−２は、入力がＤＥＴ（１）またはＤＥＴ（２）であること、および出力がＧ（１）またはＧ（２）であることを除けば同じ構成を有する。図示のように、検出制御部２１−１および２１−２は、２個のＤ型ＦＦ３１、３２と、ＮＡＮＤゲートと、複数個のインバータと、を有する。回路の構成は図から明らかなので説明は省略し、動作について後述する。

図５の（Ａ）に示すように、コモン部２２は、Ｇ（１）およびＧ（２）と、検出制御部２１−１および２１−２からの出力を入力とし、信号ＣおよびＤを生成して、検出制御部２１−１および２１−２に共通に出力する。図示のように、コモン部２２は、１個のＤ型ＦＦ３３と、遅延回路３４と、３個のＮＡＮＤゲートと、を有する。回路の構成は図から明らかなので説明は省略し、動作について後述する。

遅延回路３４は、図５の（Ｂ）に示す回路構成を有し、図５の（Ｃ）に示すように、入力ＩＮを遅延して出力ＯＵＴを出力する。図５の（Ｂ）のインバータの出力に接続される容量の値により遅延量が設定される。図５の（Ｂ）の遅延回路は広く知られているので、これ以上の説明は省略する。

図６は、制御論理（ｌｏｇｉｃ）回路１２の動作例を示すタイムチャートである。図６は、ＩＮ１の電圧＜ＩＮ２の電圧の状態から、ＩＮ２の電圧が低下し、検出信号ＤＥＴ（１）が発生する場合のタイムチャートである。

ＩＮ２の電圧が、ＯＵＴ（＝ＩＮ２）＜ＩＮ１＋Ｖｔｈになると、前述のようにＤＥＴ（１）が高レベルに変化する。それをトリガに、Ｄ型ＦＦ３１がセットされ、ＤＥＴ（１）１が高レベルに、コモン部２２に入力するＤ型ＦＦ３１の／Ｑが低レベルに変化し、コモン部２２の信号Ａが高レベルに、Ｃが低レベルに変化する。この時、ＤＥＴ（２）は変化しないため、検出制御部２１−２のＤＥＴ（２）１は変化しない。

信号Ｃが低レベルに変化するので、検出制御部２１−１および２１−２で、Ｄ型ＦＦ３２がリセットされ、Ｇ（１）およびＧ（２）は高レベルになる（Ｇ（１）はもともと高レベル）。これによりＱ１およびＱ２は共にオフの状態になる。Ｇ（１）およびＧ（２）が共に高レベルになることに応じて、コモン部２２の信号Ｂ１が低レベルに変化し、さらに信号Ｃが高レベルになり、Ｄ型ＦＦ３２は、出力をＤＥＴ（１）１の状態（高レベル）に応じて変化させ、Ｇ（１）が低レベルに変化する。この時、検出制御部２１−２では、ＤＥＴ（２）１が低レベルであるため、Ｇ（２）は高レベルを維持する。このようにして、Ｇ（１）とＧ（２）が決まり、Ｑ１がオンし、Ｑ２がオフする切替が完了する。

一方、信号Ｃが高レベルになったので、Ｄ型ＦＦ３３は動作状態になっており、Ｇ（１）が低レベルに変化してＢ１が高レベルに変化すると、Ｂ１を遅延した信号Ｂ２が高レベルに変化すると、Ｄ型ＦＦ３３の出力Ｄは高レベルに変化する。これにより、検出制御部２１−１および２１−２のＤ型ＦＦ３１は、次のＤＥＴ（１）およびＤＥＴ（２）の変化を受け入れられる状態になる。ＤＥＴ（１）およびＤＥＴ（２）の変化の受け入れを信号Ｄで制限するのは、ＤＥＴ（１）およびＤＥＴ（２）の電位の揺れによる誤ったラッチを防止するためである。

以上説明した第２実施形態の電源切替回路は、入力電源が２つで、２個の電源端子ＩＮ１およびＩＮ２を有する場合の例であるが、入力電源が３つ以上で、３個以上の電源端子ＩＮ１−ＩＮｎの場合にも拡張可能である。

図７は、第３実施形態の電源切替回路の構成を示す図であり、（Ａ）が全体構成を、（Ｂ）が制御論理（ｌｏｇｉｃ）回路１２の回路構成を示す図である。

第３実施形態の電源切替回路は、ｎ個の電源端子ＩＮ１およびＩＮｎに入力するｎ種類の入力電源から、もっとも高い電圧の電源が入力する電源端子を出力端子ＯＵＴに接続するように切り換える。第３実施形態の電源切替回路は、ｎ個のスイッチ・検出部５０−１〜５０−ｎと、１つの制御論理（ｌｏｇｉｃ）回路５２と、を有する。

スイッチ・検出部５０−１は、パワースイッチを形成するＰＭＯＳトランジスタＱ１と、入力電源電圧検出回路を形成するＰＭＯＳトランジスタＱ１１および抵抗Ｒ１と、を有する。Ｑ１は、電源端子ＩＮ１と出力端子ＯＵＴの間に接続され、制御論理（ｌｏｇｉｃ）回路１２からの制御信号Ｇ（１）により導通が制御される。Ｑ１１とＲ１はＩＮ１とＧＮＤの間に直接に接続され、ゲート端子が出力端子ＯＵＴに接続され、Ｑ１１とＲ１の接続ノードから検出信号ＤＥＴ（１）が出力される。以上の通り、図７のＱ１、Ｑ１１およびＲ１は、図２の第２実施形態のものに対応する。他のスイッチ・検出部５０−２〜５０−ｎも同様の構成を有する。

制御論理（ｌｏｇｉｃ）回路５２は、ｎ個の検出制御部６１−１および６１−ｎと、１つのコモン部６２と、を有する。検出制御部６１−１および６１−ｎは、それぞれ図５の検出制御部２１−１と同じ構成を有する。コモン部６２は、Ｇ（１）−Ｇ（ｎ）を受けるＮＡＮＤゲートが、ｎ入力になっていること以外は、図５のコモン部２２と同じである。このように、第３実施形態の電源切替回路は、パワースイッチを形成するＰＭＯＳトランジスタおよび入力電源電圧検出回路がｎ組設けられ、コモン部がｎ個の制御信号を受けることが、第２実施形態と異なる。

検出信号ＤＥＴ（１）−ＤＥＴ（ｎ）は、同時に高レベルに変化することは無く、Ｇ（１）−Ｇ（ｎ）は、１回の切替で、１つが低レベルから高レベルに、残りの中の１つが高レベルから低レベルに切り替わるだけである。したがって、検出信号および制御信号の個数が増加したのみで、各切替時の動作は第２実施形態と同じである。

以上、説明した第１から第３実施形態の電源切替回路は、複数の電源端子から複数の電源が供給され、その中から最も高い電圧を選択し出力する多電源対応電子機器に適用される。
図８は、そのような多電源対応電子機器の例を示す図である。

図８に示すように、多電源対応電子機器は、コントローラ８０と、レギュレータ８１と、マイクロコントロールユニット（ＭＣＵ）８２と、複数の電源端子とレギュレータ８１の間に設けられたパワースイッチであるＰＭＯＳトランジスタＱ１−Ｑｎと、を有する。Ｑ１は直流電源(DC Inputs)に、Ｑ２はＵＳＢに、Ｑｎは蓄電池に接続され、他の電源に接続されるＰＭＯＳトランジスタがあってもよい。コントローラ８０は、第１から第３実施形態の電源切替制御回路（入力電源電圧検出回路＋制御論理（ｌｏｇｉｃ）回路）により実現され、Ｑ１−Ｑｎの導通を制御し、もっとも高い電圧の電源に接続されるＰＭＯＳトランジスタをオンする。レギュレータ８１は、選択された電源から電力供給を受け、所定の電源を生成して、機器内部に供給する。ＭＣＵ８２は、レギュレータ８１から電源供給を受けて動作する。なお、ここでは図示の都合で、レギュレータ８１から電源供給を受ける部分としてＭＣＵ８２のみを示したが、これに限定されるものではなく、他の各種のユニットを接続しても、それらの組合せを接続してもよい。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

１１−１〜１１−ｎ 入力電源電圧検出回路
１２ 制御論理（Ｌｏｇｉｃ）回路
２１−１、２１−２ 検出制御部
２２ コモン部
Ｑ１−Ｑｎ スイッチ（ＰＭＯＳトランジスタ）
Ｑ１１、Ｑ１２ ＰＭＯＳトランジスタ
Ｒ１、Ｒ２ 抵抗
ＩＮＩ−ＩＮｎ 電源端子
ＯＵＴ 出力端子

Claims (7)

1. 複数の電源電圧のうちの一つの電源電圧を選択して出力端子に出力する電源切替制御回路であって、
   前記複数の電源電圧のそれぞれと前記出力端子の電圧を比較し、前記複数の電源電圧のそれぞれの値が前記出力端子の電圧の値より所定値以上大きい時に検出信号をそれぞれ出力する複数の入力電源電圧検出回路と、
   前記複数の入力電源電圧検出回路のそれぞれが出力する検出信号に応じて、複数のスイッチを制御する制御信号を出力する制御論理回路と、を備え、
   前記制御信号に基づいて、前記複数の電源電圧のうちの一つの電源電圧を選択し、
   前記複数の入力電源電圧検出回路のそれぞれは、
   前記複数の電源電圧のそれぞれが入力される入力端子と基準電位間に直列に接続されたＰＭＯＳトランジスタおよび抵抗を備え、
   前記ＰＭＯＳトランジスタのゲートには、前記出力端子の電圧が印加される、ことを特徴とする電源切替制御回路。
2. 前記制御論理回路は、
   前記複数の入力電源電圧検出回路の１つが、前記入力電源電圧検出回路に対応する電源電圧が前記出力端子の電圧より高いことを検出すると、前記複数のスイッチのうち前記入力電源電圧検出回路に対応する電源電圧が供給されるスイッチをオン状態にし、他のスイッチをオフ状態にするように制御する請求項１に記載の電源切替制御回路。
3. 前記出力端子に出力される電圧は、前記複数の電源電圧のうちの最も高い電圧を有する電源電圧であることを特徴とする請求項１又は２に記載の電源切替制御回路。
4. 複数の電源端子と、
   １つの出力端子と、
   前記複数の電源端子と前記出力端子間にそれぞれ接続される複数のスイッチと、
   前記複数の電源端子の電圧と前記出力端子の電圧を比較し、前記複数の電源端子のそれぞれの電圧が前記出力の電圧より所定値以上大きい時に検出信号をそれぞれ出力する複数の入力電源電圧検出回路と、
   前記複数の入力電源電圧検出回路のそれぞれが出力する検出信号に応じて、前記複数のスイッチを制御する制御信号を出力する制御論理回路と、を備え、
   前記複数の電源端子に供給される複数の電源のうちの一つの電源の電圧を選択して前記出力端子に出力し、
   前記複数の入力電源電圧検出回路のそれぞれは、
   前記複数の電圧供給端子のそれぞれと基準電位間に直列に接続されたＰＭＯＳトランジスタおよび抵抗を備え、
   前記ＰＭＯＳトランジスタのゲートには、前記出力端子の電圧が印加される、ことを特徴とする電源切替回路。
5. 前記複数のスイッチは、ＰＭＯＳトランジスタである請求項４に記載の電源切替回路。
6. 前記制御論理回路は、
   前記複数の入力電源電圧検出回路の１つが、前記入力電源電圧検出回路に対応する複数の電源端子の電圧が前記出力端子の電圧より高いことを検出すると、前記複数のスイッチのうち前記入力電源電圧検出回路に対応する複数の電源端子に接続されるスイッチをオン状態にし、他のスイッチをオフ状態にするように制御する請求項４または５に記載の電源切替回路。
7. 前記出力端子に出力される電圧は、前記複数の電源端子の電圧のうちの最も高い電圧を有する電源端子の電圧であることを特徴とする請求項４から６のいずれか１項に記載の電源切替回路。

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