JP2012124858A - 多入力差動増幅器 - Google Patents

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Abstract

【課題】各動作モードにおいてレベルシフト回路を用いることなく所望の入力電圧範囲となる多入力差動増幅器を提供する。
【解決手段】差動部1は、バイアス部2と出力部3との間に設けられ、第一入力部10と第二入力部20とを有する。第一入力部10は、ソースがバイアス部2と接続され、ドレインが出力部3と接続された1個のn型MOSFET(M11)からなる。第二入力部20は、直列接続される2個のn型MOSFET(M21)、(M22)と、直列接続される2個のn型MOSFET(M23)、(M24)とが2列に並列接続される。また、入力端INaはM11のゲートに接続され、入力端INxはM22とM23のゲートに接続され、入力端INyはM21とM24のゲートに接続される。バイアス部2は1つの定電流源21を有し、出力部3は2つのp型MOSFET(Q1、Q2)で構成のカレントミラー回路を有する。
【選択図】図12

Description

本発明は、多入力差動増幅器に関する。
従来、2つの入力を比較または2つの入力の差を増幅する場合、図1および図3に示すような差動回路を用いた差動増幅器が知られている(特許文献1参照)。
2入力の場合、図1の回路であっても図3の回路であっても基本的な出力動作は変わらず、図2および図4に示すように、差動部のMOSFET対のゲート−ソース間の電圧VGSが大きい方のMOSFET側に電流が流れ、出力部を介して出力が決まる。
このとき、図1に示すn型MOSFETを差動対とする差動増幅器の場合、入力電圧範囲はVth〜VDDであり、図3に示すp型MOSFETを差動対とする差動増幅器の場合、入力電圧範囲は0〜VDD−Vthである。
一方、3つ以上の入力電圧を対象とする差動増幅器としては、図5および図7に示すような、複数の入力をする側を並列接続する差動対を用いた回路が知られている(特許文献2参照)。
図5に示すn型MOSFETを差動対とする3入力の差動増幅器の場合、単入力側のMOSFET(M1)のVGSaが、複数入力側のMOSFET(M2,M3)のVGSx、VGSyのいずれよりも高い場合(入力電圧VINaがVINxおよびVINyのいずれよりも高い場合)に、単入力側のMOSFET(M1)に電流Iaが流れ、Iaが流れると、出力部のp型MOSFETからなるカレントミラー回路に電流が流れ、出力端OUTはVDD側に接続されてHIGHが出力される。また、複数入力側のMOSFET(M2,M3)のVGSのいずれか一方が、単入力側のMOSFET(M1)のVGSよりも高い場合(入力電圧VINaがVINxおよびVINyの少なくとも一方よりも低い場合)に複数入力側のMOSFET(M2,M3)のいずれか一方に電流IxまたはIyが流れるので、Iaは流れず、出力部のカレントミラー回路には電流が流れず、出力端OUTは接地側に接続されてLOWが出力される。すなわち図5に示す3入力の差動増幅器は、VINa>VINxかつVINa>VINyの場合、HIGHが出力される動作モード(以下、動作モード1と称する)となる(図6参照)。
なお、入力電圧範囲は差動部のMOSFETの伝導型によるので、n型MOSFETを差動対とする図5の差動増幅器の場合、図2に示した場合と同様に、Vth〜VDDである。
図7に示すp型MOSFETを差動対とする3入力の差動増幅器の場合、単入力側のMOSFET(M4)のVGSaが、複数入力側のMOSFET(M5,M6)のVGSx、VGSyのいずれよりも高い場合(単入力側の入力電圧VINaがVINxおよびVINyの入力電圧のいずれよりも低い場合)に単入力側のMOSFET(M4)に電流Iaが流れ、Iaが流れると、出力部のn型MOSFETからなるカレントミラー回路に電流が流れ、出力端OUTは接地側に接続されてLOWが出力される。
また、複数入力側のMOSFET(M5,M6)のVGSのいずれか一方が、単入力側のMOSFET(M4)のVGSよりも高い場合(入力電圧VINaがVINxおよびVINyの少なくとも一方よりも高い場合)、複数入力側のMOSFET(M5,M6)のいずれか一方に電流IxまたはIyが流れるのでIaは流れず、出力部のカレントミラー回路には電流が流れず、出力端OUTはVDD側に接続されてHIGHが出力される。すなわち図5に示す3入力の差動増幅器は、VINa>VINxおよび/またはVINa>VINyの場合、HIGHが出力される動作モード(以下、動作モード2と称する)となる(図8参照)。
なお、入力電圧範囲は差動部のMOSFETの伝導型によるので、p型MOSFETを差動対とする図7の差動増幅器の場合、図4に示した場合と同様に、入力電圧範囲は0〜VDD−Vthである
特開昭61−251319号公報 特開平09−093052号公報
図5および図7に示した多入力差動増幅器の動作モードおよび入力電圧範囲を表1に、入力電圧(入力電圧の高い順に1,2,3と表記)と出力電圧の関係を表2、3に示す。
表1から明らかな通り、動作モード1を必要とする場合は入力電圧範囲はVth〜VDDに制限されてしまい、動作モード2を必要とする場合は入力電圧範囲は0〜VDD−Vthに制限されてしまう。
これにより、比較される入力電圧が入力電圧範囲外になると正常な動作が阻害される。
例えば、n型MOSFETの差動対の入力電圧がVthよりも小さくなった場合、そのMOSFETには電流が流れないため、出力が不定となり正常な差動増幅が阻害されうる。
そのため、動作モード1が必要であり、かつ、入力電圧範囲として0〜VDD−Vthの範囲が必要である場合、入力端の各々と差動部の間にp型MOSFETとバイアス電流とで構成されたレベルシフト回路を挿入することにより入力電圧範囲を0〜VDD−Vthとする方法が考えられる(図9参照)。同様に、動作モード2が必要であり、かつ、入力電圧範囲としてVth〜VDDの範囲が必要である場合も入力端の各々と差動部の間にn型MOSFETとバイアス電流とで構成されたレベルシフト回路を挿入することにより入力電圧範囲をVth〜VDDとする方法が考えられる(図示せず)。
しかし、上記レベルシフト回路を採用すると、入力分のバイアス電流が必要となるため、差動増幅器全体の消費電力が増加してしまうため好ましくない。
よって、本願発明は、各動作モードにおいてレベルシフト回路を用いることなく所望の入力電圧範囲となる多入力差動増幅器を提供することを目的とする。
本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、バイアス部と、前記バイアス部に一端が接続され、互いに並列に接続された第1の入力部および第2の入力部を有する差動部と、前記差動部の他端にそれぞれ接続され、前記差動部の第1の入力部からの出力と第2の入力部からの出力とを比較した結果を出力端に出力する出力部とを備える差動増幅器であって、前記第1の入力部は前記バイアス部と前記出力部とに直列接続された1つのMOSFETと、該1つのMOSFETのゲートに入力する1つの入力端とを有し、前記第2の入力部は、前記バイアス部と前記出力部とに直列接続されたn行のMOSFETがそれぞれn列並列接続されてなるn行×n列構成のn×n個のMOSFETと、前記n×n個のMOSFETのゲートに接続されたn個の入力端とを有し、該n個の入力端はそれぞれ、各列のn個のMOSFETのうちの、他の入力端が接続されていない1つのMOSFETのゲートをn列全てに亘って接続し、前記出力部はカレントミラーで構成されていることで、前記各列のn個のMOSFETのうちのソースが当該列の他のMOSFETのドレインに接続されていないn個のMOSFETのゲートに接続されたn個の入力端からの入力電圧と前記第1の入力部の入力端からの入力電圧とを比較した結果が前記出力部から出力されることを特徴とする多入力差動増幅器である。
請求項2に記載の発明は、請求項1に記載の多入力差動増幅器であって、前記出力部が、第一伝導型である前記入力部のMOSFETとは異なる第二伝導型のMOSFETで構成されるカレントミラーを含むことを特徴とする。
請求項3に記載の発明は、請求項2に記載の多入力差動増幅器であって、前記出力部が、前記カレントミラーのダイオード接続されていない側にゲートが接続される第二伝導型MOSFETと、該第二伝導型の出力用MOSFETのドレイン−ゲート間に接続される位相補償用のキャパシタをさらに含むことを特徴とする。
請求項4に記載の発明は、請求項2または3に記載の多入力差動増幅器であって、前記出力部が、前記カレントミラーのダイオード接続されていない側にゲートが接続される第二伝導型MOSFETと、第二伝導型MOSFETのドレイン側に接続される電流バイアス部と、をさらに有することを特徴とする。
請求項5に記載の発明は、請求項4に記載の多入力差動増幅器であって、前記出力部が能動負荷回路で構成されることを特徴とする。
請求項6に記載の発明は、第一の多入力差動増幅器として請求項1〜5のいずれか一項に記載の多入力差動増幅器を備え、第二の多入力差動増幅器として、直列接続された1個以上の第二伝導型MOSFETと並列接続されたn個の第二伝導型MOSFETとからなる差動部を有する多入力差動増幅器を備えることを特徴とするレールトゥーレール型多入力差動増幅器である。
本発明によれば、各動作モードにおいてレベルシフト回路を用いることなく所望の入力電圧範囲となる多入力差動増幅器を提供することが可能になる。
また、本発明によれば、多入力差動増幅器においてレベルシフト回路を用いることなくレールトゥーレール回路を動作させることが可能となる。
n型MOSFETを差動対とする従来の2入力の差動増幅器である。 図1の回路におけるVGSの変化に対する出力である。 p型MOSFETを差動対とする従来の2入力の差動増幅器である。 図3の回路におけるVGSの変化に対する出力である。 n型MOSFETを差動対とする従来の多入力差動増幅器である。 図5の回路におけるVGSの変化に対する出力である。 p型MOSFETを差動対とする従来の多入力差動増幅器である。 図7の回路におけるVGSの変化に対する出力である。 入力段にレベルシフト回路を設けた従来の多入力差動増幅器である。 レールトゥーレール回路とした従来の2入力の差動増幅器である。 従来の差動対を用いてレールトゥーレール回路とした多入力差動増幅器である。 本発明の第1の形態の多入力差動増幅器(n型差動対)である。 図12のVGSの変化に対する出力の関係を示す図である。 本発明の第2の形態の多入力差動増幅器(p型差動対)である。 図14のVGSの変化に対する出力の関係を示す図である。 本発明の第3の形態の多入力差動増幅器(オペアンプ)である。 本発明の第3の形態の多入力差動増幅器(オペアンプ)である。 本発明の第4の形態の多入力差動増幅器(コンパレータ)である。 本発明の第5の形態の多入力差動増幅器(コンパレータ)である。 本発明の第5の形態の多入力差動増幅器(コンパレータ)である。 本発明の第6の形態の多入力差動増幅器(4入力以上)である。 図19のVGSの変化に対する出力の関係を示す図である。 図19のVGSの変化に対する出力の関係を示す図である。 図19のVGSの変化に対する出力の関係を示す図である。 本発明のレールトゥーレール型差動増幅器である。 本発明の多入力差動増幅器において、差動部、カレントミラー共にp型で構成した例を示す図である。
以下、図面を参照して本発明の実施形態を詳細に説明する。
[第1の実施形態]
本実施形態の多入力差動増幅器を図12に示す。本実施形態の多入力差動増幅器は、差動部をn型MOSFETで構成する一方で、動作モード2の動作をする構成としたものである。本実施形態の多入力差動増幅器は、図12に示すように、1個の入力端INaと、2個の入力端INx、INyと、出力端OUTと、差動部1と、バイアス部2と、出力部3とを備えて構成される。
差動部1は、バイアス部2と出力部3との間に設けられており、第一入力部10と第二入力部20とを有している。第一入力部10は、ソースがバイアス部2と接続され、ドレインが出力部3と接続された1個のn型MOSFET(M11)からなる。第二入力部20は、直列接続された2個のn型MOSFET(M21)およびn型MOSFET(M22)と、直列接続された2個のn型MOSFET(M23)およびn型MOSFET(M24)とが2列に並列接続されてなる。
また、入力端INaはM11のゲートに接続され、入力端INxはM22とM23のゲートに接続され、入力端INyはM21とM24のゲートに接続されている。バイアス部2は一端が接地された1つの定電流源を有し、出力部3はソースが電源電圧VDDに接続され、ドレインが差動部1に接続された2つのp型MOSFET(Q1)、(Q2)で構成されるカレントミラー回路を有している。
カレントミラー回路を構成するp型MOSFET(Q1)のドレインとゲートには、第一入力部10のn型MOSFET(M11)のドレインが接続されている。また、p型MOSFET(Q2)のドレインには、第二入力部20のn型MOSFET(M21)およびn型MOSFET(M23)のドレインと出力端OUTとが接続され、ゲートには第一入力部10のn型MOSFET(M11)のドレインが接続されている。
<動作説明>
ここで図12に示す本実施形態の多入力差動増幅器において、入力端INa、INx、INyの電圧をそれぞれVINa、VINx、VINyとしたときの、M11、M22、M24のゲートーソース間電圧(VGSともいう)VGSa、VGSx、VGSyの変化に対する出力OUTの状態について図13を用いて説明する。
図13は、入力電圧VINa、VINx、VINyの値に応じた期間Aから期間Fにおける各部の状態を示している。図13(a)、(d)は、各期間A〜期間FにおけるM11、M22、M24それぞれのゲートーソース間電圧VGSa、VGSx、VGSyを示し、図13(b)、(e)はこれらの期間における電流Ia、Ix、Iyを示し、図13(c)、(f)はこれらの期間における出力OUTを示している。ここで、Q1とM11との間の電流をIa、Q2とM21との間の電流をIx、Q2とM23との間の電流をIyとして示している。
図12の回路構成において、M21のゲート−ソース電圧をVGSy’、M22のゲート−ソース電圧をVGSx、ドレイン−ソース電圧をVDSxとし、M23のゲート−ソース電圧をVGSx’M24のゲート−ソース電圧をVGSy、ドレイン−ソース電圧をVDSy、M11、M22、M24が接続されているノードの電圧をVSourceとすると、以下の関係が成立する。
M21のVGSy’=VINy−VDSx−VSource
M22のVGSx =VINx−VSource
M23のVGSx’=VINx−VDSy−VSource
M24のVGSy =VINy−VSource
ここでM21〜M24それぞれのMOSFETがオンするためには、VGSにVth(オンするのに必要な電圧閾値)以上の電圧がかかること、VDS>0であること、この二つの条件が必要となる。
図12の回路構成において、電流Ixが流れるためには、M21とM22がオンする条件を満たすこと、すなわち、VGSy’=VINy−VDSx−VSource>Vth(VDSx>0)かつ、VGSx=VINx−VSource>Vthである必要がある。
よって、VSourceの電圧値で考えると、VSource<VINy−VDSx−Vth、VSource<VINx−Vthとなる必要がある。
同様に、電流Iyが流れる条件は、M23とM24がオンする条件を満たすこと、すなわち、
VGSx’=VINx−VDSy−VSource>Vth(VDSy>0)かつVGSy=VINy−VSource>Vthとなる必要がある。
よって、VSourceの電圧値で考えると、VSource<VINx−VDSy−Vth、VSource<VINy−Vthを満たす必要がある。
〔期間A(VINy>VINa>VINx)のとき〕
この期間はVGSの大きい順にVGSy、VGSa、VGSxとなっている。この期間ではVINy>VINxとなっており、電流Ixもしくは電流Iyの少なくとも一方の電流が流れるためには、
VSource<VINx−Vth(電流Ixが流れるためのVSource電圧条件)
VSource<VINx−VDSy−Vth(電流Iyが流れるためのVSource電圧条件)
の条件を満たす必要があり、実効的な入力はVINxとなる。
コンパレータの動作としては、VINaとVINxの電圧が比較されることとなる。すなわち電流Iaが流れるには、M11がオンする条件であるVGSa=VINa−VSource>Vth(VSource<VINa−Vth)を満たす必要があるため、コンパレータとしてはVINaとVINxの差によって出力が変化することとなる。
この期間では、VINaとVINxとではVINaのほうが大きいのでIaが流れ、出力部のカレントミラー回路にも電流が流れ、出力端OUTはVDD側に接続されHIGHが出力される。
〔期間B(VINa>VINy>VINx)、期間C(VINa>VINx>VINy)のとき〕
これらの期間はVGSaが最も大きいので、VGSx、VGSyの大小に関わらずIaが流れ、出力端OUTにはHIGHが出力される。
〔期間D(VINx>VINa>VINy)のとき〕
この期間はVGSの大きい順にVGSx、VGSa、VGSyとなっている。この期間ではVINx>VINyとなっており、電流Ixもしくは電流Iyの少なくとも一方の電流が流れるためには、
VSource<VINy−VDSx−Vth(電流Ixが流れるためのVSource電圧条件)
VSource<VINy−Vth(電流Iyが流れるためのVSource電圧条件)
の条件を満たす必要があり、実効的な入力はVINyとなる。
コンパレータの動作としては、VINaとVINyの電圧が比較されることとなる。すなわち、電流Iaが流れるには、M11がオンする条件であるVGSa=VINa−VSource>Vthを満たす必要があるため、コンパレータとしてはVINaとVINyの差によって出力が変化することとなる。
この期間では、VINaとVINyとではVINaのほうが大きいのでIaが流れ、出力部のカレントミラー回路にも電流が流れ、出力端OUTはVDD側に接続されHIGHが出力される。
〔期間E(VINy>VINx>VINa)、期間F(VINx>VINy>VINa)のとき〕
これらの期間はVGSaが最も小さいので、VGSx、VGSyの大小に関わらずIxまたはIyが流れ、出力端OUTは接地側に接続されLOWが出力される。
以上の動作をまとめると下記表4の通りとなる。
従来では、n型MOSFETの差動対で構成したときは、単入力側のVINaが一番大きいときに「H」を出力し、これ以外のときには「L」を出力する動作モード1となるところ、本実施形態の差動増幅器では、差動対をn型MOSFETで構成したにもかかわらず、単入力側のVINaが一番小さいときに「L」を出力し、これ以外のときには「H」を出力しているので、動作モード2で動作しているといえる。
本実施形態の第1の形態の差動増幅器によれば、n型MOSFETを差動対とする入力電圧範囲がVth〜VDDの差動増幅器において動作モード2として動作することが可能となる。
[第2の実施形態]
本実施形態の多入力差動増幅器を図14に示す。本実施形態の多入力差動増幅器は、差動部をp型MOSFETで構成する一方で、動作モード1の動作をする構成としたものである。本実施形態の多入力差動増幅器は、図14に示すように、1個の入力端INaと、2個の入力端INx、INyと、出力端OUTと、差動部1と、バイアス部2と、出力部3とを備えて構成される。
差動部1は、バイアス部2と出力部3との間に設けられており、第一入力部10と第二入力部20と有している。第一入力部10はバイアス部2と出力部3との間に直列接続された1個のp型MOSFET(M12)からなる。第二入力部20は直列接続された2個のp型MOSFET(M25)およびp型MOSFET(M26)と、直列接続された2個のp型MOSFET(M27)およびp型MOSFET(M28)とが2列に並列接続されてなる4個のp型MOSFETからなる。
また、入力端INaはM12のゲートに接続され、入力端INxはM25とM28のゲートに接続され、入力端INyはM26とM27のゲートに接続されている。バイアス部2は一端が電源電圧VDDに接続された1つの定電流源を有し、出力部3は一端が接地され、2つのn型MOSFET(Q3)、(Q4)で構成されるカレントミラー回路を有している。
<動作説明>
図15は図14において、入力端INa、INx、INyの電圧をそれぞれVINa、VINx、VINyとしたときの、M11、M22、M24のゲート−ソース間電圧VGSa、VGSx、VGSyの変化に対する出力の状態を示したものである。
図14の回路構成において、M26のゲート−ソース電圧をVGSy’、M25のゲート−ソース電圧をVGSx、ドレイン−ソース電圧をVDSxとし、M28のゲート−ソース電圧をVGSx’M27のゲート−ソース電圧をVGSy、ドレイン−ソース電圧をVDSy、M12、M25、M27が接続されているノードの電圧をVSourceとすると、以下の関係が成立する。
M25のVGSx =VSource−(VINx)
M26のVGSy’=VSource−(VINy+VDSx)
M27のVGSy =VSource−(VINy)
M28のVGSx’=VSource−(VINx+VDSy)
M25〜M28それぞれのMOSFETがオンするためには、VGSにVth(オンするのに必要な電圧閾値)以上の電圧がかかること、VDS>0であること、この二つの条件が必要となる。
図14の回路構成において、電流Ixが流れるためには、M25とM26がオンする条件を満たすこと、すなわち、VGSy’=VSource−(VINy+VDSx)>Vth(VDSx>0)かつ、VGSx=VSource−(VINx)>Vthである必要がある。
よって、VSourceの電圧値で考えると、VSource>(VINy+VDSx)+Vth、VSource>VINx+Vthとなる必要がある。
同様に、電流Iyが流れる条件は、M27とM28がオンする条件を満たすこと、すなわち、
VGSx’=VSource−(VINx+VDSy)>Vth(VDSy>0)かつVGSy=VSource−(VINy)>Vthとなる必要がある。
よって、VSourceの電圧値で考えると、VSource>(VINx+VDSy)+Vth、VSource>VINy+Vthを満たす必要がある。
〔期間A(VINx>VINa>VINy)のとき〕
この期間はVGSの大きい順にVGSy、VGSa、VGSxとなっている。この期間ではVINx>VINyとなっており、電流Ixもしくは電流Iyの少なくとも一方の電流が流れるためには、
VSource>VINx+Vth(電流Ixが流れるためのVSource電圧条件)
VSource>(VINx+VDSy)+Vth(電流Iyが流れるためのVSource電圧条件)
の条件を満たす必要があり、実効的な入力はVINxとなる。
コンパレータの動作としては、VINaとVINxの電圧が比較されることとなる。すなわち電流Iaが流れるには、M12がオンする条件であるVGSa=VSource−VINa>Vth(VSource>VINa+Vth)を満たす必要があるため、コンパレータとしてはVINaとVINxの差によって出力が変化することとなる。
この期間では、VINaとVINxとではVINaのほうが小さい(VGSが大きい)のでIaが流れ、出力部のカレントミラー回路にも電流が流れ、出力端OUTは接地側に接続されLOWが出力される。
〔期間B(VINx>VINy>VINa)、期間C(VINy>VINx>VINa)のとき〕
(B)(C)の期間はVGSaが最も大きいので、VGSx、VGSyの大小に関わらずIaが流れ、出力端OUTにはLOWが出力される。
〔期間D(VINy>VINa>VINx)のとき〕
この期間はVGSの大きい順にVGSx、VGSa、VGSyとなっている。この期間ではVINy>VINxとなっており、電流Ixもしくは電流Iyの少なくとも一方の電流が流れるためには、
VSource>(VINy+VDSy)+Vth(電流Ixが流れるためのVSource電圧条件)
VSource>VINy+Vth(電流Iyが流れるためのVSource電圧条件)
の条件を満たす必要があり、実効的な入力はVINyとなる。
コンパレータの動作としては、VINaとVINyの電圧が比較されることとなる。すなわち電流Ia流れるには、M12がオンする条件であるVGSa=VINa−VSource>Vth(VSource>VINa+Vth)を満たす必要があるため、コンパレータとしてはVINaとVINyの差によって出力が変化することとなる。
この期間では、VINaとVINyとではVINaのほうが小さい(VGSが大きい)のでIaが流れ、出力部のカレントミラー回路にも電流が流れ、出力端OUTは接地側に接続されLOWが出力される。
〔期間E(VINa>VINx>VINy)、期間F(VINa>VINy>VINx)のとき〕
(E)(F)の期間はVGSaが最も小さいので、VGSx、VGSyの大小に関わらずIxまたはIyが流れ、出力端OUTはVDD側に接続されHIGHが出力される。
以上の動作をまとめると下記表5の通りとなる。
従来では、p型MOSFETの差動対で構成したときは、単入力側のVINaが一番小さいときに「L」を出力し、これ以外のときには「H」を出力する動作モード2となるところ、本実施形態の差動増幅器では、差動対をp型MOSFETで構成したにもかかわらず、単入力側のVINaが一番大きいときに「H」を出力し、これ以外のときには「L」を出力しているので、動作モード1で動作しているといえる。
本実施形態の第2の形態の多入力差動増幅器によれば、p型MOSFETを差動対とする入力電圧範囲が0〜VDD−Vthの多入力差動増幅器において動作モード1として動作することが可能となる。
[第3の実施形態]
本実施形態の多入力差動増幅器を図16aに示す。本実施形態の多入力差動増幅器は、図16aに示すように、図12の多入力差動増幅器の出力部に、さらに、2つのp型MOSFET(Q1)、(Q2)で構成されるカレントミラーのp型MOSFET(Q2)のドレインにゲートが接続されるp型MOSFET(Q8)と、該p型MOSFETのドレイン−ゲート間に位相補償用のキャパシタ(C1)とバイアス電流源23とを追加した構成とされる。
表4に示される入出力関係において、出力がHとなる条件では図16aで追加したp型MOSFET(Q8)がオフとなり、図16aのノードOUTから電流源23によって電流がシンクされる。
また、表4にて、出力がLとなる条件ではQ8がオンとなり、図16aのノードOUTより、電流がソースされる。
この多入力差動増幅器は、オペアンプとしての動作が可能となる。複数入力側のMOSFETが並列接続された図5に示した多入力差動増幅器を用いた従来の多入力オペアンプは、単入力側の入力信号と、複数入力側の入力のうちVGSが大きいほうの入力信号との差分を増幅するものであった。しかし、図16aの多入力差動増幅器は単入力側(INa)の入力信号と、複数入力側(INx、INy)の入力電圧のうちVGSが小さい方の入力信号との差分を増幅することが可能となる。
また、本実施形態の差動部のn型MOSFETに代えてp型MOSFETを用いて構成すると、図16bに示した構成とすることができる。この多入力差動増幅器は、図14の多入力差動増幅器の出力部に、さらに、2つのn型MOSFET(Q3)、(Q4)で構成されるカレントミラーのn型MOSFET(Q4)のドレインにゲートが接続されるn型MOSFET(8a)と、該n型MOSFETのドレイン−ゲート間に位相補償用のキャパシタ(C1)とバイアス電流源23aとを追加した構成とされる。
表5に示される入出力関係において、出力がLとなる条件では図16bで追加したn型MOSFET(Q8a)がオフとなり、図16bのノードOUTから電流源23aによって電流がソースされる。
また、表5にて、出力がHとなる条件ではQ8aがオンとなり、図16bのノードOUTより、電流がシンクされる。
[第4の実施形態]
図17は図12の多入力差動増幅器の出力部に、さらに、出力端であったノードにゲートが接続されるp型MOSFET(Q9)と、該p型MOSFETのドレイン側に接続される電流バイアス部23とを有する多入力差動増幅器であり、コンパレータとしての動作が可能となる。
表4に示される入出力関係において、出力がHとなる条件では図17で追加したp型MOSFET(Q9)がオフとなり、図17のノードOUTの電位がLとなる。また、表4にて、出力がLとなる条件ではQ9がオンとなり、図17のノードOUTの電位がHとなる。
図12において出力端であったノードにゲートが接続されるp型MOSFET(Q9)によって出力を制御しているので、図12の出力とはHIGHとLOWが逆の結果として出力されるが、複数入力側のMOSFETが並列接続された図5に示した多入力差動増幅器を用いた従来の多入力コンパレータでは実現できなかった入出力関係を得ることが可能となる。
同様に図14の回路多入力差動増幅器の出力部にn型MOSFETと電流源を接続した場合においても、コンパレータ回路が構成できる。
動作としては、図14の出力とはHIGHとLOWが逆の結果として出力される。
[第5の実施形態]
また、図18aのように出力部を能動負荷回路で構成すると、図17のQ9のようなソース接地増幅段がなくなりゲインが低くなると共にHIGHからLOWおよびLOWからHIGHの応答速度がほぼ等しくなるため発振しにくく、オペアンプとして使用する場合でも位相補償が容易になる。
この実施形態においては、差動段の構成がn型MOSFETで構成されているため、表4と同様の動作となる。表4に記載の入出力条件において、OutがHとなる条件では、M11には電流源21にて供給されるバイアス電流の1/2以上が流れる。同様に、OutがLとなる条件では、M21〜M24側に電流源21にて供給されるバイアス電流の1/2以上が流れる。(図13(b)(e)と同じ)
M11に流れた電流は、Q1Q2、Q12Q13のミラー回路により同量の電流がノードOutからシンクされる。また、M21〜M24に流れた電流はQ10Q11のミラー回路により同量の電流がノードOutへソースされる。その結果、M11の電流(=Q13の電流)が多ければ、ノードOutはLとなる。逆にM21〜M24の電流(=Q11の電流)が多ければ、ノードOutはHとなる。
また、図18bに示すように差動部をp型MOSFETで構成しても、同様に動作させることができる。この場合、表5に示される入出力関係において、OutがHとなる条件では、M11aには電流源21aにて供給されるバイアス電流の1/2以上が流れる。同様に、OutがLとなる条件では、M21a〜M24a側に電流源21aにて供給されるバイアス電流の1/2以上が流れる。(図15(b)(e)と同じ)
M11aに流れた電流は、Q1aQ2a、Q12aQ13aのミラー回路により同量の電流がノードOutへソースされる。また、M21a〜M24aに流れた電流はQ10aQ11aのミラー回路により同量の電流がノードOutからシンクされる。その結果、M11aの電流(=Q13aの電流)が多ければ、ノードOutはHとなる。逆にM21a〜M24aの電流(=Q11aの電流)が多ければ、ノードOutはLとなる。
[第6の実施形態]
第1〜第5の形態の多入力差動増幅器は複数入力側を2入力とした3入力差動増幅器の例で説明をしたが、図19(a)(b)に示すように複数入力側を3入力とした4入力差動増幅器としても同様の動作が可能である。
図19の様に、複数入力側の入力が3個の場合、第二入力部のMOSFETは、直列接続された3個のMOSFETが3個並列接続されてなる3×3個のMOSFETで構成され、3個の入力端は、少なくとも前記第二入力部の3×3個のN型MOSFETの中でソースが直列接続された3個のMOSFETのうちの他のMOSFETのドレインに接続されていない3個のN型のMOSFET(図中に仮想線8a、8bで示されたソースが互いに接続されている3個のN型MOSFET)のゲートのいずれか一つに接続されていれば特に制限されず、図19(a)の様な接続であってもよいし、図19(b)の様な接続であってもよい。
また、単入力側の第一入力部のMOSFETは1つ以上あれば特に制限されず、回路レイアウトの都合によっては1つ以上のMOSFETを直接接続したものを用いても良い。
図20から22は、入力電圧VINa、VINx、VINy、VINzの値に応じた期間Aから期間Xにおける各部の状態を示している。この3入力差動増幅器の動作は以下に示すとおりである。表6、表7は、それぞれ差動部がn型MOSFET(図19a)の多入力差動増幅器における入力電圧と出力の関係を示している。
従来では、n型MOSFETの差動対で構成したときは、単入力側のVINaが一番大きいときに「H」を出力し、これ以外のときには「L」を出力する動作モード1となるところ、本実施形態の差動増幅器では、差動対をn型MOSFETで構成したにもかかわらず、単入力側のVINaが一番小さいときに「L」を出力し、これ以外のときには「H」を出力しているので、動作モード2で動作しているといえる。
本実施形態の差動増幅器によれば、4入力の場合でも、n型MOSFETを差動対とする入力電圧範囲がVth〜VDDの差動増幅器において動作モード2として動作することが可能となる。
[第7の実施形態]
本実施形態のレールトゥーレール型多入力差動増幅器を説明するに先立ち、従来のレールトゥーレール型差動増幅器について説明する。
レールトゥーレール型差動増幅器とは、図10に示すようにn型MOSFETを差動対とする第1の差動増幅回路とp型MOSFETを差動対とする第2の差動増幅回路とを組み合わせた差動増幅器であり、入力電圧範囲を0〜VDDとする技術である。これは入力電圧の大小関係に対する出力の結果が同じであることを利用して入力電圧範囲を0〜VDDで差動増幅の動作が可能となっている。図10のレールトゥーレール型差動増幅器では、INaの入力電圧VINaとINxの入力電圧VINxとの関係がVINa>VINxの場合、第1の差動増幅回路の経路でも、第2の差動増幅回路の経路でも出力はHIGHとなり、VINa<VINxの場合、第1の差動増幅回路の経路でも、第2の差動増幅回路の経路でも出力はLOWとなることを利用して入力電圧範囲を0〜VDDとすることを可能にしている。
しかし、図5に示した複数入力側のMOSFETが並列接続されたn型MOSFETを差動対とする3入力の差動増幅回路と図7に示した複数入力側のMOSFETが並列接続されたp型MOSFETを差動対とする3入力の差動増幅回路とを組み合わせた図11に示したレールトゥーレール型差動増幅器は正常な動作が得られない。
これは、表2、3に示した通り、図5に示した複数入力側のMOSFETが並列接続されたn型MOSFETを差動対とする3入力の差動増幅回路と図7に示した複数入力側のMOSFETが並列接続されたp型MOSFETを差動対とする3入力の差動増幅回路とでは、入力電圧の大小関係に対する出力の結果が異なることに起因する。具体的には、単入力側の入力電圧VINaが2番目のとき、図5に示したn型差動対の差動増幅回路ではVINx、VINyの大小に寄らずLOWが出力されるのに対し、図7に示したp型差動対の差動増幅回路ではVINx、VINyの大小に寄らずHIGHが出力されるという出力結果となり、3つの入力電圧の組み合わせに対し、p型差動部とn型差動部から出力部に流れる電流の経路を一致させることができない入力電圧の範囲が生じるために正常な動作が阻害されてしまう。
そこで、図12に示したn型MOSFETを差動対とする本実施形態の第1の形態の3入力の差動増幅器を第1の多入力差動増幅器とし、図7に示した複数入力側のMOSFETが並列接続されたp型MOSFETを差動対とする3入力の差動増幅器を第2の多入力差動増幅器として組み合わせた図23の本実施形態の多入力レールトゥーレール型差動増幅器によれば、正常な動作をする多入力のレールトゥーレール型差動増幅器を実現することが出来る。
これは、図12に示した差動増幅器は表4に示す入出力関係を有し、図7に示した差動増幅器は表3に示す入出力関係を有し、これらの入出力関係が一致するため、従来技術では達成できなかった正常動作するレールトゥーレール型差動増幅器を実現することが出来る。
また、図14に示した差動増幅器と図5に示した差動増幅器を組み合わせても、正常動作が可能なレールトゥーレール型差動増幅器を実現することが出来ることは表2および表5の入出力関係より明らかである。
以上の実施形態では、出力OUTに接続されるカレントミラーに用いるMOSFETを、差動部に用いられるMOSFETとは伝導型が異なるMOSFETとした場合を例に挙げて説明したが、本発明の多入力差動増幅器はこれに限定されない。例えば図24に示すように、p型のFETでn×nの差動部を構成し、出力OUTに接続されるカレントミラーをp型のFETで構成してもよい。
本発明は、3入力以上の多入力差動増幅器として好適である。また、3入力以上の多入力のコンパレータやオペアンプとしても好適に利用することが可能である。
1 差動部
2 バイアス部
3 出力部
4 レベルシフト回路
5 能動負荷回路
6 第1の多入力差動増幅回路
7 第2の多入力差動増幅回路
10 第一入力部
20 第二入力部
M11、M21〜M24 n型MOSFET
M12、M25〜M28 p型MOSFET

Claims (6)

  1. バイアス部と、
    前記バイアス部に一端が接続され、互いに並列に接続された第1の入力部および第2の入力部を有する差動部と、
    前記差動部の他端にそれぞれ接続され、前記差動部の第1の入力部からの出力と第2の入力部からの出力とを比較した結果を出力端に出力する出力部とを備える差動増幅器であって、
    前記第1の入力部は前記バイアス部と前記出力部とに直列接続された1つのMOSFETと、該1つのMOSFETのゲートに入力する1つの入力端とを有し、前記第2の入力部は、前記バイアス部と前記出力部とに直列接続されたn行のMOSFETがそれぞれn列並列接続されてなるn行×n列構成のn×n個のMOSFETと、前記n×n個のMOSFETのゲートに接続されたn個の入力端とを有し、該n個の入力端はそれぞれ、各列のn個のMOSFETのうちの、他の入力端が接続されていない1つのMOSFETのゲートをn列全てに亘って接続し、前記出力部はカレントミラーで構成されていることで、前記各列のn個のMOSFETのうちのソースが当該列の他のMOSFETのドレインに接続されていないn個のMOSFETのゲートに接続されたn個の入力端からの入力電圧と前記第1の入力部の入力端からの入力電圧とを比較した結果が前記出力部から出力されることを特徴とする多入力差動増幅器。
  2. 前記出力部が、第一伝導型である前記入力部のMOSFETとは異なる第二伝導型のMOSFETで構成されるカレントミラーを含むことを特徴とする請求項1に記載の多入力差動増幅器。
  3. 前記出力部が、
    前記カレントミラーのダイオード接続されていない側にゲートが接続される第二伝導型MOSFETと、
    該第二伝導型の出力用MOSFETのドレイン−ゲート間に接続される位相補償用のキャパシタをさらに含むことを特徴とする請求項2に記載の多入力差動増幅器。
  4. 前記出力部が、
    前記カレントミラーのダイオード接続されていない側にゲートが接続される第二伝導型MOSFETと、
    第二伝導型MOSFETのドレイン側に接続される電流バイアス部と、
    をさらに有することを特徴とする請求項2または3に記載の多入力差動増幅器。
  5. 前記出力部が能動負荷回路で構成されることを特徴とする請求項4に記載の多入力差動増幅器。
  6. 第一の多入力差動増幅器として請求項1〜5のいずれか一項に記載の多入力差動増幅器を備え、
    第二の多入力差動増幅器として、直列接続された1個以上の第二伝導型MOSFETと並列接続されたn個の第二伝導型MOSFETとからなる差動部を有する多入力差動増幅器を備えることを特徴とするレールトゥーレール型多入力差動増幅器。
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