JPH03190307A - Ｍｏｓ定電流源回路 - Google Patents
Ｍｏｓ定電流源回路Info
- Publication number
- JPH03190307A JPH03190307A JP1330120A JP33012089A JPH03190307A JP H03190307 A JPH03190307 A JP H03190307A JP 1330120 A JP1330120 A JP 1330120A JP 33012089 A JP33012089 A JP 33012089A JP H03190307 A JPH03190307 A JP H03190307A
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- gate
- voltage
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- 238000010586 diagram Methods 0.000 description 7
- 241000219793 Trifolium Species 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｎ−ＭＯＳＳＰ−ＭＯＳ、Ｃ−ＭＯ８等を含
むＭＯＳ−ＩＣにおいて、特にアナログ機能を有する例
えばオペアンプやコンパレータ等或いはこれらの機能を
含むアナログ／デジタル混成ＬＳＩのチップ上で使用さ
れる定電流源回路に関する。
むＭＯＳ−ＩＣにおいて、特にアナログ機能を有する例
えばオペアンプやコンパレータ等或いはこれらの機能を
含むアナログ／デジタル混成ＬＳＩのチップ上で使用さ
れる定電流源回路に関する。
第４図に従来から使用されている定電流源回路の回路図
を示す。この回路は基準電流１ ｒｅｆが流れる基準側
ＮチャンネルのＭＯＳ Ｆ ＥＴＱ １と出力電流１ｏ
ｕｔが流れる出力側ＮチャンネルのＦＥＴＱ２とでカレ
ントミラーを構成させた回路である。この回路では、Ｆ
ＥＴＱＩとＱ２のサイズ比（Ｗ／Ｌ）（Ｗはゲート幅、
Ｌはチャンネル長さ）が同じであれば、ＦＥＴＱ２のド
レインに流れる出力電流１ｏｕｔは、１ｏｕｔ ＃ Ｉ
ｒｅｆとなる。
を示す。この回路は基準電流１ ｒｅｆが流れる基準側
ＮチャンネルのＭＯＳ Ｆ ＥＴＱ １と出力電流１ｏ
ｕｔが流れる出力側ＮチャンネルのＦＥＴＱ２とでカレ
ントミラーを構成させた回路である。この回路では、Ｆ
ＥＴＱＩとＱ２のサイズ比（Ｗ／Ｌ）（Ｗはゲート幅、
Ｌはチャンネル長さ）が同じであれば、ＦＥＴＱ２のド
レインに流れる出力電流１ｏｕｔは、１ｏｕｔ ＃ Ｉ
ｒｅｆとなる。
ここで、出力電流１ｏｕｔはドレイ電圧に依存せずに一
定であるのが理想的であるが、実際にはドレイン電流に
よって決定される出力インピーダンスをもっており、−
船釣に第３図の特性ａに示すようにドレイン電圧（ｖ
ｔａｎ）が上昇するに従って出力電流１ｏｕｔも増大す
る。
定であるのが理想的であるが、実際にはドレイン電流に
よって決定される出力インピーダンスをもっており、−
船釣に第３図の特性ａに示すようにドレイン電圧（ｖ
ｔａｎ）が上昇するに従って出力電流１ｏｕｔも増大す
る。
これを防止するために、第５図に示すようなウィルソン
型定電流回路が提案されている。これは出力電流ｒｏｕ
ｔの増大を相殺させるために、更にＮチャンネルのＭＯ
ＳＦＥＴＱ３をＦＥＴＱ２にシリーズに追加接続し、出
力電流ｒｏｕｔを決定するＦＥＴＱｌ、Ｑ２のドレイン
電圧が電流出力端子の電圧変動の影響を受けないように
構成したものである。
型定電流回路が提案されている。これは出力電流ｒｏｕ
ｔの増大を相殺させるために、更にＮチャンネルのＭＯ
ＳＦＥＴＱ３をＦＥＴＱ２にシリーズに追加接続し、出
力電流ｒｏｕｔを決定するＦＥＴＱｌ、Ｑ２のドレイン
電圧が電流出力端子の電圧変動の影響を受けないように
構成したものである。
ところが、この第５図に示す回路では、ＦＥＴＱ３のゲ
ート電圧を、ソース電圧ＶＳＳに対してＦＥＴＱ２とＱ
３のスレッシュホールド電圧を越えた電圧以上とする必
要がある。
ート電圧を、ソース電圧ＶＳＳに対してＦＥＴＱ２とＱ
３のスレッシュホールド電圧を越えた電圧以上とする必
要がある。
−ａに、ＦＥＴのスレッシュホールド電圧は０．５〜１
．０Ｖ程度であり、従って第５図の定電流源回路は第４
図で示した定電流源回路に比較して２倍の１．０〜２．
０■以上の電源電圧がなければ動作しないという問題が
ある。第３図にその特性をｂで示した。
．０Ｖ程度であり、従って第５図の定電流源回路は第４
図で示した定電流源回路に比較して２倍の１．０〜２．
０■以上の電源電圧がなければ動作しないという問題が
ある。第３図にその特性をｂで示した。
また、第５図の回路のＦＥＴＱ３の出力電圧はＦＥＴＱ
２のスレッシュホールド電圧にＦ ＥＴＱ３のドレイン
のサチレーション（飽和）電圧を加えた電圧以上でなけ
れば定電流とはならず、第３図に示した回路に対して、
出力端子の電圧範囲も狭くなってしまうという問題もあ
る。
２のスレッシュホールド電圧にＦ ＥＴＱ３のドレイン
のサチレーション（飽和）電圧を加えた電圧以上でなけ
れば定電流とはならず、第３図に示した回路に対して、
出力端子の電圧範囲も狭くなってしまうという問題もあ
る。
本発明は以上のような点に鑑みてなされたちのであり、
その目的は、低い電源電圧でも広い範囲に亘って定電流
特性をもち、また電源電圧の変動の影響を受けないよう
にした定電流源回路を提供することである。
その目的は、低い電源電圧でも広い範囲に亘って定電流
特性をもち、また電源電圧の変動の影響を受けないよう
にした定電流源回路を提供することである。
このために本発明は、基準側梁１ＦＥＴと出力側梁１Ｆ
ＥＴとでカレントミラー回路を構成し、上記出力側梁１
ＦＥＴと電流出力端子との間にシリーズに出力側梁２Ｆ
ＥＴを接続し、基準側梁２ＦＥＴと上記出力側梁２ＦＥ
Ｔとをカレントミラー接続して構成した。
ＥＴとでカレントミラー回路を構成し、上記出力側梁１
ＦＥＴと電流出力端子との間にシリーズに出力側梁２Ｆ
ＥＴを接続し、基準側梁２ＦＥＴと上記出力側梁２ＦＥ
Ｔとをカレントミラー接続して構成した。
以下、本発明の実施例について説明する。第１図はその
一実施例の定電流源回路の回路図である。
一実施例の定電流源回路の回路図である。
第１図において、第４図と第５図で示したものと同一の
ものには同一の符号を付した。ここでは、基準電流１ｒ
ｅｆｌが流れると共にゲート・ドレイン間が接続された
ＮチャンネルのＦＥＴＱＩ （基準側梁１ＦＥＴ）の
ゲート・ソース間電圧■６，１をＦＥＴＱ２ （出力側
梁１ＦＥＴ）のゲートに印加し、また基準電流Ｉ ｒｅ
ｆ２が流れると共にゲート・ドレイン間が接続されたＮ
チャンネルのＦＥＴＱ４ （基準側梁２ＦＥＴ）のゲー
ト・ソース間電圧■６，４をＦＥＴＱ３ （出力側梁２
ＦＥＴ）のゲートに印加して、そのＦＥＴＱ３とＱ２を
シリーズ接続してそのドレイン電流を出力電流１ｏｕｔ
としたものである。
ものには同一の符号を付した。ここでは、基準電流１ｒ
ｅｆｌが流れると共にゲート・ドレイン間が接続された
ＮチャンネルのＦＥＴＱＩ （基準側梁１ＦＥＴ）の
ゲート・ソース間電圧■６，１をＦＥＴＱ２ （出力側
梁１ＦＥＴ）のゲートに印加し、また基準電流Ｉ ｒｅ
ｆ２が流れると共にゲート・ドレイン間が接続されたＮ
チャンネルのＦＥＴＱ４ （基準側梁２ＦＥＴ）のゲー
ト・ソース間電圧■６，４をＦＥＴＱ３ （出力側梁２
ＦＥＴ）のゲートに印加して、そのＦＥＴＱ３とＱ２を
シリーズ接続してそのドレイン電流を出力電流１ｏｕｔ
としたものである。
ここで、基準電流についてＩ ｒｅｆｌ ＝ Ｉ ｒｅ
ｆ２とし、ＦＥＴＱ４のサイズ比（Ｗ／ Ｌ ）をＦＥ
ＴＱＩＯサイズ比の１／４とすれば、−船釣なＮチャン
ネルＦＥＴでは、ＦＥＴＱ４のゲート・ソース間電圧ｖ
ａｓ４はＦＥＴＱＩのゲート・ソース間電圧ＶＧＳＩよ
りも約５０ｍＶ高くなる。よって、ＦＥＴＱ２のゲート
電圧に対してＦＥＴＱ３のゲート電圧が常に約５９ｍＶ
高くなり、ＦＥＴＱ２のドレインを常にサチレーション
領域で動作させることができる。
ｆ２とし、ＦＥＴＱ４のサイズ比（Ｗ／ Ｌ ）をＦＥ
ＴＱＩＯサイズ比の１／４とすれば、−船釣なＮチャン
ネルＦＥＴでは、ＦＥＴＱ４のゲート・ソース間電圧ｖ
ａｓ４はＦＥＴＱＩのゲート・ソース間電圧ＶＧＳＩよ
りも約５０ｍＶ高くなる。よって、ＦＥＴＱ２のゲート
電圧に対してＦＥＴＱ３のゲート電圧が常に約５９ｍＶ
高くなり、ＦＥＴＱ２のドレインを常にサチレーション
領域で動作させることができる。
従って、ＦＥＴＱ３よりドレイン電圧の変動が抑えらえ
るので、電流出力端子のインピーダンスは、第５図で説
明した回路と同等に高められ、また動作電源電圧は第４
図で説明した回路に対し５０ｍＶ程度の上昇で済むよう
になる。第３図にその特性をＣで示した。
るので、電流出力端子のインピーダンスは、第５図で説
明した回路と同等に高められ、また動作電源電圧は第４
図で説明した回路に対し５０ｍＶ程度の上昇で済むよう
になる。第３図にその特性をＣで示した。
第２図は一般的によく使用されるバイアス回路に上記し
た定電流源回路を適用した実施例を示す回路図である。
た定電流源回路を適用した実施例を示す回路図である。
この第２図において、第１図におけるものと同一のもの
には同一の符号を付している。ＰチャンネルのＦＥＴＱ
８は第１図の基準電流１ ｒｅｆ２の発生部に、またＰ
チャンネルのＦＥＴＱ９は基準電流ｒｅｆｌの発生部に
対応し、その各々はＦＥＴＱＩＯとでカレントミラー回
路を構成している。つまり、ＦＥＴＱＩ Ｏのドレイン
を流れる出力電流がそのまま基準電流Ｉ ｒｅｆｌ、Ｉ
ｒｅｆ２となって帰還するようになっている。ＦＥＴ
ＱＩとＱ９の間にシリーズ接続されているＦＥＴＱ５は
、ＦＥＴＱｌとＱ２のドレイン電圧を一致させて出力電
流の精度を高めるためのものである。シリーズ接続され
たＦＥＴＱ６、Ｑ７は出力電流１ｏｕｔを取り出すため
の回路を構成し、各々ＦＥＴＱ２、Ｑ３のゲート電圧を
受ける。ＦＥＴＱＩＩは出力電流１ｏｕｔを出力電圧Ｖ
ｏｕｔに変換する電流／電圧変換部を構成している。
には同一の符号を付している。ＰチャンネルのＦＥＴＱ
８は第１図の基準電流１ ｒｅｆ２の発生部に、またＰ
チャンネルのＦＥＴＱ９は基準電流ｒｅｆｌの発生部に
対応し、その各々はＦＥＴＱＩＯとでカレントミラー回
路を構成している。つまり、ＦＥＴＱＩ Ｏのドレイン
を流れる出力電流がそのまま基準電流Ｉ ｒｅｆｌ、Ｉ
ｒｅｆ２となって帰還するようになっている。ＦＥＴ
ＱＩとＱ９の間にシリーズ接続されているＦＥＴＱ５は
、ＦＥＴＱｌとＱ２のドレイン電圧を一致させて出力電
流の精度を高めるためのものである。シリーズ接続され
たＦＥＴＱ６、Ｑ７は出力電流１ｏｕｔを取り出すため
の回路を構成し、各々ＦＥＴＱ２、Ｑ３のゲート電圧を
受ける。ＦＥＴＱＩＩは出力電流１ｏｕｔを出力電圧Ｖ
ｏｕｔに変換する電流／電圧変換部を構成している。
ここで、Ｉｒｅｆ２、Ｉ ｒｅｆ２の各々を１μＡとす
ると、ＦＥＴＱ４のサイズ比はＦＥＴＱＩのそれのＡで
あるので、ＦＥＴＱ４のゲート・ソース間は例えば１．
０５ Ｖ、上述したようにＦＥＴＱＩのゲート・ソース
間はそれよりも５０ ｍ Ｖ低い１．０■となる。そし
て、ＦＥＴＱｌのサイズ比をＦＥＴＱ２のサイズの半分
に設定すると、そのＦ ＥＴＱ２のゲート・ソース間は
例えば０．９８ Ｖとなるので、そのＦＥＴＱ２のソー
スと電源Ｖｓｓ間に０．０２■を発生させるため、そこ
に接続した抵抗Ｒの値を２０にΩに設定する。以上によ
り、ＦＥＴＱＩ、Ｑ２のドレイン電流が１μＡで安定す
る。
ると、ＦＥＴＱ４のサイズ比はＦＥＴＱＩのそれのＡで
あるので、ＦＥＴＱ４のゲート・ソース間は例えば１．
０５ Ｖ、上述したようにＦＥＴＱＩのゲート・ソース
間はそれよりも５０ ｍ Ｖ低い１．０■となる。そし
て、ＦＥＴＱｌのサイズ比をＦＥＴＱ２のサイズの半分
に設定すると、そのＦ ＥＴＱ２のゲート・ソース間は
例えば０．９８ Ｖとなるので、そのＦＥＴＱ２のソー
スと電源Ｖｓｓ間に０．０２■を発生させるため、そこ
に接続した抵抗Ｒの値を２０にΩに設定する。以上によ
り、ＦＥＴＱＩ、Ｑ２のドレイン電流が１μＡで安定す
る。
以上から、第２図のバイアス回路では、１■程度の低電
圧からＦＥＴの耐圧電圧程度まので広い範囲で変化の少
ない定電流を出力することができる。
圧からＦＥＴの耐圧電圧程度まので広い範囲で変化の少
ない定電流を出力することができる。
なお、第１図において、基準電流Ｔｒｅｆｌ叉は基準電
流１ｒｅｆｌとＩ ｒｅｆ２を入力電流とし、Ｆ ＥＴ
ＱｌとＱ２のサイズを同一に設定すれば、出力電流１ｏ
ｕｔ ＃Ｉｒｅｆｌとなり、カレントミラー回路として
も動作する。この場合も当然ながら、より広い電圧範囲
でより正確なカレントミラー動作が期待できる。ただし
、ＦＥＴＱ４及び基準電流１ ｒｅｆ２は、ＦＥＴＱ２
が常にサチレーション領域で動作するように、そのサイ
ズ比及び電流値を設定する必要がある。
流１ｒｅｆｌとＩ ｒｅｆ２を入力電流とし、Ｆ ＥＴ
ＱｌとＱ２のサイズを同一に設定すれば、出力電流１ｏ
ｕｔ ＃Ｉｒｅｆｌとなり、カレントミラー回路として
も動作する。この場合も当然ながら、より広い電圧範囲
でより正確なカレントミラー動作が期待できる。ただし
、ＦＥＴＱ４及び基準電流１ ｒｅｆ２は、ＦＥＴＱ２
が常にサチレーション領域で動作するように、そのサイ
ズ比及び電流値を設定する必要がある。
また、上記で説明したＦＥＴは、ＰチャンネルＦＥＴと
ＮチャンネルＦＥＴを入れ換え、電源の正負を反転して
構成することもできることは勿論である。
ＮチャンネルＦＥＴを入れ換え、電源の正負を反転して
構成することもできることは勿論である。
以上から本発明の定電流源回路によれば、ＭＯＳＦＥＴ
のスレッシュホールド電圧（０，５〜１．０■）程度め
低い電源電圧であっても精度の高い動作が実現でき、よ
って１．５■の乾電池電源で動作する高性能のアナログ
回路機能をもったＬＳＩに適用できるという利点がある
。
のスレッシュホールド電圧（０，５〜１．０■）程度め
低い電源電圧であっても精度の高い動作が実現でき、よ
って１．５■の乾電池電源で動作する高性能のアナログ
回路機能をもったＬＳＩに適用できるという利点がある
。
第１図は本発明の一実施例の定電流源回路の回路図、第
２図は本発明を適用したバイアス回路の回路図、第３図
は定電流特性図、第４図と第５図は従来の定電流源回路
の回路図である。 第３図
２図は本発明を適用したバイアス回路の回路図、第３図
は定電流特性図、第４図と第５図は従来の定電流源回路
の回路図である。 第３図
Claims (1)
- （１）、基準側第１ＦＥＴと出力側第１ＦＥＴとでカレ
ントミラー回路を構成し、上記出力側第１ＦＥＴと電流
出力端子との間にシリーズに出力側第２ＦＥＴを接続し
、基準側第２ＦＥＴと上記出力側第２ＦＥＴとをカレン
トミラー接続したことを特徴とするＭＯＳ定電流源回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1330120A JPH03190307A (ja) | 1989-12-20 | 1989-12-20 | Ｍｏｓ定電流源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1330120A JPH03190307A (ja) | 1989-12-20 | 1989-12-20 | Ｍｏｓ定電流源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03190307A true JPH03190307A (ja) | 1991-08-20 |
Family
ID=18229026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1330120A Pending JPH03190307A (ja) | 1989-12-20 | 1989-12-20 | Ｍｏｓ定電流源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03190307A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003234655A (ja) * | 2002-02-12 | 2003-08-22 | Rohm Co Ltd | Ｄ／ａ変換回路およびこれを用いる有機ｅｌ駆動回路 |
| US7525778B2 (en) | 2003-11-06 | 2009-04-28 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having protection elements for preventing MOS transistors from plasma damage |
-
1989
- 1989-12-20 JP JP1330120A patent/JPH03190307A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003234655A (ja) * | 2002-02-12 | 2003-08-22 | Rohm Co Ltd | Ｄ／ａ変換回路およびこれを用いる有機ｅｌ駆動回路 |
| US7525778B2 (en) | 2003-11-06 | 2009-04-28 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having protection elements for preventing MOS transistors from plasma damage |
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