KR20090126551A - 레벨 시프터 회로 - Google Patents

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Abstract

본 발명은 입력신호 레벨을 상승시켜 승압 전압을 생성하고, 상기 승압 전압을 레벨 시프트하여 출력하는 레벨 시프팅 수단을 포함하는 레벨 시프터 회로에 관한 것이다.
펌핑, 레벨 시프팅, 승압, 저전압

Description

레벨 시프터 회로{LEVEL SHIFTER}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 레벨 시프트 회로에 관한 것이다.
일반적으로 레벨 시프터 회로는 서로 다른 전원전압을 사용하는 회로 사이의 인터페이스 역할을 한다.
예를 들어, 반도체 메모리 장치의 워드라인 드라이버(word line driver)는 외부에서 공급되는 전압 VDD보다 높은 전압 VPP를 사용하게 되는데, 워드라인 드라이버를 구동하기 위한 신호는 VDD와 VSS사이로 스윙(swing)을 하는 반면에 워드라인 드라이버는 VPP와 VSS사이로 스윙을 필요로 한다. 그러므로 두 회로 사이에 레벨 컨버젼 없이 곧바로 연결할 경우, VPP를 전원전압으로 사용하는 회로에서 누설전류가 흐를 수 있기 때문에 반드시 레벨 쉬프터를 사용하여 두 회로를 연결하게 된다.
도 1 은 종래의 기술에 따른 레벨 시프터의 회로도이다. 전압 레벨이 낮은 전원전압을 VDDL, 전압이 높은 전원전압을 VDDH로 표시하였다. 반도체 메모리 장치 에서 VDDL은 외부에서 공급되는 VDD전압일 수 있고, VDDH는 VDD보다 높은 전압인 VPP일 수 있다.
도 1에서 신호(IN)는 VDDL과 VSS사이를 스윙하는 신호이고, 이 신호를 VDDH과 VSS 사이에서 스윙하는 신호로 바꾸기 위해서 레벨 쉬프터 회로가 삽입된 형태이다.
종래 레벨 시프터 동작에 대한 문제점을 간단히 설명하면, 먼저, 레벨 시프터의 입력신호(INb)가 로우 레벨에서 하이 레벨로 천이하는 경우, mn1 엔모스는 턴온되고 mn2 엔모스는 턴오프 된다. 턴온된 mn1 엔모스를 통해 AA노드의 전압은 접지전압(VSS)으로 하강하게 되는데, mp2 피모스가 턴온되어 BB노드가 하이레벨로 천이하여 mp1 피모스가 턴오프 되기전까지 mp1과 mn1 사이에서 파이팅이 일어나게 된다. 입력신호(INb)가 하이 레벨에서 로우 레벨로 천이 할때는 mp2와 mn2 사이에서 파이팅이 일어나게 된다.
이때, 피모스의 구동능력을 엔모스가 능가하지 못하면 정상적인 로직동작이 이루어지지 못한다. 따라서, 레벨 쉬프터의 안정적이고 빠른동작을 위해 mn1, mn2 엔모스의 사이즈를 키워 엔모스의 전류 구동 능력을 키워야 한다. 하지만, INb 신호가 mn1, mn2 엔모스의 문턱전압 가까이 내려갈수록 엔모스의 사이즈를 키워 전류 구동능력을 키우는 것은 한계에 도달할 수 밖에 없게 된다.
이와 같이 종래의 레벨 시프트 회로는 입력신호의 레벨이 낮아질 경우 엔모스 사이즈를 키워 전류 구동 능력을 키우는 방법은 한계가 있다.
따라서, 본 발명은 입력신호의 레벨을 승압하여 레벨 시프터를 구동함으로써 전류 구동 능력이 향상되어 저전압에서 안정적으로 동작하는 레벨 시프터 회로를 개시한다.
이러한 본 발명은 입력신호 레벨을 상승시켜 승압 전압을 생성하고, 상기 승압 전압을 레벨 시프트하여 출력하는 레벨 시프팅 수단을 포한한다.
본 발명에서, 상기 레벨 시프팅 수단은 입력신호 레벨을 상승시켜 승압 전압을 출력하는 전압승압부와, 상기 승압 전압을 레벨 시프트하여 출력하는 레벨 시프팅부를 포함한다.
본 발명에서, 상기 전압승압부는 상기 입력신호를 입력받고, 전원전압 신호에 응답하여 제1노드와 제2노드의 전압을 설정하는 전압 설정부와, 상기 입력신호를 지연시켜 출력하는 지연부, 및 상기 지연부의 출력신호에 응답하여 상기 제1노드와 제2노드의 전압을 상승시켜 승압 전압을 출력하는 펌핑부를 포함한다.
본 발명에서, 상기 전압 설정부는 상기 전원전압 신호에 응답하여 상기 제1노드의 전압을 설정하는 제1엔모스 트랜지스터와, 상기 전원전압 신호에 응답하여 상기 제2노드의 전압을 설정하는 제2엔모스 트랜지스터를 포함한다.
본 발명에서, 상기 지연부는 상기 입력신호를 지연시켜 출력하는 복수의 인버터 소자를 포함한다.
본 발명에서, 상기 펌핑부는 상기 지연부의 출력신호에 응답하여 상기 제1노드와 제2노드의 전압을 펌핑하는 제1커패시터와 제2커패시터를 포함한다.
본 발명에서, 상기 제1노드와 제2노드는 상기 레벨 시프팅부의 입력 노드이다.
그리고, 본 발명은 입력신호를 입력받고, 전원전압 신호에 응답하여 제1노드와 제2노드의 전압을 설정하는 전압 설정부와, 상기 입력신호를 지연시켜 출력하는 지연부와, 상기 지연부의 출력신호에 응답하여 상기 제1노드와 제2노드의 전압을 상승시켜 승압 전압을 출력하는 펌핑부와, 상기 제1노드와 제2노드 전압에 응답하여 풀-다운 구동하는 풀-다운 구동부와, 상기 풀-다운 구동부의 출력전압에 응답하여 풀-업 구동하는 풀-업 구동부를 포함한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2 는 본 발명에 의한 레벨 시프터의 블럭도이다.
도 2 를 참고하면, 본 발명은 입력신호(IN) 레벨을 상승시켜 승압 전압을 출력하는 전압승압부(10)와, 상기 승압 전압을 레벨 시프트하여 출력하는 레벨 시프팅부(20)를 포함한다.
도 3 은 본 발명에 의한 레벨 시프터 회로도이다.
도 3 을 참고하면, 전압승압부(10)는 상기 입력신호(IN)를 입력받고, 전원전압 신호(VDDL)에 응답하여 제1노드(A)와 제2노드(B)의 전압을 설정하는 전압 설정 부(11)와, 입력신호(INb)를 지연시켜 출력하는 지연부(13)와, 지연부(13)의 출력신호에 응답하여 상기 제1노드(A)와 제2노드(B)의 전압을 상승시켜 승압 전압을 출력하는 펌핑부(12)를 포함한다.
전압 설정부(11)는 전원전압 신호(VDDL)에 응답하여 상기 제1노드(A)의 전압을 설정하는 제1엔모스 트랜지스터(mn3)와, 전원전압 신호(VDDL)에 응답하여 상기 제2노드(B)의 전압을 설정하는 제2엔모스 트랜지스터(mn4)를 포함한다. 이러한 제1,2엔모스 트랜지스터(mn3,mn4)는 상기 전원전압 신호(VDDL)에 응답하여 제1노드(A)와 제2노드(B)의 레벨을 VDDL-Vt 레벨로 설정한다.
지연부(13)는 입력신호(INb)를 지연시켜 출력하는 복수의 인버터 소자(IV1,IV2)를 포함한다.
펌핑부(12)는 지연부(13)의 출력신호(INb)에 응답하여 상기 제1노드(A)와 제2노드(B)의 전압을 펌핑하는 제1커패시터 소자(C1)와 제2커패시터 소자(C2)를 포함한다. 이러한 커패시터 소자(C1,C2)는 커플링 효과로 제1노드(A)와 제2노드(B)의 전압을 VDDL만큼 상승시킨다.
레벨 시프팅부(20)는 제1노드와 제2노드 전압에 응답하여 풀-다운 구동하는 풀-다운 구동부(21)와, 상기 풀-다운 구동부의 출력전압에 응답하여 풀-업 구동하는 풀-업 구동부(22)를 포함한다.
풀-다운 구동부(21)는 제1노드(A) 전압에 응답하여 제3노드(AA)를 풀-다운 구동하는 제1풀-다운 소자(mn1)와, 제2노드(B) 전압에 응답하여 제4노드(BB)를 풀-다운 구동하는 제2풀-다운 소자(mn2)를 포함한다.
풀-업 구동부(22)는 제3노드(AA)의 전압에 응답하여 제4노드(BB)를 풀-업 구동하는 제1풀-업 소자(mp2)와, 제4노드(BB)의 전압에 응답하여 제3노드(AA)를 풀-업 구동하는 제2풀-업 소자(mp1)를 포함한다.
도 4는 본 발명의 간단한 시뮬레이션 결과도로, A노드의 레벨이 입력신호 레벨보다 승압되는 과정을 보여준다.(B노드 역시 마찬가지 원리이다.) 도 4의 시뮬레이션 결과에 도3의 INb 신호, A노드, INb_delay 노드가 표시되어 있다.
예를 들어, INb 신호가 로우레벨에서 하이레벨로 천이를 하면 제1노드(A)의 전압은 전압 설정부(11)의 제1엔모스 트랜지스터(mn3)를 통해 VDDL-Vt 레벨로 설정된다.
이어서, 지연부(13)를 거친 신호(INb_delay)가 로우 레벨에서 하이 레벨로 천이하면 제1커패시터 소자(C1)을 통한 커플링 효과로 인해 제1노드(A)의 전압은 VDDL만큼 상승하게 된다.
결국 제1노드(A)의 전압은 2*VDDL-Vt만큼 상승하게 된다. 물론 트렌지스터의 커패시터 성분 및 기생 커패시터 때문에 실제로는 2*VDDL-Vt보다 약간 낮은 전압으로 상승하는 것을 시뮬에이션을 통해 확인할 수 있다. 그리고, 제1노드(A)의 전압이 2*VDDL-Vt만큼 상승하면 제1엔모스 트랜지스터(mn3)는 오프 되어 제1노드(A)의 전압이 2*VDDL-Vt 레벨로 유지된다.
이어서, 입력신호(INb) 레벨보다 승압된 제1노드(A)의 전압은 레벨 시프팅부(20)의 제1풀-다운 소자(mn1)를 턴-온하고, 제2풀-다운 소자(mn2)는 턴-오프된 다.
턴-온된 제1풀-다운 소자(mn1)는 제3노드(AA)의 전압을 접지전압(VSS)으로 하강시키고, 제1풀-업 소자(mp2)는 턴-온되어 제4노드(BB)의 레벨을 전원전압(VDDH) 레벨로 상승시킨다.
이어서, 제2풀-업 소자(mp1)는 제4노드(BB)의 전원전압(VDDH) 신호에 응답하여 턴-오프된다.
따라서, 승압된 제1노드(A)의 전압은 제1풀-다운 소자(mn1)의 풀-다운 구동 능력을 상승시켜 제2풀-업 소자(mp1)와의 파이팅이 일어나는 것을 방지한다.
반대로, INb 신호가 하이 레벨에서 로우 레벨로 천이를 하면 제2노드(B)의 전압은 전압 설정부(11)의 제2엔모스 트랜지스터(mn4)를 통해 VDDL-Vt 레벨로 설정된다.
이어서, 지연부(13)를 거친 신호(INb_delay)가 하이 레벨에서 로우 레벨로 천이하면 제2커패시터 소자(C2)을 통한 커플링 효과로 인해 제2노드(B)의 전압은 VDDL만큼 상승하게 된다.
결국 제2노드(B)의 전압은 2*VDDL-Vt만큼 상승하게 된다. 그리고, 제2노드(B)의 전압이 2*VDDL-Vt만큼 상승하면 제2엔모스 트랜지스터(mn4)는 오프 되어 제2노드(B)의 전압이 2*VDDL-Vt 레벨로 유지된다.
이어서, 입력신호(INb) 레벨보다 승압된 제2노드(B)의 전압은 레벨 시프팅부(20)의 제2풀-다운 소자(mn2)를 턴-온하고, 제1풀-다운 소자(mn1)는 턴-오프된 다.
턴-온된 제2풀-다운 소자(mn2)는 제4노드(BB)의 전압을 접지전압(VSS)으로 하강시키고, 제2풀-업 소자(mp1)는 턴-온되어 제3노드(AA)의 레벨을 전원전압(VDDH) 레벨로 상승시킨다.
이어서, 제1풀-업 소자(mp2)는 제3노드(AA) 전압 신호(VDDH)에 응답하여 턴-오프된다.
따라서, 승압된 제2노드(A)의 전압은 제2풀-다운 소자(mn2)의 풀-다운 구동 능력을 상승시켜 제1풀-업 소자(mp2)와의 파이팅이 일어나는 것을 방지한다.
이와 같이 본 발명은 입력신호의 레벨을 승압하여 레벨 시프터를 구동함으로써 전류 구동 능력이 향상되어 낮은 전압에서도 안정적으로 동작한다.
도 1 은 종래의 기술에 따른 레벨 시프터의 회로도이다.
도 2 는 본 발명에 의한 레벨 시프터의 블럭도이다.
도 3 은 본 발명에 의한 레벨 시프터 회로도이다.
도 4는 본 발명에 의한 레벨 시프터 회로의 시뮬레이션 결과도이다.

Claims (16)

  1. 입력신호 레벨을 상승시켜 승압 전압을 생성하고, 상기 승압 전압을 레벨 시프트하여 출력하는 레벨 시프팅 수단을 포함하는 레벨 시프터 회로.
  2. 제 1 항에 있어서, 상기 레벨 시프팅 수단은
    입력신호 레벨을 상승시켜 승압 전압을 출력하는 전압승압부; 및
    상기 승압 전압을 레벨 시프트하여 출력하는 레벨 시프팅부를 포함하는 레벨 시프터 회로.
  3. 제 2 항에 있어서, 상기 전압승압부는
    상기 입력신호를 입력받고, 전원전압 신호에 응답하여 제1노드와 제2노드의 전압을 설정하는 전압 설정부와;
    상기 입력신호를 지연시켜 출력하는 지연부; 및
    상기 지연부의 출력신호에 응답하여 상기 제1노드와 제2노드의 전압을 상승시켜 승압 전압을 출력하는 펌핑부를 포함하는 레벨 시프터 회로.
  4. 제 3 항에 있어서, 상기 전압 설정부는
    상기 전원전압 신호에 응답하여 상기 제1노드의 전압을 설정하는 제1엔모스 트랜지스터; 및
    상기 전원전압 신호에 응답하여 상기 제2노드의 전압을 설정하는 제2엔모스 트랜지스터를 포함하는 레벨 시프터 회로.
  5. 제 3 항에 있어서, 상기 지연부는
    상기 입력신호를 지연시켜 출력하는 복수의 인버터 소자를 포함하는 레벨 시프터 회로.
  6. 제 3 항에 있어서, 상기 펌핑부는
    상기 지연부의 출력신호에 응답하여 상기 제1노드와 제2노드의 전압을 펌핑하는 제1커패시터 소자와 제2커패시터 소자를 포함하는 레벨 시프터 회로.
  7. 제 3 항에 있어서, 상기 제1노드와 제2노드는
    상기 레벨 시프팅부의 입력 노드인 레벨 시프터 회로.
  8. 제 2 항에 있어서, 상기 레벨 시프팅부는
    상기 승압전압에 응답하여 풀-다운 구동하는 풀-다운 구동부; 및
    상기 풀-다운 구동부의 출력전압에 응답하여 풀-업 구동하는 풀-업 구동부를 포함하는 레벨 시프터 회로.
  9. 제 7 항에 있어서, 상기 풀-다운 구동부는
    상기 승압전압에 응답하여 풀-다운 구동하는 제1풀-다운 소자; 및
    상기 승압전압에 응답하여 풀-다운 구동하는 제2풀-다운 소자를 포함하는 레벨 시프터 회로.
  10. 제 9 항에 있어서, 상기 풀-업 구동부는
    상기 제1풀-다운 소자의 출력전압에 응답하여 풀-업 구동하는 제1풀-업 소자; 및
    상기 제2풀-다운 소자의 출력전압에 응답하여 풀-업 구동하는 제2풀-업 소자를 포함하는 레벨 시프터 회로.
  11. 입력신호를 입력받고, 전원전압 신호에 응답하여 제1노드와 제2노드의 전압을 설정하는 전압 설정부와;
    상기 입력신호를 지연시켜 출력하는 지연부와;
    상기 지연부의 출력신호에 응답하여 상기 제1노드와 제2노드의 전압을 상승시켜 승압 전압을 출력하는 펌핑부와;
    상기 제1노드와 제2노드 전압에 응답하여 풀-다운 구동하는 풀-다운 구동부; 및
    상기 풀-다운 구동부의 출력전압에 응답하여 풀-업 구동하는 풀-업 구동부를 포함하는 레벨 시프터 회로.
  12. 제 11 항에 있어서, 상기 전압 설정부는
    상기 전원전압 신호에 응답하여 상기 제1노드의 전압을 설정하는 제1엔모스 트랜지스터; 및
    상기 전원전압 신호에 응답하여 상기 제2노드의 전압을 설정하는 제2엔모스 트랜지스터를 포함하는 레벨 시프터 회로.
  13. 제 11 항에 있어서, 상기 지연부는
    상기 입력신호를 지연시켜 출력하는 복수의 인버터 소자를 포함하는 레벨 시 프터 회로.
  14. 제 11 항에 있어서, 상기 펌핑부는
    상기 지연부의 출력신호에 응답하여 상기 제1노드와 제2노드의 전압을 펌핑하는 제1커패시터 소자와 제2커패시터 소자를 포함하는 레벨 시프터 회로.
  15. 제 11 항에 있어서, 상기 풀-다운 구동부는
    상기 제1노드 전압에 응답하여 풀-다운 구동하는 제1풀-다운 소자; 및
    상기 제2노드 전압에 응답하여 풀-다운 구동하는 제2풀-다운 소자를 포함하는 레벨 시프터 회로.
  16. 제 15 항에 있어서, 상기 풀-업 구동부는
    상기 제1풀-다운 소자의 출력전압에 응답하여 풀-업 구동하는 제1풀-업 소자; 및
    상기 제2풀-다운 소자의 출력전압에 응답하여 풀-업 구동하는 제2풀-업 소자를 포함하는 레벨 시프터 회로.
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