CN116131841A - 反相器和电子装置 - Google Patents

Abstract

本申请公开了一种反相器和电子装置，其包括：驱动单元，连接反相器输入端与反相器输出端，且包括第一PMOS管和第一NMOS管，用以接收输入信号，并提供输出信号；第一开关单元，连接于电源端与第一PMOS管之间；第二开关单元，连接于接地端与第一NMOS管之间；第一延迟单元，连接于第一开关单元与反相器输入端之间，用以在输入信号的下降沿延迟第一开关单元的导通开始时间；第二延迟单元，连接于第二开关单元与反相器输入端之间，用以在输入信号的上升沿延迟第二开关单元的导通开始时间。本申请旨在当慢信号输入下，能够降低反相器功耗，且确保反相器的驱动能力，以改善反相器对输入的响应速度。

Description

反相器和电子装置

技术领域

本申请涉及存储器技术领域，具体涉及一种反相器和电子装置。

背景技术

互补型金属氧化物半导体场效应晶体管(CMOS)驱动器目前广泛应用于各种电子应用中。CMOS驱动器通常包括一个p沟道金属氧化物半导体场效应晶体管(PMOS晶体管，或简称PMOS管，下文相同)和一个n沟道氧化物半导体场效应晶体管(NMOS晶体管，或简称NMOS管，下文相同)，两者相互串联。在CMOS工艺下，慢信号输入时，反相器的PMOS晶体管和NMOS晶体管存在长时间的同时导通，造成反相器长时间的大电流流过，并产生较大的功耗。其中，慢信号是指输入信号在由GND(接地)至VDD(电源电压)或由VDD至GND的过程中电压变化缓慢。

因此，需要对现有技术问题提出解决方法。

发明内容

本申请的目的在于，本申请实施例提供一种反相器和电子装置，其旨在当慢信号输入下，能够降低反相器功耗的同时，可以选用宽长比比较大的MOS管，以减小MOS管的导通电阻，确保反相器的驱动能力，从而改善反相器对输入的响应速度。

根据本申请的第一方面，本申请实施例提供一种反相器，其包括：驱动单元，连接反相器输入端与反相器输出端，且包括第一PMOS管和第一NMOS管，用以接收输入信号，并提供与所述输入信号反相的输出信号；第一开关单元，连接于电源端与所述第一PMOS管之间；第二开关单元，连接于接地端与所述第一NMOS管之间；第一延迟单元，连接于所述第一开关单元与所述反相器输入端之间，用以在所述输入信号的下降沿延迟所述第一开关单元的导通开始时间；第二延迟单元，连接于所述第二开关单元与所述反相器输入端之间，用以在所述输入信号的上升沿延迟所述第二开关单元的导通开始时间。

可选地，所述第一开关单元包括第二PMOS管,所述第二开关单元包括第二NMOS管。

可选地，所述第一延迟单元包括第三NMOS管和第四NMOS管；所述第三NMOS管的第一端与第二PMOS管的控制端连接，所述第三NMOS管的控制端与所述第三NMOS管的第一端连接，所述第三NMOS管的第二端与所述反相器输入端连接；所述第四NMOS管的第一端与所述第二PMOS管的控制端连接，所述第四NMOS管的控制端与所述第四NMOS管的第二端和所述反相器输入端连接，其中所述第四NMOS管的阈值电压小于第一预设电压。

可选地，所述第三NMOS管的衬底接地。

可选地，所述第三NMOS管的阈值电压与所述第二NMOS管的阈值电压相同。

可选地，所述第二延迟单元包括第五NMOS管和第三PMOS管；所述第五NMOS管的控制端与所述第五NMOS管的第一端连接，所述第五NMOS管的第一端与所述第二NMOS管的控制端连接，所述第五NMOS管的第二端与所述反相器输入端连接；所述第三PMOS管的第一端分别与所述第三PMOS管的控制端和所述第二NMOS管的控制端连接，所述第三PMOS管的第二端与所述反相器输入端连接；其中所述第五NMOS管的阈值电压小于第一预设电压。

可选地，所述第三PMOS管的衬底连接电源电压。

可选地，所述第二延迟单元还包括设置在所述第五NMOS管的控制端和所述第二NMOS管的控制端之间的第一电阻。

可选地，所述第一PMOS管、所述第二PMOS管、所述第二NMOS管和所述第一NMOS管的宽长比为基于所述第一PMOS管、所述第二PMOS管、所述第二NMOS管和所述第一NMOS管的导通时长而确定。

根据本申请的第二方面，本申请一实施例还提供了一种电子装置，其包括本申请任一实施例所述的反相器。

本申请实施例提供了一种反相器和电子装置，其通过合理的设计，可以缩短反相器在慢信号输入时PMOS管和NMOS管同时导通的时间，而且降低反相器在慢信号输入下的功耗，同时也保证反相器具有较强的驱动能力。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1为一种反相器的设计示意图。

图2为本申请的实施例所提供的一种反相器的示意图。

图3为本申请所述实施例的所述反相器于慢信号输入下的工作过程示意图。

图4为本申请的实施例所提供的一种电子装置的示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

文中的术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。

在一种实施例中，由于反相器的PMOS晶体管和NMOS晶体管存在长时间的同时导通，造成反相器长时间的大电流流过，并产生较大的功耗的问题，因此，提出针对慢信号输入时反相器的低功耗设计方案。例如，通过增加限流MOS管，并且使得限流MOS管偏置适当栅压，从而限制PMOS管和NMOS管同时导通时所流过的电流。又例如，如图1所示，通过增加连接到输入信号的PMOS管和NMOS管的个数，相当于增大MOS管的导通电阻，进而限制PMOS管和NMOS管同时导通的电流，但是设置限流管会降低反相器的驱动能力。

相较于图1所示的反相器的设计，为了实现在起到限流的同时，确保反相器的速度和驱动能力，本申请进一步提出了下述实施例所述的反相器。

所述反相器包括：驱动单元，连接反相器输入端与反相器输出端，且包括第一PMOS管和第一NMOS管，用以接收输入信号，并提供与所述输入信号反相的输出信号；第一开关单元，连接于电源端与所述第一PMOS管之间；第二开关单元，连接于接地端与所述第一NMOS管之间；第一延迟单元，连接于所述第一开关单元与所述反相器输入端之间，用以在所述输入信号的下降沿延迟所述第一开关单元的导通开始时间；第二延迟单元，连接于所述第二开关单元与所述反相器输入端之间，用以在所述输入信号的上升沿延迟所述第二开关单元的导通开始时间。

通过该反相器的设计，可以缩短反相器在慢信号输入时PMOS管和NMOS管同时导通的时间，而且降低反相器在慢信号输入下的功耗，同时也保证反相器具有较强的驱动能力。

以下将结合附图进一步描述本申请实施例所提供的反相器。

图2为本申请一实施例所提供的一种反相器的示意图。图3为本申请所述实施例的所述反相器100于慢信号输入下的工作过程示意图。

如图2和图3所示，所述反相器100包括：驱动单元110，连接反相器输入端与反相器输出端，且包括第一PMOS管MP1和第一NMOS管MN1，用以接收输入信号Vin，并提供与所述输入信号Vin反相的输出信号Vout；第一开关单元120，连接于电源端与所述第一PMOS管MP1之间，用以限制所述第一PMOS管MP1的导通电流；第二开关单元130，连接于接地端与所述第一NMOS管MN1之间，用以限制所述第一NMOS管MN1的导通电流；第一延迟单元140，连接于所述第一开关单元120与所述反相器输入端之间，用以在所述输入信号的下降沿延迟所述第一开关单元120的导通开始时间；第二延迟单元150，连接于所述第二开关单元130与所述反相器输入端之间，用以在所述输入信号的上升沿延迟所述第二开关单元130的导通开始时间。

具体地，所述第一开关单元120包括第二PMOS管MP2,所述第二开关单元130包括第二NMOS管MN2。

所述第一延迟单元140包括第三NMOS管MN3和第四NMOS管MN4。所述第三NMOS管MN3的第一端与第二PMOS管MP2的控制端(即栅极，下文相同)连接，所述第三NMOS管MN3的栅极与所述第三NMOS管MN3的第一端连接，所述第三NMOS管MN3的第二端与所述反相器输入端连接。所述第四NMOS管MN4的第一端与所述第二PMOS管MP2的栅极连接，所述第四NMOS管MN4的栅极与所述第四NMOS管MN4的第二端和所述反相器输入端连接，其中所述第四NMOS管MN4的阈值电压小于第一预设电压。进一步，所述第三NMOS管MN3的衬底接地。

所述第二延迟单元150包括第五NMOS管MN5和第三PMOS管MP3。所述第五NMOS管MN5的栅极与所述第五NMOS管MN5的第一端连接，所述第五NMOS管MN5的第一端与所述第二NMOS管MN2的控制端(即栅极，下文相同)连接，所述第五NMOS管MN5的第二端与所述反相器输入端连接。所述第三PMOS管MP3的第一端分别与所述第三PMOS管MP3的控制端(即栅极，下文相同)和所述第二NMOS管MN2的控制端连接，所述第三PMOS管MP3的第二端与所述反相器输入端连接；其中所述第五NMOS管MN5的阈值电压小于第一预设电压。进一步地，所述第三PMOS管MP3的衬底连接电源电压。

在本实施例中，所述第二延迟单元150还包括设置在所述第五NMOS管MN5的控制端(即栅极，下文相同)和所述第二NMOS管MN2的控制端之间的第一电阻R1。

需说明的是，所述第四NMOS管MN4和所述第五NMOS管MN5为ZN管。ZN管为一种类似于N型的MOS管。该ZN管为阈值电压接近于0的N型的MOS管。当ZN管工作时，源极电压和漏极电压中电压较高的一端为漏端、较低的一端为源端。换言之，源漏端取决于电压高低。

以下将结合图3将描述反相器在慢信号输入下的工作过程。

如图3所示，当输入信号(Vin)为低电平(GND)时，第一节点Vbp(即第一延迟单元140的输出端)和第二节点Vbn(即第二延迟单元150的输出端)的电压均高于低电平。这是由于反相器100在上一个工作周期中的放电阶段，其内部的第四NMOS管MN4和第五NMOS管MN5的作用，使得第一节点Vbp和第二节点Vbn的电压最终没有降低至与输入信号Vin的电压，而是降低至比输入信号Vin的电压略高一点。其中，第一节点Vbp的电压等于第三NMOS管MN3的阈值电压，第三NMOS管MN3的阈值电压表示NMOS管在衬源偏压为0时的阈值电压。第二节点Vbn的电压被ZN管等于ZN管的阈值电压。下文将进一步描述ZN管。此外需要说明的是，第四NMOS管和第五NMOS管的阈值电压均比较小，而第三NMOS管和第三PMOS管的阈值电压均比较大。例如，第三NMOS管MN3和第二NMOS管MN2具有相同的阈值电压(无体效应)，第三PMOS管MP3和第二PMOS管MP2具有相同的阈值电压(无体效应)。可以通过体效应进一步提高第三NMOS管MN3和第三PMOS管MP3的阈值电压，例如第三NMOS管MN3的衬底接低电平，第三PMOS管MP3的衬底接高电平。

当输入信号Vin的电压从GND开始升高，并升高至ZN管的阈值电压，即Vin＝Vthzn时，在此阶段，第三PMOS管MP3为截止状态，第五NMOS管MN5的第一端(即与第二NMOS管MN2的控制端相连)的电压为高，则此时第五NMOS管MN5的第一端作为漏极，第五NMOS管MN5的第二端(即接收输入信号)的电压为低，则此时第五NMOS管MN5的第二端作为源极。且，第五NMOS管MN5设置为二极管连接方式。与此同时，第四NMOS管MN4的第一端(即与第二PMOS管MP2的控制端相连)的电压为高，则此时第四NMOS管MN4的第一端作为漏极，第四NMOS管MN4的第二端(即接收输入信号)的电压为低，则此时第四NMOS管MN4的第二端作为源极。此时，第四NMOS管MN4为截止状态。由于第三NMOS管MN3的第一端与第三NMOS管MN3的控制端连接，因此，第三NMOS管MN3设置为二极管连接方式。此时，第一节点Vbp和第二节点Vbn的电压保持不变。

当输入信号的电压继续升高，从ZN管的阈值电压升高至T0时刻所对应的电压，第五NMOS管MN5发生源漏互换，其栅源电压等于0，第五NMOS管MN5截止，第三PMOS管MP3仍然为截止状态，。在此阶段，第一节点Vbp和第二节点Vbn的电压保持不变。

当输入信号的电压继续升高，从T0时刻所对应的电压升高至第三PMOS管MP3的阈值电压的绝对值和ZN管的阈值电压之和。在T0时刻，输入信号的电压为第二NMOS管MN2的阈值电压。于是，在T0时刻，第五NMOS管MN5和第三PMOS管MP3仍为截止状态，第二节点Vbn的电压为ZN管的阈值电压，即Vbn＝Vthzn。由于第五NMOS管MN5为截止状态，因此第二节点Vbn的电压小于第二NMOS管MN2的阈值电压，此时第二NMOS管MN2也仍然为截止状态。

而当输入信号Vin的电压等于第二NMOS管MN2阈值电压和ZN管的阈值电压之和时，第四NMOS管MN4的第二端的电压为第二NMOS管MN2的阈值电压和ZN管的阈值电压之和，第四NMOS管MN4的第一端的电压为第二NMOS管MN2的阈值电压，第四NMOS管MN4的控制端的电压为第二NMOS管MN2的阈值电压，此时第四NMOS管MN4开始由截止状态变为导通状态，且第四NMOS管MN4设置为二极管连接方式。在此之后，第一节点Vbp的电压跟随输入信号Vin的电压变化，且第一节点Vbp的电压比输入信号的电压低ZN管阈值电压(即第四NMOS管MN4的阈值电压)。为了抑制第二节点Vbn的电压随输入信号的电压变化，第一电阻R1可以使得第五NMOS管MN5的控制端的电压相对于第二节点Vbn的电压滞后，当第二节点Vbn的电压随输入信号Vin的电压升高时，使得第五NMOS管MN5被施加一个负的栅源电压，以抑制第五NMOS管MN5的导通，从而抑制第二节点的电压随输入信号的电压变化。

由于第三PMOS管MP3的衬底连接至VDD，因此具有较强的衬偏效应，即第二PMOS管MP2的阈值电压较大。当输入信号Vin的电压继续升高至ZN管的阈值电压和第二PMOS管MP2的阈值电压之和时，此时，第三PMOS管MP3开始由截止状态变为导通状态，第三PMOS管MP3设置为二极管连接方式，第二节点Vbn的电压比输入信号的电压低第二PMOS管MP2的阈值电压。

当T1时刻，第二节点Vbn的电压(即Vbn＝Vin-Vthp2)升高至第二NMOS管MN2的阈值电压时，由于此时输入信号Vin的电压比第二节点Vbn的电压高第三PMOS管MP3的阈值电压。因此，第二NMOS管MN2为导通状态，此时，第二PMOS管MP2、第一PMOS管MP1、第一NMOS管MN1、第二NMOS管MN2均为导通状态。

由此可见，在输入信号在上升沿时，通过第一延迟单元140和第二延迟单元150的作用，特别是第三PMOS管MP3的作用，使得第二节点Vbn的电压被延迟升高至第二NMOS的阈值电压，进而第二开关单元130中的第二NMOS管MN2的导通时间被延迟。

当输入信号Vin的电压继续升高至电源电压与第二PMOS管MP2的阈值电压之差时，第一PMOS管MP1为截止状态。

当输入信号Vin的电压升高至电源电压时，第二节点Vbn的电压被拉高至电源电压与第二PMOS管MP2的阈值电压之差。

如上文所述，在该电路的作用下，反相器100的PMOS管和NMOS管同时导通时间由T0至T2时刻变为T1至T2，这样就大大缩短了PMOS管和NMOS管同时导通时间，于是可以降低输入信号缓慢上升过程中反相器100的功耗。进一步而言，由于通过缩短PMOS管和NMOS管同时导通的时间，因此，在反相器中，可以选用宽长比较大的MOS管，这样能够保证反相器100的驱动能力。具体地，所述第一PMOS管、所述第二PMOS管、所述第二NMOS管和所述第一NMOS管的宽长比为基于所述第一PMOS管、所述第二PMOS管、所述第二NMOS管和所述第一NMOS管的导通时长而确定。

同样的，当输入信号Vin从电源电压开始下降时，第一节点Vbp＝VDD-Vthp2且不变化，直至Vin小于VDD-Vthn3-Vthzn时,第一节点Vbp开始随跟输入信号Vin发生变化。当第一节点Vbp随跟输入信号Vin发生变化时，其电压比输入信号Vin的电压高第三NMOS管的阈值电压。因此，当输入信号Vin的电压降低至GND时，第一节点Vbp的电压仍比输入信号Vin的电压高第三NMOS管的阈值电压。换言之，在输入信号Vin下降过程中，第一节点Vbp的电压是根据第三NMOS的作用而获得的。

当输入信号Vin电压从VDD-Vthn3-Vthzn继续下降，直至下降至VDD-Vthp3-Vthzn时，第五NMOS管MN3为导通状态，第二节点Vbn的电压比输入信号Vin的电压高第五NMOS管的阈值电压。

在T4时刻，第一节点Vbp控制第二PMOS管MP2导通。也就是说，当输入信号Vin从电源电压向低电平(GND)变化时，电路将反相器100中的PMOS管的开启时间由T3变为T4。具体地，通过第三NMOS管MN3和第四NMOS管MN4使得第一开关单元120中的第二PMOS管MP2的导通时间被延迟。如此设计，大大缩短了输入信号在下降过程中PMOS管和NMOS管共同导通的时间。

在输入信号Vin的下降过程中，第一电阻R1能够产生有益效果。当输入信号的电压小于第二节点Vbn的电压时，第二节点Vbn的电压随输入信号的减小而减小，第一电阻R1使得第五NMOS管MN5的控制端电压相对于第二节点的电压滞后，从而能够使第五NMOS管MN5获得更大的栅源电压，进一步促使第五NMOS管MN5更好地导通。

参阅图4，图4为本申请一实施例中的一种电子装置的架构示意图。电子装置500可以包括一反相器100，其中该反相器100的具体设计如上文所述，在此不再赘述。该电子装置500中的反相器100能够在慢信号输入下具有较低的功耗，而且保证其正常的驱动能力，也进一步保证反相器对输入的响应速度。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上对本申请实施例所提供的一种反相器和电子装置进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种反相器，其特征在于，包括：

驱动单元，连接反相器输入端与反相器输出端，且包括第一PMOS管和第一NMOS管，用以接收输入信号，并提供与所述输入信号反相的输出信号；

第一开关单元，连接于电源端与所述第一PMOS管之间；

第二开关单元，连接于接地端与所述第一NMOS管之间；

第一延迟单元，连接于所述第一开关单元与所述反相器输入端之间，用以在所述输入信号的下降沿延迟所述第一开关单元的导通开始时间；

第二延迟单元，连接于所述第二开关单元与所述反相器输入端之间，用以在所述输入信号的上升沿延迟所述第二开关单元的导通开始时间。

2.根据权利要求1所述的反相器，其特征在于，所述第一开关单元包括第二PMOS管,所述第二开关单元包括第二NMOS管。

3.根据权利要求1所述的反相器，其特征在于，所述第一延迟单元包括第三NMOS管和第四NMOS管；所述第三NMOS管的第一端与第二PMOS管的控制端连接，所述第三NMOS管的控制端与所述第三NMOS管的第一端连接，所述第三NMOS管的第二端与所述反相器输入端连接；所述第四NMOS管的第一端与所述第二PMOS管的控制端连接，所述第四NMOS管的控制端与所述第四NMOS管的第二端和所述反相器输入端连接，其中所述第四NMOS管的阈值电压小于第一预设电压。

4.根据权利要求3所述的反相器，其特征在于，所述第三NMOS管的衬底接地。

5.根据权利要求3所述的反相器，其特征在于，所述第三NMOS管的阈值电压与所述第二NMOS管的阈值电压相同。

6.根据权利要求1所述的反相器，其特征在于，所述第二延迟单元包括第五NMOS管和第三PMOS管；所述第五NMOS管的控制端与所述第五NMOS管的第一端连接，所述第五NMOS管的第一端与所述第二NMOS管的控制端连接，所述第五NMOS管的第二端与所述反相器输入端连接；所述第三PMOS管的第一端分别与所述第三PMOS管的控制端和所述第二NMOS管的控制端连接，所述第三PMOS管的第二端与所述反相器输入端连接；其中所述第五NMOS管的阈值电压小于第一预设电压。

7.根据权利要求6所述的反相器，其特征在于，所述第三PMOS管的衬底连接电源电压。

8.根据权利要求6所述的反相器，其特征在于，所述第二延迟单元还包括设置在所述第五NMOS管的控制端和所述第二NMOS管的控制端之间的第一电阻。

9.根据权利要求2所述的反相器，其特征在于，所述第一PMOS管、所述第二PMOS管、所述第二NMOS管和所述第一NMOS管的宽长比为基于所述第一PMOS管、所述第二PMOS管、所述第二NMOS管和所述第一NMOS管的导通时长而确定。

10.一种电子装置，其特征在于，包括权利要求1至9任一所述的反相器。

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