KR20020084570A - 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단회로 - Google Patents

플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단회로 Download PDF

Info

Publication number
KR20020084570A
KR20020084570A KR1020010023948A KR20010023948A KR20020084570A KR 20020084570 A KR20020084570 A KR 20020084570A KR 1020010023948 A KR1020010023948 A KR 1020010023948A KR 20010023948 A KR20010023948 A KR 20010023948A KR 20020084570 A KR20020084570 A KR 20020084570A
Authority
KR
South Korea
Prior art keywords
high voltage
voltage
output
circuit
nmos
Prior art date
Application number
KR1020010023948A
Other languages
English (en)
Inventor
신홍재
Original Assignee
오리온전기 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오리온전기 주식회사 filed Critical 오리온전기 주식회사
Priority to KR1020010023948A priority Critical patent/KR20020084570A/ko
Priority to US10/476,098 priority patent/US20040129996A1/en
Priority to PCT/KR2002/000796 priority patent/WO2002091343A1/en
Publication of KR20020084570A publication Critical patent/KR20020084570A/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명은, 고전압 NMOS만을 사용하면서 상기 고전압소자의 문턱전압의 강하를 방지할 수 있으며, 이에 따라 풀스윙(Full Swing)을 위해서 고전압 PMOS를 사용한 구조에 비해서 면적이 작게 될 수 있는 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단 회로를 제공한다.
그 고전압 출력단 회로는, 고전압 레벨 쉬프터부(10)와, 고전압을 출력하기 위한 풀업소자인 고전압 NMOS를 구비하는 고전압 출력부(20)를 포함하여 구성됨으로써 소정의 출력전압(HVout)과 동일한 입력전압(VH)과 데이터신호를 입력받아 그 데이터신호에 해당하는 고전압펄스의 출력전압(HVout)을 출력하기 위한 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단 회로에 있어서, 상기 고전압 출력부(20)의 고전압 NMOS에서의 출력전압(HVout)의 강하를 방지하도록 상기 입력전압(VH)을 상기 고전압 NMOS의 문턱전압(VTHN)만큼 높은 전압(VH+VTHN)으로 승압시켜 고전압 레벨 쉬프터부(10)에 인가하기 위한 부스팅전압발생부(30)가 상기 입력전압(VH)과 고전압 레벨 쉬프터부(10)사이에 구비되는 것을 특징으로 한다.

Description

플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단 회로{high-voltage output circuit for a driving circuit of a plasma display panel}
본 발명은, 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단 회로에 관한 것으로, 더 상세하게는 고전압 레벨 쉬프터부와 풀업소자인 고전압 NMOS를 구비하는 고전압 출력부를 포함하여 구성됨으로써 소정의 출력전압과 동일한 입력전압과 데이터신호를 입력받아 그 데이터신호에 해당하는 고전압펄스의 출력전압을 출력하기 위한 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단 회로에 있어서, 고전압 NMOS만을 사용하면서 상기 고전압소자의 문턱전압의 강하를 방지할 수 있으며, 이에 따라 풀스윙(Full Swing)을 위해서 고전압 PMOS를 사용한 구조에 비해서 면적이 작게 될 수 있는 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단 회로에 관한 것이다.
도 1에는 종래의 플라즈마 디스플레이 패널(50)의 제어회로블럭(100)이 상세 블록도로서 도시된다. 도 1에서 클럭신호, 데이터 및 수직과 수평동기신호가 제어회로블럭(100)에 입력되고, 표시 데이터 제어부(105)를 개재하여 어드레스 드라이버(101)에 의해 어드레스 전극(32)에 후술하는 전압파형의 펄스가 인가되며, 패널 구동 제어부(106)의 스캔 드라이버 제어부(107)와 공통드라이버제어부(108) 및 Y공통 드라이버(104)를 개재하여 Y 스캔 드라이버(102)에 의해 Y 전극(14)에 후술하는 전압파형의 펄스가 인가되고, 또한, X 전극(12)에는 공통드라이버제어부(108)를 개재하여 X공통 드라이버(103)에 의해 후술하는 전압파형의 펄스가 인가되게 된다.
또한, 그 플라즈마 디스플레이 패널(50)의 구동방식은, 선택적 기입방식과 선택적 소거방식이 있다. 선택적 기입방식은 리셋기간에서 전체 방전셀의 전하를 "0"으로 한 후, 어드레스방전기간에서 점등시키고자 하는 표시셀(36a)에 대해서만 전하를 형성시켜 유지방전시키는 구동방법이며, 선택적 소거방식은 리셋기간에 전체의 표시셀(36a)들에 균일하게 전하를 형성시킨 후, 어드레스방전기간에 점등시키고 싶지 않은 표시셀(36a)들에 대해서만 전하를 소거하고 유지방전시키는 구동방식이다.
도 2에는 종래의 대표적인 플라즈마 디스플레이 패널(50)의 선택적 기입방식의 구동파형도가 도시된다. 도 2에서 각 서브필드의 리셋기간에 있어서는 우선 모든 Y 전극이 0V 레벨로 되고, 동시에, X 전극에 높은 전압(약 350V)으로 된 전면기입펄스가 인가됨으로써 그 때까지의 표시 상태에 관계없이 전 표시 라인의 전 표시셀에서 방전이 행하여진다. 이 때의 어드레스 전극의 전위는 약 100V전후이다. 이와 같은 전면기입방전에 의해 X 전극과 Y 전극을 덮고 있는 전면 유전층상에 벽전하가 축적된다. 즉 X 전극상에는 -전하가, Y 전극상에는 +전하가 축적된다. 다음에, X 전극과 어드레스 전극의 전위가 0V로 되어, 전 표시셀에서 벽전하 자체의 전압이 방전 개시 전압을 넘어 방전이 개시되게 되고, 이 방전은 자기 중화하여 방전이 종식하게 된다. 소위, 자기 소거 방전이다. 이 자기 소거 방전에 의해서, 패널내의 전 표시셀의 상태가, 벽 전하가 없는 균일한 상태로 됨으로써 다음의 어드레스(기입) 방전을 안정하게 할 수 있는 상태로 된다. 또한, 도 2에 도시된 바와 같이, 선택적으로 서서히 증가하는 프라이밍 소거펄스가 Y 전극에 인가될 수도 있다. 이 프라이밍 소거펄스에 의해 벽전하가 완전히 소거되지 않은 셀들을 추가로 방전시켜 완전히 모든 표시셀들을 초기화한다.
다음에, 어드레스방전기간에 있어서는, 표시 데이터에 따른 표시셀의 온/오프를 하기 위해서, 순차로 어드레스 방전이 행하여진다. 우선, X 전극에 소정의 전압(약 50V)을 인가하고, Y 전극에 순차로 스캔 펄스(약 -150V)를 인가함과 동시에, 어드레스 전극 중에서, 유지 방전을 일으키는 표시셀, 즉 점등시키는 표시셀에 대응하는 어드레스 전극에 어드레스 펄스(약 50V)가 선택적으로 인가되어, 점등시키는 표시셀들의 어드레스 전극과 Y 전극사이에서 방전이 일어남으로써 뒤의 유지 방전이 가능한 양의 벽 전하가 축적되게 된다. 또, 스캔 펄스가 인가되지 않는 Y 전극에서는 방전이 일어나지 않도록 소정의 전압(약 -50V)이 인가된다.
그 후, 유지방전기간에 있어서는, Y 전극과 X 전극에 교대로 유지방전펄스(약 180V)가 인가되어 유지 방전이 행하여짐으로써 1서브필드의 화상 표시가 행하여진다. 즉, 어드레스방전기간에 벽 전하가 축적되어 있는 표시셀은 그 벽전하에 의한 전압이 유지방전펄스에 중첩되어 방전이 일어나지만, 어드레스방전기간에 벽전하가 축적되지 않은 표시셀에서는 유지방전펄스가 인가되더라도 방전은 생기지 않게 됨으로써 1서브필드의 화상 표시가 행하여질 수 있게 된다. 또한, 어드레스 전극과 X 전극 또는 Y 전극간의 방전을 피하기 위해서, 어드레스 전극에 소정의전압(약 65V)을 인가하고 있다.
도 3에는 기존의 PDP 구동 IC의 고전압 출력회로가 구체적으로 도시된다. 도 3에서 회로의 로직전압을 원하는 구동전압인 고전압 레벨로 바꾸어주는 고전압 레벨 쉬프터부와 그 고전압 레벨 쉬프터부의 전압을 입력으로 받아 버퍼링하여 출력으로 내보내는 고전압 출력부로 구성된다.
그 고전압 레벨 쉬프터부는, 래치 역할을 하는 저전압 PMOS인 LVPMOS1과 LVPMOS2, 로직레벨 전압이 인가되는 입력 부분인 LVNMOS1과 LVNMOS2, 입력부분에 사용된 LVNMOS1과 LVNMOS2를 보호하기 위한 고전압 PMOS인 HVPMOS1과 HVPMOS2로 구성되어 있다. 고전압 출력부는 고전압 PMOS인 HVPMOS3과 고전압 NMOS인 HVNMOS1과 HVNMOS2, HVNMOS3으로 이루어져 있다.
데이터신호로 로우(Low)신호인 0V가 인가되면, LVNMOS1은 오프상태가 되고 LVNMOS2은 온 상태가 되므로 노드(node)1에 VH전압이 인가되고 노드2에는 (VH-VZ)의 전압상태가 된다. 여기서, VZ는 제너다이오드의 전압이고 통상 5V이다. 이 결과 HVPMOS3은 온 상태가 되고 노드3에 VH전압이 인가된다. 이때 로우신호인 0V가 고전압 출력부(20)의 HVNMOS1과 HVNMOS3에 인가되어 오프상태를 유지하고 있고 HVNMOS2의 게이트부분에 VH전압이 인가되므로 고전압 입력전압(VH)에서 고전압 NMOS의 문턱전압(VTHN)만큼 강하된 전압(VH-VTHN)이 최종 출력전압(HVout)으로 출력되게 된다. 예를 들어 VH에 180V이고 고전압 소자의 문턱전압(VTHN)이 2V이면 178V가 출력되게 된다. 데이터신호에 하이신호인 5V가 인가되면, 위의 경우의 반대가 되어 0V가 출력되게 된다.
따라서, 본 발명은 이러한 문제를 해결하기 위한 것으로, 고전압 레벨 쉬프터부와 풀업소자인 고전압 NMOS를 구비하는 고전압 출력부를 포함하여 구성됨으로써 소정의 출력전압과 동일한 입력전압과 데이터신호를 입력받아 그 데이터신호에 해당하는 고전압펄스의 출력전압을 출력하기 위한 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단 회로에 있어서, 고전압 NMOS만을 사용하면서 상기 고전압소자의 문턱전압의 강하를 방지할 수 있으며, 이에 따라 풀스윙(Full Swing)을 위해서 고전압 PMOS를 사용한 구조에 비해서 면적이 작게 될 수 있는 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단 회로를 제공하는 데에 그 목적이 있다.
도 1는 도 1의 제어회로 및 구동부를 나타낸 상세 블록도.
도 2은 종래의 대표적인 플라즈마 디스플레이 패널(PDP)의 선택적 기입방식의 구동파형도,
도 3은 기존의 PDP 구동 IC의 고전압출력 회로도,
도 4는 본 발명의 일실시예에 따른 PDP 구동회로의 고전압 출력단 회로의 블럭도,
도 5는 도 4의 구체적인 회로도,
도 6a 내지 도 6c는 기존의 고전압출력단회로와 본 발명의 고전압출력단 회로의 출력전압, 노드2 및 노드3에서의 전압비교그래프.
<도면의 주요 부분에 대한 부호 설명>
10: 고전압 레벨 쉬프터부20: 고전압 출력부
30: 부스팅전압발생부100: 제어회로블럭
101: 어드레스 드라이버102: Y 스캔 드라이버
103: X 공통 드라이버104: Y 공통 드라이버
105: 표시데이타제어부106: 패널 구동 제어부
107: 스캔드라이버제어부108: 공통드라이버제어부
109: 콘트롤 유니트
이러한 목적을 달성하기 위해 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단 회로는, 고전압 레벨 쉬프터부와, 고전압을 출력하기 위한 풀업소자인 고전압 NMOS를 구비하는 고전압 출력부를 포함하여 구성됨으로써 소정의 출력전압과 동일한 입력전압과 데이터신호를 입력받아 그 데이터신호에 해당하는 고전압펄스의 출력전압을 출력하기 위한 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단 회로에 있어서, 상기 고전압 출력부의 고전압 NMOS에서의 출력전압의 강하를 방지하도록 상기 입력전압을 상기 고전압 NMOS의 문턱전압만큼 높은 전압으로 승압시켜 고전압 레벨 쉬프터부에 인가하기 위한 부스팅전압발생부가 상기 입력전압과 고전압 레벨 쉬프터부사이에 구비되는 것을 특징으로 한다.
상기 고전압 레벨 쉬프터부는, 래치를 구성하는 LVPMOS1 및 LVPMOS2과, 그 LVPMOS1 및 LVPMOS2의 게이트 전압을 클램프시켜 보호하기 위한 HVPMOS1 및 HVPMOS2과, 데이타라인에의 Low 신호/하이신호에 의해 각각 오프 및 온상태/온 및 오프상태로 되어 상기 HVPMOS1 및 HVPMOS2를 개재하여 LVPMOS1을 온/오프 상태로 하고 LVPMOS2를 오프/온상태로 하기 위한 LVNMOS1 및 LVNMOS2와, 데이타라인에의 Low 신호/하이신호에 의해 각각 오프/온상태 및 온/오프상태로 되는 HVNMOS1 및 HVPMOS3를 포함하여 구성되며, Low 신호인 때에 HVPMOS3로부터 상기 고전압 출력부의 고전압 NMOS의 게이트에 전압을 인가하도록 구성된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 4에는 본 발명의 일실시예에 따른 PDP 구동회로의 고전압 출력단 회로가 블록도로서 도시된다.
도 4에서 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단 회로는, 종래의 기술과 관련하여 설명한 바와 같이, PDP 구동회로에 사용되는 구동 IC의 출력단에 사용되는 것으로, PDP 구동 IC의 내부 로직 전압 레벨을 고전압 레벨로 바꾸어 주는 역할을 하게 된다.
그 고전압 출력단 회로는 로직전압을 원하는 PDP의 구동전압(VH)인 고전압 레벨로 바꾸어주는 고전압 레벨 쉬프터부(10) 부분과 그 고전압 레벨 쉬프터부(10)의 전압을 입력으로 받아 고전압을 출력으로 내보내는 고전압 출력부(20)로 구성되고, 그 고전압 출력부(20)은, 푸시풀 동작을 하게 된다. 즉, 고전압 출력단의 풀업(Pull up)소자로 고전압 PMOS 소자를 사용할 경우, 칩의 고전압 인가전압인 입력전압(VH)이 출력전압(HVout)이 되지만, 수백 mA의 전류를 공급할 수 있는 소자의 크기면에서는 PMOS가 NMOS에 비해 대략 2배 정도 크기 때문에 IC의 크기도 풀업소자로 고전압 NMOS를 사용했을 경우보다 커지게 된다. 풀업소자로 고전압 NMOS를 사용할 경우 IC의 크기를 줄일 수 있는 장점을 가지고 있지만, 출력전압으로 고전압 인가전압인 입력전압(VH)에서 고전압 NMOS의 문턱전압(VTHN)만큼 강하된 전압(VH-VTHN)이 출력전압(HVout)으로 출력되는 단점이 있다.
본 발명에서는 고전압 출력단의 풀업소자로 NMOS를 사용하면서도 출력전압으로 고전압 인가전압인 입력전압(VH)과 동일한 전압(VH)이 출력전압(HVout)으로 되는 PDP구동 IC의 고전압 출력단 회로를 발명한 것이다.
즉, 도 4에서 상기 고전압 출력부(20)의 출력전압(HVout)의 강하를 방지하도록 상기 입력전압(VH)을 상기 고전압 NMOS의 문턱전압(VTHN)만큼 높은 전압(VH+VTHN)으로 승압시켜 고전압 레벨 쉬프터부(10)에 인가하기 위한 부스팅전압발생부(30)가 상기 입력전압(VH)과 고전압 레벨 쉬프터부(10)사이에 구비되는 것을 특징으로 한다. 그부스팅전압발생부(30)는 종래의 기술에 따른 어떤 구성이라도 문턱전압(VTHN)만큼 승압시킬 수 있는 것이면, 적용될 수 있다.
도 4에서 본 발명은, 부스팅전압발생부(30)와, 로직전압을 원하는 구동전압인 고전압 레벨로 바꾸어주는 고전압 레벨 쉬프터부(10)과, 고전압 레벨 쉬프터부(10)의 전압을 입력으로 받아 버퍼링하여 출력으로 내보내는 고전압 출력부(20)인 HVNMOS2 및 HVNMOS3로 구성되어 있다. 그 부스팅전압발생부(30)는 VH를 입력전압으로 하여 VPP(VH+ VTHN)의 전압을 발생시키고, 고전압 레벨 쉬프터부(10)의 출력전압인 HVNMOS2의 게이트 부분의 스위칭 전압은 0V∼(VH+ VTHN)으로 된다. 이 결과, 최종 출력전압(HVout)은 O∼VH볼트까지 스위칭 동작을 하므로 풀스윙(Full Swing) 동작을 하게 된다.
도 5는, 도 4의 구체적인 회로의 일예이다. 동작을 간략히 살펴보면 다음과 같다. VH에는 출력전압과 동일한 전압이 인가되고, 고전압 레벨 쉬프터부(10)의 VPP단자에는 그 부스팅전압발생부(30)의 출력전압인 (VH+ VTHN)의 전압이 인가된다. VREF는 레퍼런스 전압 발생부(Reference Voltage Generator)로부터 (VPP-VZ)의 전압이 인가된다. LVPMOS1과 LVPMOS2는 저전압 PMOS소자이고, HVPMOS1, HVPMOS2 및 HVPMOS3은 고전압 PMOS소자이다. LVNMOS1과 LVNMOS2는 저전압 NMOS소자이고, 출력단의 HVNMOS2와 NVNMOS3은 고전압 NMOS 소자이다. 여기에 사용된 다이오드는 모두 제너다이오드이다. 제너다이오드 D1과 D2는 래치로 사용된 LVPMOS1과 LVPMOS2의 게이트와 소스사이의 전압이 5V 이상 떨어질 경우 턴온(turn on)되어 이 소자들을 보호하는 역할을 한다. HVPMOS1과 HVPMOS2이 역할은 LVPMOS1과 LVPMOS2의 게이트 전압을 클램프(clamp)시켜 보호하는 역할을 한다. 데이타라인(Data)에 Low 신호인 0V가 인가되면 LVNMOS1은 오프상태가 되고 인버터를 통한 LVNMOS2는 온 상태가 된다. 이 결과 래치단의 LVPMOS1은 온 상태가 되고 LVPMOS2는 오프상태가 되어 노드(node) 2의 전압은 (VPP-VZ(5V))가 되고 HVPMOS3는 온 상태가 되며, 노드 3의 전압은 VPP가 된다. 이 경우 HVNMOS1과 HVNMOS3은 오프상태로 되고 HVNMOS2는 온상태를 유지하며, HVNMOS3는 오프상태를 유지하므로 출력전압(HVout)에 고전압이 출력된다. HVNMOS2의 게이트에 VPP(VH+ VTHN) 전압이 인가되므로 출력전압(HVout)의 고전압 출력 레벨은 HVNMOS2의 문턱전압(VTHN)의 강하가 생기지 않은 전압 VH가 출력되게 된다.
한편, 데이타라인(Data)에 High신호가 인가되면 이와 반대로 동작하여 출력전압(HVout)에 0V가 출력된다.
이에 따라, 본 발명에서는 고전압 출력단에 고전압 출력단의 풀업소자로 고전압 NMOS를 사용하면서도 출력전압으로 고전압 NMOS의 문턱전압 만큼 강하가 생기지 않고 고전압 인가전압인 입력전압(VH)이 그대로 출력될 수 있게 된다. 또한, 그 고전압 출력단은 고전압 NMOS로 이루어져 있으므로 풀스윙(Full Swing)을 위해서 고전압 PMOS를 사용한 구조에 비해서 면적을 작게 차지하는 장점이 있다.
이와 같은 구성의 본 발명은 PDP 구동 IC인 스캔 구동 IC와 데이터 구동 IC에 사용될 수 있으며, 나아가, 다른 평판 디스플레이체의 구동 IC와 데이터 구동 IC에 채용될 수 있다.
도 6a 내지 도 6c에는 기존의 고전압출력단회로(conventional HV driver)와 본 발명의 고전압출력단 회로(proposed HV driver)에 있어서 출력전압(HVout), 노드2 및 노드3에서의 전압비교그래프가 도시된다.
도 6a 내지 도 6c는 VH에 180V를 인가한 후, PDP 드라이버 고전압 출력단 회로의 HSPICE 시뮬레이션 결과를 나타낸다. 도 6a는 본 발명의 고전압 출력단 회로와 기존의 고전압 출력단 회로의 출력전압(HVout)을 나타내고 있으며, 본 발명에서는 180V의 풀스윙(full swing)을 하지만, 기존의 구조는 178V로 풀스윙을 하지 못함을 알 수 있다. 또, 도 6b는 고전압 출력단의 노드 2의 전압을 나타내고 있고, 도 6c는 고전압 출력단의 노드 3의 전압을 나타내고 있다.
이상에서 설명한 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단 회로의 구성과 작용에 의하면, 고전압 레벨 쉬프터부와 풀업소자인 고전압 NMOS를 구비하는 고전압 출력부를 포함하여 구성됨으로써 소정의 출력전압과 동일한 입력전압과 데이터신호를 입력받아 그 데이터신호에 해당하는 고전압펄스의 출력전압을 출력하기 위한 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단 회로에 있어서, 고전압 NMOS만을 사용하면서 상기 고전압소자의 문턱전압의 강하를 방지할 수 있으며, 이에 따라 풀스윙(Full Swing)을 위해서 고전압 PMOS를 사용한 구조에 비해서 면적이 작게 될 수 있는 등의 효과가 있다.

Claims (4)

  1. 고전압 레벨 쉬프터부(10)와, 고전압을 출력하기 위한 풀업소자인 고전압 NMOS를 구비하는 고전압 출력부(20)를 포함하여 구성됨으로써 소정의 출력전압(HVout)과 동일한 입력전압(VH)과 데이터신호를 입력받아 그 데이터신호에 해당하는 고전압펄스의 출력전압(HVout)을 출력하기 위한 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단 회로에 있어서,
    상기 고전압 출력부(20)의 고전압 NMOS에서의 출력전압(HVout)의 강하를 방지하도록 상기 입력전압(VH)을 상기 고전압 NMOS의 문턱전압(VTHN)만큼 높은 전압(VH+VTHN)으로 승압시켜 고전압 레벨 쉬프터부(10)에 인가하기 위한 부스팅전압발생부(30)가 상기 입력전압(VH)과 고전압 레벨 쉬프터부(10)사이에 구비되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단 회로.
  2. 제 1 항에 있어서, 상기 고전압 레벨 쉬프터부(10)는, 래치를 구성하는 LVPMOS1 및 LVPMOS2과, 그 LVPMOS1 및 LVPMOS2의 게이트 전압을 클램프(clamp)시켜 보호하기 위한 HVPMOS1 및 HVPMOS2과, 데이타라인(Data)에의 Low 신호(0V)/하이신호에 의해 각각 오프 및 온상태/온 및 오프상태로 되어 상기 HVPMOS1 및 HVPMOS2를 개재하여 LVPMOS1을 온/오프 상태로 하고 LVPMOS2를 오프/온상태로 하기 위한 LVNMOS1 및 LVNMOS2와, 데이타라인(Data)에의 Low 신호(0V)/하이신호에 의해 각각 오프/온상태 및 온/오프상태로 되는 HVNMOS1 및 HVPMOS3를 포함하여 구성되며, Low 신호(0V)인 때에 HVPMOS3로부터 상기 고전압 출력부(20)의 고전압 NMOS의 게이트에 전압(VH+VTHN)을 인가하도록 구성되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단 회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 고전압 출력회로가 PDP 구동 IC인 스캔 구동 IC와 데이터 구동 IC에 포함되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단 회로.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 고전압 출력회로가 평판 디스플레이 구동 IC인 스캔 구동 IC와 데이터 구동 IC에 포함되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단 회로.
KR1020010023948A 2001-05-03 2001-05-03 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단회로 KR20020084570A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020010023948A KR20020084570A (ko) 2001-05-03 2001-05-03 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단회로
US10/476,098 US20040129996A1 (en) 2001-05-03 2002-04-30 High-voltage output circuit for a driving circuit of a plasma
PCT/KR2002/000796 WO2002091343A1 (en) 2001-05-03 2002-04-30 High-voltage output circuit for a driving circuit of a plasma

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010023948A KR20020084570A (ko) 2001-05-03 2001-05-03 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단회로

Publications (1)

Publication Number Publication Date
KR20020084570A true KR20020084570A (ko) 2002-11-09

Family

ID=27703458

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010023948A KR20020084570A (ko) 2001-05-03 2001-05-03 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단회로

Country Status (1)

Country Link
KR (1) KR20020084570A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100968152B1 (ko) * 2008-06-04 2010-07-06 주식회사 하이닉스반도체 레벨 시프터 회로
WO2023128559A1 (ko) * 2021-12-28 2023-07-06 주식회사 엘엑스세미콘 반도체 소자, 반도체 소자의 제조 방법 및 반도체 소자를 포함하는 디스플레이 구동장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100968152B1 (ko) * 2008-06-04 2010-07-06 주식회사 하이닉스반도체 레벨 시프터 회로
US7795946B2 (en) 2008-06-04 2010-09-14 Hynix Semiconductor Inc. Level shifter capable of improving current drivability
WO2023128559A1 (ko) * 2021-12-28 2023-07-06 주식회사 엘엑스세미콘 반도체 소자, 반도체 소자의 제조 방법 및 반도체 소자를 포함하는 디스플레이 구동장치

Similar Documents

Publication Publication Date Title
US6483889B2 (en) Shift register circuit
US5945970A (en) Liquid crystal display devices having improved screen clearing capability and methods of operating same
US6400344B1 (en) Device and method for driving address electrode of surface discharge type plasma display panel
US6731151B1 (en) Method and apparatus for level shifting
US20040095159A1 (en) Semiconductor device and driving method thereof
KR100218533B1 (ko) 액정 표시 장치의 파워 오프 방전 회로
JPH05265397A (ja) 交流駆動型プラズマディスプレイパネル用ドライバ及びその制御方法
EP1750243B1 (en) Drive circuit and display apparatus including the same
KR102180072B1 (ko) 쉬프트 레지스터
US7830336B2 (en) Driver device of plasma display panel
KR100425487B1 (ko) 플라즈마 디스플레이 패널의 구동장치
KR100421670B1 (ko) 플라즈마 디스플레이 패널의 구동장치
US20040129996A1 (en) High-voltage output circuit for a driving circuit of a plasma
KR20020084570A (ko) 플라즈마 디스플레이 패널의 구동회로 등의 고전압 출력단회로
KR100786667B1 (ko) 부쓰트래핑 레벨 쉬프터 방식의 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로
KR101750537B1 (ko) 공통 전극 전압 발생을 위한 회로
KR100775840B1 (ko) 플라즈마 디스플레이 장치
KR100430089B1 (ko) 플라즈마 디스플레이 패널의 구동장치
KR100250407B1 (ko) 플라즈마 디스플레이 패널 구동회로 및 그 구동방법
JP2000066631A (ja) 表示パネル駆動装置
KR100433233B1 (ko) 플라즈마 디스플레이 패널의 구동방법 및 장치
US20060164337A1 (en) Device for driving capacitive light-emitting elements
US20060192731A1 (en) Plasma display device
JPH1074059A (ja) プラズマディスプレイの駆動装置
KR20050080696A (ko) 플라즈마 디스플레이 패널의 구동장치

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid