WO2018034495A1 - 다층신호를 위한 클럭신호 복원기를 구비한 수신회로 - Google Patents

다층신호를 위한 클럭신호 복원기를 구비한 수신회로 Download PDF

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WO2018034495A1
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clock signal
signal
bias
bias voltage
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PCT/KR2017/008918
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Inventor
장영찬
한진욱
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금오공과대학교 산학협력단
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    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors

Definitions

  • the present invention relates to a receiving circuit having a clock signal recoverer that can be used in C-PHY specification of a mobile industry process interface (MIPI), and more particularly, when recovering a clock signal for sampling of received data through the clock recoverer.
  • a clock signal recoverer for a multilayer signal prevents malfunction of the clock signal recoverer by a plurality of received data skews and eliminates the need to control bias levels separately for the data receivers. It relates to a receiving circuit.
  • FIG. 1 is a block diagram of a receiving circuit having a clock signal reconstructor for a multi-layer signal according to the prior art, as shown therein, a plurality of data receivers 10A-10C used in C-PHY specification of MIPI and A clock signal recoverer 20 is provided.
  • the data receiver 10A receives data input signals INA and INB swinging at a small level and outputs CMOS level data DOA.
  • the data receiver 10B receives data input signals INB and INC swinging at a small level and outputs CMOS level data DOB.
  • the data receiver 10C receives the data input signals INC and INA swinging at a small level and outputs the CMOS level data DOC.
  • the bias voltage of the data receivers 10A-10C is determined by the signal supplied from the SPI. Data receivers 10A-10C have minimal jitter when operating at the most appropriate bias level.
  • the clock signal restorer 20 receives the data DOA, DOB, and DOC output from the data receivers 10A-10C, and inverts the previous clock signal whenever a change thereof is detected, and then clock signal CLK0. Outputs Therefore, the clock signal restorer 20 may output the clock signal CLK0 having a constant frequency when any one of the data DOA, DOB, and DOC is continuously changed. As the jitter of the data DOA, DOB, and DOC is smaller, the clock signal restorer 20 may exhibit better performance. Therefore, when the data receivers 10A-10C operate at an appropriate bias level, the duty cycle ratio of the clock signal CLK0 output from the clock signal recoverer 20 is close to 50%. .
  • FIG. 2 is a common gate level shift circuit diagram respectively applied to the data receivers 10A-10C and amplifies a data input signal swinging at a small level into a data input signal swinging at a larger level.
  • the bias voltage BIAS0 of the NMOS transistors MN1 and MN2 and the bias of the NMOS transistors MN3 and MN4 depend on the level of the data input signal. It is necessary to appropriately adjust the level of the voltage BIAS1.
  • FIG. 3 illustrates an eye diagram according to a bias level when a data input signal is constant in the common gate level shift circuit diagram of FIG. 2.
  • the data input signal is cut on a time axis and cut and overlapped at regular intervals.
  • the eye diagram is used when analyzing a certain pattern of data. The more consistent the signal pattern is, the better the signal is.
  • the simulation result of FIG. 3 shows that the optimized jitter level exists around 823 mV because the data jitter is the smallest at 823 mV.
  • FIG. 4 illustrates an eye diagram of an output of the clock signal recoverer 20 when the common gate level shift circuit of FIG. 2 is applied to an input signal having a predetermined pattern.
  • the duty cycle ratio of the clock signal varies depending on the bias level, it can be seen that the duty cycle ratio of the clock signal is close to 50% between 700 mV and 850 mV.
  • FIG. 5 is a graph illustrating the results of FIGS. 3 and 4, and it is possible to identify an interval of an optimization bias level in which a duty cycle ratio approaches 50%. That is, by detecting a point at which the duty cycle ratio of the clock signal reaches 50% and adjusting the bias level, the bias level of the data receivers 10A-10C may be optimized.
  • a receiving circuit having a clock signal recoverer for a multilayer signal recovers clock signals by a plurality of received data skews when recovering a clock signal for sampling of received data through the clock recoverer. Since malfunctions occur and there is no technology for optimizing the bias level on the data receiver side, it is difficult to secure stability of the receiving circuit.
  • the problem to be solved by the present invention is to prevent the malfunction of the clock signal recoverer by a plurality of received data skew when restoring the clock signal for sampling of the received data through the clock recoverer, It is to optimize the bias level on the data receiver side by detecting the point where the duty cycle ratio of the signal reaches 50% and adjusting the bias level.
  • a receiving circuit including a clock signal recoverer for a multi-layer signal is provided with a pair of different differential data input signals, respectively, and the corresponding data is selected from among a plurality of data at the CMOS level.
  • a plurality of data receivers respectively outputting the data receivers; And a clock signal restorer that restores a clock signal by inverting a previous clock signal whenever a change of the plurality of data is detected, wherein the clock signal restorer is the first to third data, remind First to third pulse generators for detecting changes in the corresponding data among the first to third data and generating corresponding pulses, respectively; First and second latches for latching data corresponding to pulses output from the first to third pulse generators; An inverter for inverting and outputting a clock signal according to the data latched in the first and second latches; A third latch for latching the clock signal output from the inverter; And feeding back the clock signal latched to the third latch to the first to third pulse generators, wherein the clock signal is prevented from malfunctioning by a plurality of received data skews between the plurality of data. It characterized in that it comprises a delay to feed back by adjusting the delay time.
  • the present invention prevents a malfunction of the clock signal recoverer due to a plurality of received data skews when restoring a clock signal for sampling the received data through the clock recoverer, thereby making the received data accurate and stable. There is an effect that can be sampled.
  • the present invention optimizes the bias level at the data receiver side by detecting a point at which the duty cycle ratio of the clock signal recovered by the clock signal restorer reaches 50%, thereby adjusting the bias level, thereby preventing malfunction of the receiving circuit. Stability is guaranteed.
  • the receiving circuit according to the present invention has the advantage that it is not necessary to adjust the bias level separately.
  • FIG. 1 is a block diagram of a receiving circuit having a clock signal recoverer according to the prior art.
  • FIG. 2 is a diagram of a common gate level shift circuit applied to FIG. 1.
  • FIG. 3 illustrates an eye diagram according to a bias level when a data input signal is constant in the common gate level shift circuit diagram of FIG. 2.
  • FIG. 4 illustrates an eye diagram of an output of a clock signal recoverer when the common gate level shift circuit of FIG. 2 is applied.
  • FIG. 6 is a block diagram of a receiving circuit having a clock signal recoverer for a multilayer signal according to the present invention.
  • FIG. 7 is a detailed block diagram of the bias voltage generator in FIG. 6.
  • FIG. 8 is a detailed block diagram of a clock signal recoverer according to the present invention.
  • FIG. 9 is a detailed circuit diagram of the first to third pulse generators in FIG. 8.
  • 10 is a timing diagram of data supplied to each part of the pulse generator.
  • 11 is an output waveform diagram of a clock signal recoverer when data skew exists in the 1-3 data and a delay circuit is not provided in the clock signal recoverer.
  • FIG. 12 is a detailed block diagram of another embodiment of a clock signal recoverer according to the present invention.
  • 13 is a detailed circuit diagram of the retarder.
  • FIG. 14 is a waveform diagram of an output clock signal of a clock signal recoverer.
  • the data receiver 110A-110C includes a clock signal recoverer 120 and a bias voltage generator 130.
  • the 1-3 data receivers 110A-110C are not limited to three data receivers, but may be implemented as a plurality of data receivers required.
  • the first data receiver 110A receives the first and second data input signals INA and INB swinging at a small level and outputs the first data DOA at the CMOS level.
  • the second data receiver 110B receives the second and third data input signals INB and INC swinging at a small level and outputs the second data DOB at the CMOS level.
  • the third data receiver 110C receives the third and first data input signals INC and INA swinging at a small level and outputs the third data DOC at the CMOS level.
  • the clock signal restorer 120 receives the first-three data DOA, DOB, and DOC output from the first-three data receivers 110A- 110C, and detects a change in the previous clock signal whenever a change thereof is detected. Is reversed to restore the clock signal CLK0 used for sampling the 1-3 data DOA, DOB, DOC. Accordingly, the clock signal restorer 120 may output the clock signal CLK0 having a constant frequency when any one of the first to third data DOA, DOB, and DOC is continuously changed. As the jitter of the first to third data DOA, DOB, and DOC is smaller, the clock signal restorer 120 may exhibit better performance.
  • the number of data output from the 1-3 data receivers 110A- 110C is not limited to the 1-3 data DOA, DOB, and DOC as described above, but may be a plurality of data required. have.
  • the duty cycle ratio of the clock signal CLK0 output from the clock signal recoverer 120 is close to 50%. I lose.
  • the bias voltage generator 130 feeds back the clock signal CLK0 from the clock signal restorer 120 to maintain the duty cycle ratio of the clock signal CLK0 at 50%.
  • Create BIAS1 That is, the bias voltage generator 130 generates the first and second bias voltages BIAS0 and BIAS1 and supplies them to the input terminals of the first to third data receivers 110A to 110C, but the first to third data receivers 110A to 110C. ), The level of the first and second bias voltages BIAS0 and BIAS1 can be output to output the first to third data DOA, DOB, and DOC to maintain the duty cycle ratio of the clock signal CLK0 at 50%. To control.
  • FIG. 7 is a detailed block diagram illustrating an implementation of the bias voltage generator 130 according to the present invention. As shown in FIG. 7, the duty cycle ratio detector 130A, the finite state machine 130B, and the bias circuit 130C are shown. Equipped.
  • the duty cycle ratio detector 130A generates a differential signal from the clock signal CLK0, determines whether the duty cycle ratio is 50%, and outputs a comparison output signal COMP_O accordingly.
  • the duty cycle ratio detector 130A includes a single / differential signal converter 131, a flip-flop 132, a first delay unit 133, a first inverter 134, a second delay unit 135, and A gate 136, an integrator 137 and a comparator 138.
  • the single / differential signal converter 131 receives the clock signal CLK0 from the clock signal recoverer 120 to generate the differential signals SDC_0 and / SDC_0 and supply them as input signals of the integrator 137.
  • the flip-flop 132 and the first delay unit 133 generate the clock signal CLKI of the integrator 137 using the clock signal CLK0.
  • the first inverter 134 inverts the clock signal CLKI to generate an inverted clock signal / CLKI of the integrator 137.
  • the second delay unit 135 and the AND gate 136 generate a reset signal RESET of the integrator 137 using the inverted output signal of the flip-flop 132.
  • the integrator 137 integrates the differential signals SDC_0 and / SDC_0 supplied from the single / differential signal converter 131 while the clock signal CLKI is 'high' and accordingly the differential output signals VOP and VOM. )
  • the integrator 137 serves to determine how high or low the differential signals SDC_0 and / SDC_0 remain during the same time period. That is, the integrator 137 checks whether or not the duty cycle ratio of the differential signals SDC_0 and / SDC_0 is 50%.
  • the comparator 138 compares the differential output signals VOP and VOM supplied from the integrator 137 and outputs the comparison output signal COMP_O 'high' or 'low' according to the comparison result.
  • the finite state machine 130B increases or decreases the bias code BIAS_C by 1 according to the comparison output signal COMP_O supplied from the comparator 138.
  • the bias circuit 130C supplies the first and second bias voltages BIAS0 and BIAS1 supplied to the first to third data receivers 110A to 110C according to the bias code BIAS_C supplied from the finite state machine 130B. Adjust the level.
  • the duty cycle ratio of the clock signal CLKO output from the clock signal recoverer 120 approaches 50%.
  • the clock signal CLKO having a 50% duty cycle ratio using the bias voltage generator 130 internally in the receiving circuit 100 without adjusting the code value of the clock signal recoverer 120 externally. ) Can be optimized to print.
  • FIG. 8 is a detailed block diagram of an embodiment of a clock signal recoverer 120 according to the present invention.
  • a data receiver is implemented as three data receivers, and outputs first to third data from them.
  • the first to third pulse generators 121A to 121C, the first to third latches 122A to 122C, the inverter 123, and the first delay unit 124A are provided.
  • the first pulse generator 121A detects a change in the first data DOA and generates a pulse having a predetermined short interval.
  • the second pulse generator 121B detects a change in the second data DOB and generates a pulse.
  • the third pulse generator 121C detects a change in the third data DOC and generates a pulse.
  • the inverter 123 inverts and outputs the data stored in the first latch 122A and the second latch 122B. For example, a change is generated in the first data DOA, and a pulse is output from the first pulse generator 121A, whereby a value (eg, 'high') of the first data DOA is changed to the first data DOA. It is stored in the first latch 122A and the second latch 122B. Accordingly, the PMOS transistor MP12 is turned off and the NMOS transistor MN12 is turned on. As a result, logic 'high' of the first data DOA is inverted and output to logic 'low' through the inverter 123.
  • the clock signal CLK output through the inverter 123 is converted into the clock signal CLKD through the third latch 122C and the first delay unit 124A, so that the first to third pulse generators 121A- 121C) is fed back.
  • the first delay unit 124A is data between the first to third data DOA, DOB, and DOC according to the delay time of the first to third data DOA, DOB, and DOC. It prevents malfunctions caused by data skew. That is, when the speeds of the first to third pulse generators 121A, 121B, and 121C are fast, the clock signal restorer 120 recognizes a small skew difference between the data as a change in data and the logic of the clock signal CLK0. Change the value. However, since the section due to the received data skew is not a section for generating the clock signal CLK0, the clock signal restorer 120 delays the data input and ignores the data skew.
  • factors affecting the clock signal recoverer 120 include not only the data skew, but also input speeds of the first to third data DOA, DOB, and DOC, and the clock signal restorer 120. Because of the performance and the like, a stable delay time cannot guarantee stable operation of the receiving circuit 100.
  • FIG. 9 is a detailed circuit diagram of an arbitrary pulse generator (for example, 121A) among the first to third pulse generators 121A to 121C.
  • the NMOS transistor MN21 and the PMOS transistor MP21 are connected to each other.
  • the first pass PAT1, the NMOS transistor MN22, and the PMOS transistor MP22, which are connected in pairs and a common connection terminal of one side is connected to the anode A, are connected in pairs, so that a common connection terminal of one side is connected to the A pass.
  • the second pass PAT2, the NMOS transistor MN23, and the PMOS transistor MP23 connected to the node A are connected in pairs, so that the common connection terminal of one side is the common connection terminal of the other side of the first pass PAT1.
  • the common connection terminal of the other side is connected to the third node PAT3, the NMOS transistor MN24 and the PMOS transistor MP24 connected to the non-node B in pairs, and the common connection terminal of the other side is connected to the second node.
  • a common connection terminal of the is provided with a fourth pass (PAT4) coupled to the non-node (B).
  • the data DO is directly supplied to the gate of the NMOS transistor MN23 of the third pass PAT3 and the gate of the PMOS transistor MP24 of the fourth pass PAT4.
  • the second inverter I21 inverts the data DO and outputs the inverted data / DO, which is the gate of the PMOS transistor MP23 of the third pass PAT3 and the fourth pass PAT4. It is supplied to the gate of the NMOS transistor MN24.
  • the second delay unit DL21 delays the inverted data / DO to output the delayed inverted data DD, which is the gate and the second pass of the NMOS transistor MN21 of the first pass PAT1. It is supplied to the gate of PMOS transistor MP22 of PAT2.
  • the third inverter I22 delays and outputs the delayed inversion data DD, which is a gate of the PMOS transistor MP21 of the first pass PAT1 and the NMOS transistor MN22 of the second pass PAT2. Is supplied to the gate.
  • the transistors MN21 of the first pass PAT1, the transistors MN23 of the MP21 and the third pass PAT3, Each MP23 is turned on. Accordingly, a left pass through which the anode A is connected to the non-node B through the NMOS transistors MN21 and MP21 and MN23 and MP23 is formed, and a second pass PAT2 and a fourth pass are formed.
  • the right pass through (PAT4) is broken.
  • the left pass through (PAT3) is broken.
  • the anode A and the non-node B may pass through the same path as the delay time. It is conducting. Accordingly, each time the data DO is changed, a section in which the anode A and the non-node B are conducted for the changed time is generated to generate the clock signal CLK accordingly.
  • FIG. 10 is a timing diagram illustrating an operation of the first to third pulse generators 121A to 121C.
  • the clock signal CLK having an interval AB turn on between the anode A and the non-node B is generated for the changed time.
  • the clock signal CLK generated as described above is inverted and output through the inverter 123 as described above. Accordingly, whenever the path as shown in FIG. 9 is formed, the clock signal restorer 120 toggles the clock signal CLK0.
  • FIG. 11 is an output waveform diagram of the clock signal restorer 120 when data skew exists in the first to third data DOA, DOB, and DOC, and a delay circuit is not provided in the clock signal restorer 120.
  • the 1-3 data DOA, DOB, and DOC are random data.
  • the clock signal is changed by data skew, and thereby the clock signal restorer 120 may malfunction.
  • the malfunction of the clock signal recoverer 120 is affected by the operating environment of the internal circuit as well as the skew as described above. If the operation speed of the clock signal restorer 120 is fast and the delay time is shorter than a predetermined value, the clock signal restorer 120 may better detect the skew.
  • the delay time of the first delay unit 124A is preferably implemented to have a multi-level delay time.
  • FIG. 12 is a detailed block diagram of another embodiment of the clock signal restorer 120 according to the present invention, in which the first delay unit 124A is replaced with the second delay unit 124B in comparison with FIG. 8. .
  • the second delayer 124B can adjust the delay time of the clock signal using the first to third codes CR0, CR1, and CR2, and also according to the data rate and the degree of skew between the data. The delay time of the clock signal can be adjusted appropriately.
  • the clock signal restorer 120 includes the second delay unit 124B as described above, it is possible to generate a normal clock signal without reacting to a small signal difference such as skew.
  • the clock signal reconstructor 120 as described above may deliberately make a dead zone to prevent a malfunction due to a small signal difference such as skew.
  • the second delay unit 124B is not limited to controlling the delay time of the clock signal using the first to third codes CR0, CR1, and CR2 as described above, but uses a plurality of codes required to clock the delay. You can adjust the delay time of the signal. As another example, the second delay unit 124B may adjust a delay time of a clock signal using an analog signal.
  • FIG. 13 is a detailed circuit diagram illustrating an exemplary embodiment of the second delay unit 124B.
  • a power supply terminal VDD is connected between an output terminal OUT and a gate is connected to an input terminal IN.
  • a PMOS transistor MP30 connected to the NMOS transistor MN30 connected between the output terminal OUT and the ground terminal VSS, and a gate connected to the input terminal IN, both terminals and a floating gate are connected to the PMOS transistor MP30.
  • PMOS transistors MP31, MP32, and MP33 for capacitors commonly connected to a power supply terminal VDD
  • NMOS transistors for capacitors with both terminals and floating gates commonly connected to the ground terminal VSS.
  • NMOS transistor MN34 an NMOS transistor MN35 having both terminals connected between the output terminal OUT and the NMOS transistor MN32, and a control code CR1 is input to a gate, and the output terminal ( An NMOS transistor MN36 having both terminals connected between the OUT and the NMOS transistor MN33 and a control code CR2 is input to the gate.
  • the NMOS transistors MN34, MN35, and MN36 are turned on by the control codes CR0, CR1, and CR2, and the PMOS transistors are turned on by the bar control codes CRB0, CRB1, and CRB2.
  • (MP34), (MP35), (MP36) are turned on, and capacitor transistors (MP31, MN31) and (MP32, MN32) connected between the power supply terminal (VDD) and the ground terminal (VSS) by their turn-on operation. ).
  • the number of (MP33, MN33) is determined. Accordingly, as the value of the control codes CR0, CR1, and CR2 increases, the capacitance value of the capacitor gradually increases, thereby increasing the delay time of the clock signal. Accordingly, the operation of the clock signal recoverer 120 can be stabilized by appropriately adjusting the clock signal delay time of the second delay unit 124B using the control codes CR0, CR1, and CR2.
  • FIG. 14 shows a waveform diagram of an output clock signal of the clock signal recoverer 120 having data skew and having a dead zone when inputting random data. As compared with FIG. 11, since there is a delay time, data skew is ignored and a clock signal is output.

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명은 MIPI(Mobile Industry Process Interface)의 C-PHY 스페시피케이션에서 사용할 수 있는 클럭신호 복원기를 구비한 수신회로의 안정적인 동작이 가능하고 별도로 바이어스 레벨을 제어할 필요가 없도록 한 기술에 관한 것이다. 이러한 본 발명은 클럭 복원기를 통해 수신 데이터의 샘플링을 위한 클럭신호를 복원할 때 클럭 복수 개의 수신된 데이터 스큐(data skew)에 의해 클럭신호 복원기의 오동작 발생을 방지하는 것을 특징으로 한다. 또한, 본 발명은 클럭신호를 근거로 제1,2바이어스전압을 생성하여 제1 내지 제3데이터 수신기(110A-110C)에 공급하되, 상기 제1 내지 제3데이터 수신기(110A-110C)로 하여금 50%의 듀티 사이클 비를 갖는 상기 복수 개의 데이터를 출력할 수 있도록 상기 제1,2 바이어스전압의 레벨을 제어하는 바이어스전압 생성기(130)를 포함하는 것을 특징으로 한다.

Description

다층신호를 위한 클럭신호 복원기를 구비한 수신회로
본 발명은 MIPI(Mobile Industry Process Interface)의 C-PHY 스페시피케이션에서 사용할 수 있는 클럭신호 복원기를 구비한 수신회로에 관한 것으로, 특히 클럭 복원기를 통해 수신 데이터의 샘플링을 위한 클럭신호를 복원할 때 복수 개의 수신된 데이터 스큐(data skew)에 의해 클럭신호 복원기의 오동작이 발생되는 것을 방지하고, 데이터 수신기들에 대하여 별도로 바이어스 레벨을 제어할 필요가 없도록 한 다층신호를 위한 클럭신호 복원기를 구비한 수신회로에 관한 것이다.
도 1은 종래 기술에 의한 다층신호를 위한 클럭신호 복원기를 구비한 수신회로의 블록도로서 이에 도시한 바와 같이, MIPI의 C-PHY 스페시피케이션에서 사용되는 복수 개의 데이터 수신기(10A-10C) 및 클럭신호 복원기(20)를 구비한다.
데이터 수신기(10A)는 작은 레벨로 스윙하는 데이터 입력신호(INA,INB)를 공급받아 CMOS 레벨의 데이터(DOA)를 출력한다. 데이터 수신기(10B)는 작은 레벨로 스윙하는 데이터 입력신호(INB,INC)를 공급받아 CMOS 레벨의 데이터(DOB)를 출력한다. 데이터 수신기(10C)는 작은 레벨로 스윙하는 데이터 입력신호(INC,INA)를 공급받아 CMOS 레벨의 데이터(DOC)를 출력한다. 데이터 수신기(10A-10C)의 바이어스 전압은 SPI로부터 공급되는 신호에 의해 결정된다. 데이터 수신기(10A-10C)는 가장 적합한 바이어스 레벨에서 동작할 때 지터가 최소가 된다.
클럭신호 복원기(20)는 상기 데이터 수신기(10A-10C)에서 출력되는 데이터(DOA,DOB,DOC)를 공급받아 이들의 변화가 감지될 때 마다 이전의 클럭신호를 반전시켜 클럭신호(CLK0)를 출력한다. 따라서, 클럭신호 복원기(20)는 상기 데이터(DOA,DOB,DOC) 중에서 어느 하나의 데이터가 계속해서 변화되는 경우 일정한 주파수의 클럭신호(CLK0)를 출력할 수 있게 된다. 상기 데이터(DOA,DOB,DOC)의 지터가 작을수록 상기 클럭신호 복원기(20)는 보다 우수한 성능을 발휘할 수 있게 된다. 따라서, 상기 데이터 수신기(10A-10C)가 적합한 바이어스 레벨로 동작할 경우 상기 클럭신호 복원기(20)에서 출력되는 클럭신호(CLK0)의 듀티 사이클 비(duty cycle ratio)는 50%에 가까워지게 진다.
도 2는 상기 데이터 수신기(10A-10C)에 각기 적용되는 공통 게이트 레벨 시프트회로도로서, 작은 레벨로 스윙하는 데이터 입력신호를 보다 큰 레벨로 스윙하는 데이터 입력신호로 증폭하는 역할을 한다. 여기서, 데이터 입력신호의 레벨에 따라 최적의 바이어스 전압 레벨이 다르므로, 데이터 입력신호의 레벨에 따라 엔모스 트랜지스터(MN1,MN2)의 바이어스전압(BIAS0)과 엔모스 트랜지스터(MN3,MN4)의 바이어스전압(BIAS1)의 레벨을 적절하게 조절할 필요가 있다.
왜냐하면, 바이어스 레벨에 따라 출력 공통(common) 레벨이 달라지면서 클럭신호의 듀티 사이클 비에 영향을 미칠 수 있기 때문이다. 따라서, 데이터 입력신호에 따라 최적화된 바이어스 전압이 존재한다는 것을 알 수 있다.
도 3은 도 2의 공통 게이트 레벨 시프트회로도에서 데이터 입력신호가 일정할 때 바이어스 레벨에 따른 아이 다이어그램(Eye Diagram)을 나타낸 것으로, 데이터 입력신호를 시간축에 놓고 일정한 주기로 잘라서 중첩시켜 놓은 것이다. 아이 다이어그램은 일정한 패턴의 데이터를 분석할 때 사용되는 것으로, 신호의 패턴이 일정하게 보일수록 좋은 신호라고 할 수 있다. 도 3의 시뮬레이션 결과를 보면 823mV에서 데이터 지터가 제일 작기 때문에 823mV를 중심으로 최적화 아이어스 레벨이 존재한다는 것을 알 수 있다.
도 4는 일정한 패턴의 입력신호에 대하여 도 2의 공통 게이트 레벨 시프트회로를 적용한 경우, 클럭신호 복원기(20)의 출력에 대한 아이 다이어그램을 나타낸 것이다. 바이어스 레벨에 따라 클럭신호의 듀티 사이클 비의 값이 차이가 나지만, 700mV와 850mV 사이에서 클럭신호의 듀티 사이클 비가 50%에 근접한 값을 나타내는 것을 알 수 있다.
도 5는 도 3과 도 4의 결과를 그래프로 나타낸 것으로, 듀티 사이클 비가 50%에 근접하는 최적화 바이어스 레벨의 구간을 확인할 수 있다. 즉, 클럭신호의 듀티 사이클 비가 50%가 되는 지점을 감지하여 바이어스 레벨을 조절하면 데이터 수신기(10A-10C) 측의 바이어스 레벨을 최적화시킬 수 있다.
그러나, 종래 기술에 의한 다층신호를 위한 클럭신호 복원기를 구비한 수신회로는 클럭 복원기를 통해 수신 데이터의 샘플링을 위한 클럭신호를 복원할 때 복수 개의 수신된 데이터 스큐(data skew)에 의해 클럭신호 복원기의 오동작이 발생되고, 데이터 수신기 측의 바이어스 레벨을 최적화시키는 기술이 구비되어 있지 않아 수신회로의 안정성을 확보하는데 어려움이 있다.
본 발명이 해결하고자 하는 과제는 클럭 복원기를 통해 수신 데이터의 샘플링을 위한 클럭신호를 복원할 때 복수 개의 수신된 데이터 스큐(data skew)에 의해 클럭신호 복원기의 오동작이 발생되는 것을 방지하고, 클럭신호의 듀티 사이클 비가 50%가 되는 지점을 감지하여 바이어스 레벨을 조절하는 방식으로 데이터 수신기 측의 바이어스 레벨을 최적화시키는데 있다.
상기 기술적 과제를 이루기 위한 본 발명의 실시예에 따른 다층신호를 위한 클럭신호 복원기를 구비한 수신회로는, 각기 다른 한 쌍의 차동 데이터 입력신호를 각기 공급받아 씨모스 레벨의 복수 개의 데이터 중에서 해당 데이터를 각기 출력하는 복수 개의 데이터 수신기; 및 상기 복수 개의 데이터의 변화가 감지될 때 마다 이전의 클럭신호를 반전시켜 클럭신호를 복원하는 클럭신호 복원기를 포함하되, 상기 클럭신호 복원기는 상기 복수 개의 데이터가 제1 내지 제3 데이터인 경우, 상기 제1 내지 제3 데이터 중에서 해당 데이터의 변화를 검출하여 그에 따른 펄스를 각기 생성하는 제1 내지 제3 펄스 발생기; 상기 제1 내지 제3 펄스 발생기에서 출력되는 펄스에 대응되는 데이터를 래치하는 제1래치 및 제2래치; 상기 제1래치 및 제2래치에 래치된 데이터에 따라 반전 동작하여 그에 따른 클럭신호를 출력하는 인버터; 상기 인버터에서 출력되는 상기 클럭신호를 래치하는 제3래치; 및 상기 제3래치에 래치된 상기 클럭신호를 상기 제1 내지 제3펄스 발생기 측으로 피드백하되, 상기 복수 개의 데이터 사이의 복수 개의 수신된 데이터 스큐(data skew)에 의해 오동작이 발생되지 않도록 상기 클럭신호의 지연시간을 조절하여 피드백하는 지연기를 포함하는 것을 특징으로 한다.
본 발명은 클럭 복원기를 통해 수신 데이터의 샘플링을 위한 클럭신호를 복원할 때 복수 개의 수신된 데이터 스큐(data skew)에 의해 클럭신호 복원기의 오동작이 발생되는 것을 방지하여 수신데이터를 정확하고 안정되게 샘플링할 수 있는 효과가 있다.
또한, 본 발명은 클럭신호 복원기를 통해 복원된 클럭신호의 듀티 사이클 비가 50%가 되는 지점을 감지하여 바이어스 레벨을 조절하는 방식으로 데이터 수신기 측의 바이어스 레벨을 최적화시킴으로써, 수신회로의 오동작이 방지되고 안정성이 보장되는 효과가 있다.
또한, 본 발명에 의한 수신회로는 별도로 바이어스 레벨을 조절할 필요가 없는 이점이 있다.
도 1은 종래 기술에 의한 클럭신호 복원기를 구비한 수신회로의 블록도이다.
도 2는 도 1에 적용되는 공통 게이트 레벨 시프트회로도이다.
도 3은 도 2의 공통 게이트 레벨 시프트회로도에서 데이터 입력신호가 일정할 때 바이어스 레벨에 따른 아이 다이어그램(Eye Diagram)을 나타낸 것이다.
도 4는 도 2의 공통 게이트 레벨 시프트회로를 적용한 경우 클럭신호 복원기의 출력에 대한 아이 다이어그램을 나타낸 것이다.
도 5는 도 3과 도 4의 결과를 그래프로 나타낸 것이다.
도 6은 본 발명에 따른 다층신호를 위한 클럭신호 복원기를 구비한 수신회로의 블록도이다.
도 7은 도 6에서 바이어스전압 생성기의 상세 블록도이다.
도 8은 본 발명에 따른 클럭신호 복원기에 대한 상세 블록도이다.
도 9는 도 8에서 제1 내지 제3 펄스 발생기의 상세 회로도이다.
도 10은 펄스 발생기 각 부에 공급되는 데이터의 타이밍도이다.
도 11은 제1-3데이터에 데이터 스큐가 존재하고 클럭신호 복원기에 지연회로가 구비되지 않은 경우 클럭신호 복원기의 출력 파형도이다.
도 12는 본 발명에 따른 클럭신호 복원기에 대한 다른 실시예의 상세 블록도이다.
도 13은 지연기의 상세 회로도이다.
도 14는 클럭신호 복원기의 출력 클럭신호에 대한 파형도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 6은 본 발명에 따른 다층신호를 위한 클럭신호 복원기를 구비한 수신회로의 블록도로서 이에 도시한 바와 같이 수신회로(100)는, MIPI의 C-PHY 스페시피케이션에서 사용되는 제1-3 데이터 수신기(110A-110C), 클럭신호 복원기(120) 및 바이어스전압 생성기(130)를 포함한다. 여기서, 상기 제1-3 데이터 수신기(110A-110C)는 3개의 데이터 수신기로 한정되는 것이 아니라, 필요로 하는 복수 개의 데이터 수신기로 구현될 수 있다.
제1데이터 수신기(110A)는 작은 레벨로 스윙하는 제1,2 데이터 입력신호(INA,INB)를 공급받아 CMOS 레벨의 제1데이터(DOA)를 출력한다. 제2데이터 수신기(110B)는 작은 레벨로 스윙하는 제2,3 데이터 입력신호(INB,INC)를 공급받아 CMOS 레벨의 제2데이터(DOB)를 출력한다. 제3데이터 수신기(110C)는 작은 레벨로 스윙하는 제3,1 데이터 입력신호(INC,INA)를 공급받아 CMOS 레벨의 제3데이터(DOC)를 출력한다.
클럭신호 복원기(120)는 상기 제1-3데이터 수신기(110A-110C)에서 출력되는 제1-3데이터(DOA,DOB,DOC)를 공급받아 이들의 변화가 감지될 때 마다 이전의 클럭신호를 반전시켜 제1-3데이터(DOA,DOB,DOC)의 샘플링에 사용되는 클럭신호(CLK0)를 복원한다. 따라서, 클럭신호 복원기(120)는 상기 제1-3데이터(DOA,DOB,DOC) 중에서 어느 하나의 데이터가 계속해서 변화되는 경우 일정한 주파수의 클럭신호(CLK0)를 출력할 수 있게 된다. 상기 제1-3데이터(DOA,DOB,DOC)의 지터가 작을수록 상기 클럭신호 복원기(120)는 보다 우수한 성능을 발휘할 수 있게 된다. 여기서, 상기 제1-3데이터 수신기(110A-110C)에서 출력되는 데이터의 개수는 상기와 같이 제1-3데이터(DOA,DOB,DOC)로 한정되는 것이 아니라 필요로 하는 복수 개의 데이터가 될 수 있다.
따라서, 상기 제1-3데이터 수신기(110A-110C)가 적합한 바이어스 레벨로 동작할 경우 상기 클럭신호 복원기(120)에서 출력되는 클럭신호(CLK0)의 듀티 사이클 비(ratio)는 50%에 가까워지게 진다.
이를 감안하여, 바이어스전압 생성기(130)는 상기 클록신호 복원기(120)로부터 클럭신호(CLK0)를 피드백하여 상기 클럭신호(CLK0)의 듀티 사이클 비를 50%로 유지하기 위한 바이어스전압(BIAS0,BIAS1)을 생성한다. 즉, 바이어스전압 생성기(130)는 제1,2바이어스전압(BIAS0,BIAS1)을 생성하여 제1-3데이터 수신기(110A- 110C)의 입력단에 공급하되, 제1-3데이터 수신기(110A-110C)로 하여금 상기 클럭신호(CLK0)의 듀티 사이클 비가 50%로 유지되도록 하는 제1-3데이터(DOA,DOB,DOC)를 출력할 수 있도록 제1,2바이어스전압(BIAS0, BIAS1)의 레벨을 제어한다.
도 7은 본 발명에 따른 상기 바이어스전압 생성기(130)의 구현예를 보인 상세 블록도로서 이에 도시한 바와 같이, 듀티 사이클 비 검출기(130A), 유한상태 머신(130B) 및 바이어스 회로(130C)를 구비한다.
듀티 사이클 비 검출기(130A)는 클럭신호(CLK0)로부터 차동신호를 생성하여 이들의 듀티 사이클 비가 50%인지의 여부를 판단하여 그에 따른 비교출력신호(COMP_O)를 출력한다. 이를 위해 상기 듀티 사이클 비 검출기(130A)는 단일/차동신호 변환기(131), 플립플롭(132), 제1지연기(133), 제1인버터(134), 제2지연기(135), 앤드게이트(136), 적분기(137) 및 비교기(138)를 구비한다.
단일/차동신호 변환기(131)는 상기 클럭신호 복원기(120)로부터 클럭신호(CLK0)를 공급받아 차동신호(SDC_0,/SDC_0)를 생성하여 적분기(137)의 입력신호로 공급한다.
플립플롭(132) 및 제1지연기(133)는 상기 클럭신호(CLK0)를 이용하여 적분기(137)의 클럭신호(CLKI)를 생성한다.
제1인버터(134)는 상기 클럭신호(CLKI)를 반전시켜 적분기(137)의 반전클럭신호(/CLKI)를 생성한다.
제2지연기(135) 및 앤드게이트(136)는 상기 플립플롭(132)의 반전출력신호를 이용하여 적분기(137)의 리셋신호(RESET)를 생성한다.
적분기(137)는 상기 클럭신호(CLKI)가 '하이'인 상태에서 상기 단일/차동신호 변환기(131)로부터 공급되는 차동신호(SDC_0,/SDC_0)를 적분하여 그에 따른 차동출력신호(VOP,VOM)를 출력한다. 적분기(137)는 같은 시간 동안에 차동신호(SDC_0,/SDC_0)가 얼마나 '하이'또는 '로우'를 유지하는지 파악하는 역할을 한다. 즉, 적분기(137)는 차동신호(SDC_0,/SDC_0)의 듀티 사이클 비가 50%인지 아닌지 확인하는 역할을 한다.
비교기(138)는 상기 적분기(137)로부터 공급되는 차동출력신호(VOP,VOM)를 비교하여 그 비교 결과에 따라 비교출력신호(COMP_O)를 '하이'또는 '로우'로 출력한다.
유한상태 머신(130B)은 상기 비교기(138)로부터 공급되는 비교출력신호(COMP_O)에 따라 바이어스코드(BIAS_C)를 1씩 증가시키거나 감소시킨다.
바이어스 회로(130C)는 상기 유한상태 머신(130B)으로부터 공급되는 바이어스코드(BIAS_C)에 따라 제1-3데이터 수신기(110A-110C)에 공급되는 제1,2바이어스전압(BIAS0),(BIAS1)의 레벨을 조절한다.
이에 따라, 클럭신호 복원기(120)에서 출력되는 클럭신호(CLKO)의 듀티 사이클 비가 50%에 근접하게 된다.
따라서, 클럭신호 복원기(120)의 코드값을 외부에서 디지털적으로 조절하지 않고도 수신회로(100)에서 내부적으로 상기 바이어스전압 생성기(130)를 이용하여 50% 듀티 사이클 비를 갖는 클럭신호(CLKO)가 출력되도록 최적화시킬 수 있다.
도 8은 본 발명에 따른 클럭신호 복원기(120)에 대한 실시예의 상세 블록도로서 이에 도시한 바와 같이 데이터 수신기가 3개의 데이터 수신기로 구현되어 이들로부터 제1 내지 제3 데이터가 출력되는 것을 예로 할 때, 제1 내지 제3 펄스 발생기(121A-121C), 제1 내지 제3 래치(122A-122C), 인버터(123) 및 제1지연기(124A)를 구비한다.
제1펄스 발생기(121A)는 제1데이터(DOA)의 변화를 검출하여 소정의 짧은 구간을 갖는 펄스를 발생한다. 제2펄스 발생기(121B)는 제2데이터(DOB)의 변화를 검출하여 펄스를 발생한다. 제3펄스 발생기(121C)는 제3데이터(DOC)의 변화를 검출하여 펄스를 발생한다.
따라서, 상기 제1-3데이터(DOA),(DOB),(DOC) 중에서 어느 하나의 데이터에 변화가 생기면 제1 내지 제3 펄스 발생기(121A-121C) 중에서 해당 펄스 발생기로부터 펄스가 출력되며, 이에 의해 해당 데이터가 제1래치(122A) 및 제2래치(122B)에 저장된다.
인버터(123)는 상기 제1래치(122A) 및 제2래치(122B)에 저장된 데이터를 반전시켜 출력한다. 예를 들어, 상기 제1데이터(DOA)에 변화가 발생되어 제1펄스 발생기(121A)로부터 펄스가 출력되고, 이에 의해 상기 제1데이터(DOA)의 값(예: '하이')이 상기 제1래치(122A) 및 제2래치(122B)에 저장된다. 이에 따라, 피모스 트랜지스터(MP12)가 턴오프되고 엔모스 트랜지스터(MN12)가 턴온된다. 이로 인하여 제1데이터(DOA)의 로직 '하이'가 상기 인버터(123)를 통해 로직 '로우'로 반전출력된다.
따라서, 상기 제1-3데이터(DOA),(DOB),(DOC)가 계속 변화되는 경우 상기 제1 내지 제3 펄스 발생기(121A-121C), 제1래치(122A) 및 제2래치(122B) 및 인버터(123)를 통해 클럭신호(CLK)를 생성할 수 있게 된다.
상기 인버터(123)를 통해 출력되는 클럭신호(CLK)는 제3래치(122C) 및 제1지연기(124A)를 통해 클럭신호(CLKD)로 변환되어 상기 제1 내지 제3 펄스 발생기(121A-121C) 측으로 피드백된다.
여기서, 제1지연기(124A)는 제1-3데이터(DOA),(DOB),(DOC)의 지연시간에 의한 제1-3데이터(DOA),(DOB),(DOC) 사이의 데이터 스큐(data skew)에 의해 오동작이 발생되는 것을 방지하는 역할을 한다. 즉, 제1-3펄스 발생기(121A),(121B), (121C)의 속도가 빠를 경우 클럭신호 복원기(120)는 데이터 간의 작은 스큐 차이도 데이터 변화로 인식하여 클럭신호(CLK0)의 로직값을 바꾼다. 하지만, 수신된 데이터 스큐(data skew)에 의한 구간은 클럭신호(CLK0)를 만들고자 하는 구간이 아니므로 클럭신호 복원기(120)는 데이터 입력을 지연 처리하여 데이터 스큐를 무시하도록 하는 역할을 한다. 참고로, 상기 클럭신호 복원기(120)에 영향을 끼치는 요소는 상기 데이터 스큐 뿐만 아니라 제1-3데이터(DOA),(DOB),(DOC)의 입력 속도, 클럭신호 복원기(120)의 성능 등이 있으므로 고정적인 지연시간으로는 수신회로(100)의 안정된 동작을 보장할 수 없다.
도 9는 상기 제1 내지 제3 펄스 발생기(121A-121C) 중에서 임의의 펄스 발생기(예: 121A)의 상세 회로도로서 이에 도시한 바와 같이, 엔모스 트랜지스터(MN21)와 피모스 트랜지스터(MP21)가 쌍으로 연결되어 일측의 공통 연결단자가 에이노드(A)에 연결된 제1패스(PAT1), 엔모스 트랜지스터(MN22)와 피모스 트랜지스터(MP22)가 쌍으로 연결되어 일측의 공통 연결단자가 상기 에이노드(A)에 연결된 제2패스(PAT2), 엔모스 트랜지스터(MN23)와 피모스 트랜지스터(MP23)가 쌍으로 연결되어 일측의 공통 연결단자는 상기 제1패스(PAT1)의 타측의 공통 연결단자와 연결되고 타측의 공통 연결단자는 비노드(B)에 연결된 제3패스(PAT3), 엔모스 트랜지스터(MN24)와 피모스 트랜지스터(MP24)가 쌍으로 연결되어 일측의 공통 연결단자는 상기 제2패스(PAT2)의 타측의 공통 연결단자와 연결되고 타측의 공통 연결단자는 상기 비노드(B)에 연결된 제4패스(PAT4)를 구비한다.
데이터(DO)가 직접 제3패스(PAT3)의 엔모스 트랜지스터(MN23)의 게이트와 제4패스(PAT4)의 피모스 트랜지스터(MP24)의 게이트에 공급된다. 제2인버터(I21)는 상기 데이터(DO)를 반전시켜 반전된 데이터(/DO)를 출력하며, 이는 제3패스(PAT3)의 피모스 트랜지스터(MP23)의 게이트와 제4패스(PAT4)의 엔모스 트랜지스터(MN24)의 게이트에 공급된다.
제2지연기(DL21)는 상기 반전된 데이터(/DO)를 지연시켜 지연된 반전데이터(DD)를 출력하며, 이는 제1패스(PAT1)의 엔모스 트랜지스터(MN21)의 게이트와 제2패스(PAT2)의 피모스 트랜지스터(MP22)의 게이트에 공급된다. 제3인버터(I22)는 상기 지연된 반전데이터(DD)를 지연시켜 출력하며, 이는 제1패스(PAT1)의 피모스 트랜지스터(MP21)의 게이트와 제2패스(PAT2)의 엔모스 트랜지스터(MN22)의 게이트에 공급된다.
예를 들어, 데이터(DO)와 지연된 반전데이터(DD)가 각각 '하이'일 때 제1패스(PAT1)의 트랜지스터(MN21),(MP21)와 제3패스(PAT3)의 트랜지스터(MN23), (MP23)가 각기 턴온된다. 이에 따라, 에이노드(A)가 상기 엔모스 트랜지스터(MN21,MP21), (MN23,MP23)를 통해 비노드(B)에 연결되는 좌측패스가 형성되고, 제2패스(PAT2)와 제4패스(PAT4)를 통하는 우측패스는 끊어진 상태가 된다.
다른 예로써, 데이터(DO)와 지연된 반전데이터(DD)가 각각 '로우'일 때에는 제2패스(PAT2)의 트랜지스터(MN22),(MP22)와 제4패스(PAT4)의 트랜지스터(MN24), (MP24)가 각기 턴온된다. 이에 따라, 에이노드(A)가 상기 엔모스 트랜지스터(MN22, MP22),(MN24,MP24)를 통해 비노드(B)에 연결되는 우측패스가 형성되고, 제1패스(PAT1)와 제3패스(PAT3)를 통하는 좌측패스는 끊어진 상태가 된다.
상기 지연된 반전데이터(DD)는 제2인버터(I21) 및 제2지연기(DL21)를 통해 지연된 데이터이므로 그 지연시간만큼 상기와 같은 패스를 통해 상기 에이노드(A)와 비노드(B)가 도통된다. 이에 따라, 상기 데이터(DO)가 변화될 때마다 그 변화된 시간만큼 상기 에이노드(A)와 비노드(B)가 도통되는 구간이 발생되어 그에 따른 상기 클럭신호(CLK)가 생성된다.
도 10은 상기 제1 내지 제3 펄스 발생기(121A-121C)의 동작을 나타낸 타이밍도이다. 상기 설명에서와 같이 데이터(DO)가 변화될 때마다 그 변화된 시간만큼 상기 에이노드(A)와 비노드(B)가 도통되는 구간(A-B turn on)을 갖는 상기 클럭신호(CLK)가 생성된다. 이렇게 생성되는 클럭신호(CLK)는 상기 설명에서와 같이 인버터(123)를 통해 반전되어 출력된다. 따라서, 상기 도 9에서와 같은 패스가 형성될 때마다 상기 클럭신호 복원기(120)가 토글(toggle) 동작하면서 상기 클럭신호(CLK0)를 복원하게 된다.
도 11은 상기 제1-3데이터(DOA,DOB,DOC)에 데이터 스큐가 존재하고 클럭신호 복원기(120)에 지연회로가 구비되지 않은 경우 클럭신호 복원기(120)의 출력 파형도이다. 여기서, 제1-3데이터(DOA,DOB,DOC)는 랜덤 데이터이다. 도 11을 참조하면, 데이터 스큐에 의해 클럭신호가 변화되는 것을 확인할 수 있으며, 이에 의해 클럭신호 복원기(120)가 오동작이 발생될 수 있다. 클럭신호 복원기(120)의 오동작은 상기와 같은 스큐 뿐만 아니라 내부 회로의 동작 환경에 의해 영향을 받는다. 만약, 클럭신호 복원기(120)의 동작 속도가 빠르고 지연시간이 일정치 이하로 짧은 경우 클럭신호 복원기(120)는 스큐를 더 잘 검출할 수 있게 된다. 따라서, 데이터 스큐 보다 긴 지연시간을 갖도록 해야 클럭신호 복원기(120)의 오동작을 방지할 수 있다. 그러나, 지연시간이 너무 길면 처리하는 데이터 속도가 빠를 경우 클럭신호 복원기(120)는 데이터의 변화를 인식하지 못하고, 이로 인하여 원하는 주파수의 클럭신호가 생성되지 않는다. 따라서, 상기 제1지연기(124A)의 지연시간을 적절한 값으로 설정할 필요가 있다. 이를 위해 상기 제1지연기(124A)는 멀티 레벨의 지연시간을 갖도록 구현하는 것이 바람직하다.
도 12는 본 발명에 따른 클럭신호 복원기(120)에 대한 다른 실시예의 상세 블록도로서 상기 도 8과 비교할 때 제1지연기(124A)를 제2지연기(124B)로 대체한 차이점이 있다. 상기 제2지연기(124B)는 통상의 지연기와 달리 제1-3코드(CR0,CR1,CR2)를 이용하여 클럭신호의 지연시간을 조절할 수 있을 뿐만 아니라 데이터 속도와 데이터 간 스큐의 정도에 따라 클럭신호의 지연시간을 적절하게 조절할 수 있다. 클럭신호 복원기(120)가 상기와 같은 제2지연기(124B)를 구비함으로써, 스큐와 같은 작은 신호 차이에 반응하지 않고 정상적인 클럭신호를 생성할 수 있다. 예를 들어, 상기와 같은 클럭신호 복원기(120)는 일부러 데드존을 만들어서 스큐와 같은 작은 신호 차이에 의해 오동작하는 것을 방지할 수 있다.
상기 제2지연기(124B)는 상기와 같이 제1-3코드(CR0,CR1,CR2)를 이용하여 클럭신호의 지연시간을 조절하는 것으로 한정되는 것이 아니라 필요로 하는 복수 개의 코드들을 이용하여 클럭신호의 지연시간을 조절할 수 있다. 다른 예로써, 상기 상기 제2지연기(124B)는 아날로그 신호를 이용하여 클럭신호의 지연시간을 조절할 수 있다.
도 13은 상기 제2지연기(124B)의 일실시 구현예를 보인 상세 회로도로서 이에 도시한 바와 같이, 전원단자(VDD)와 출력단자(OUT)의 사이에 연결되고 게이트가 입력단자(IN)에 연결된 피모스 트랜지스터(MP30), 상기 출력단자(OUT)와 접지단자(VSS)의 사이에 연결되고 게이트가 상기 입력단자(IN)에 연결된 엔모스 트랜지스터(MN30), 양측 단자 및 플로팅 게이트가 상기 전원단자(VDD)에 공통으로 연결된 커패시터용 피모스 트랜지스터(MP31),(MP32),(MP33), 양측 단자 및 플로팅 게이트가 상기 접지단자(VSS)에 공통으로 연결된 커패시터용 엔모스 트랜지스터(MN31), (MN32),(MN33), 상기 피모스 트랜지스터(MP31)의 게이트와 상기 출력단자(OUT)의 양측 단자가 연결되고 게이트에 바제어코드(CRB0)가 입력되는 피모스 트랜지스터(MP34), 상기 피모스 트랜지스터(MP32)의 게이트와 상기 출력단자(OUT)의 양측 단자가 연결되고 게이트에 바제어코드(CRB1)가 입력되는 피모스 트랜지스터(MP35), 상기 피모스 트랜지스터(MP33)의 게이트와 상기 출력단자(OUT)의 양측 단자가 연결되고 게이트에 바제어코드(CRB2)가 입력되는 피모스 트랜지스터(MP36), 상기 출력단자(OUT)와 상기 엔모스 트랜지스터(MN31)의 사이에 양측 단자가 연결되고 게이트에 제어코드(CR0)가 입력되는 엔모스 트랜지스터(MN34), 상기 출력단자(OUT)와 상기 엔모스 트랜지스터(MN32)의 사이에 양측 단자가 연결되고 게이트에 제어코드(CR1)가 입력되는 엔모스 트랜지스터(MN35), 상기 출력단자(OUT)와 상기 엔모스 트랜지스터(MN33)의 사이에 양측 단자가 연결되고 게이트에 제어코드(CR2)가 입력되는 엔모스 트랜지스터(MN36)을 구비한다.
도 13을 참조하면, 제어코드(CR0,CR1,CR2)에 의해 엔모스 트랜지스터(MN34), (MN35),(MN36)가 턴온되고, 바제어코드(CRB0,CRB1,CRB2)에 의해 피모스 트랜지스터(MP34),(MP35),(MP36)가 턴온되며, 이들의 턴온 동작에 의해 전원단자(VDD)와 접지단자(VSS)의 사이에 연결되는 커패시터용 트랜지스터(MP31,MN31), (MP32,MN32), (MP33,MN33)의 개수가 결정된다. 이에 따라, 상기 제어코드(CR0,CR1, CR2)의 값이 증가할수록 커패시터의 용량값이 점차 커지게 되고, 이에 의해 클럭신호의 지연시간이 증가하게 된다. 따라서, 상기 제어코드(CR0,CR1,CR2)를 이용하여 제2지연기(124B)의 클럭신호 지연시간을 적절하게 조절하여 클럭신호 복원기(120)의 동작을 안정화시킬 수 있다.
도 14는 데이터 스큐가 존재하고 랜던 데이터 입력 시 데드존을 갖는 클럭신호 복원기(120)의 출력 클럭신호에 대한 파형도를 나타낸 것이다. 상기 도 11과 비교할 때 지연시간이 존재하므로 데이터 스큐가 무시되고 클럭신호가 출력되는 것을 확인할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.

Claims (7)

  1. 각기 다른 한 쌍의 차동 데이터 입력신호를 각기 공급받아 씨모스 레벨의 복수 개의 데이터 중에서 해당 데이터를 각기 출력하는 복수 개의 데이터 수신기; 및
    상기 복수 개의 데이터의 변화가 감지될 때 마다 이전의 클럭신호를 반전시켜 클럭신호를 복원하는 클럭신호 복원기를 포함하되,
    상기 클럭신호 복원기는
    상기 복수 개의 데이터가 제1 내지 제3 데이터인 경우, 상기 제1 내지 제3 데이터 중에서 해당 데이터의 변화를 검출하여 그에 따른 펄스를 각기 생성하는 제1 내지 제3 펄스 발생기;
    상기 제1 내지 제3 펄스 발생기에서 출력되는 펄스에 대응되는 데이터를 래치하는 제1래치 및 제2래치;
    상기 제1래치 및 제2래치에 래치된 데이터에 따라 반전 동작하여 그에 따른 클럭신호를 출력하는 인버터;
    상기 인버터에서 출력되는 상기 클럭신호를 래치하는 제3래치; 및
    상기 제3래치에 래치된 상기 클럭신호를 상기 제1 내지 제3펄스 발생기 측으로 피드백하되, 상기 복수 개의 데이터 사이의 복수 개의 수신된 데이터 스큐(data skew)에 의해 오동작이 발생되지 않도록 상기 클럭신호의 지연시간을 조절하여 피드백하는 지연기를 포함하는 것을 특징으로 하는 다층신호를 위한 클럭신호 복원기를 구비한 수신회로.
  2. 제1항에 있어서, 상기 복수 개의 데이터는 제1 내지 제3데이터인 것을 특징으로 하는 다층신호를 위한 클럭신호 복원기를 구비한 수신회로.
  3. 제1항에 있어서, 상기 제1펄스 발생기 내지 제3펄스 발생기는
    에이노드와 비노드 사이에 직렬 연결된 제1패스 및 제3패스 및
    상기 제1패스 및 제3패스와 병렬 연결된 제2패스 및 제4패스를 구비하되,
    상기 제1내지 제4패스는 데이터 또는 반전된 데이터, 반전 및 지연된 데이터에 의해 선택적으로 상기 에이노드와 비노드 사이에 연결되는 것을 특징으로 하는 다층신호를 위한 클럭신호 복원기를 구비한 수신회로.
  4. 제1항에 있어서, 상기 지연기는
    양측 단자 및 플로팅 게이트가 전원단자에 공통으로 연결된 복수 개의 커패시터용 피모스 트랜지스터;
    양측 단자 및 플로팅 게이트가 접지단자에 공통으로 연결된 복수 개의 커패시터용 엔모스 트랜지스터; 및
    복수 개의 코드 중 해당 코드에 의해 턴온되어 상기 복수 개의 커패시터용 피모스 트랜지스터와 상기 복수 개의 커패시터용 엔모스 트랜지스터를 선택적으로 연결하여 목적한 커패시터 용량값을 갖도록 하는 복수 개의 모스 트랜지스터를 포함하는 것을 특징으로 하는 다층신호를 위한 클럭신호 복원기를 구비한 수신회로.
  5. 제1항에 있어서, 상기 수신회로는
    상기 클럭신호를 근거로 제1,2바이어스전압을 생성하여 상기 복수 개의 데이터 수신기에 공급하되, 상기 복수 개의 데이터 수신기로 하여금 상기 클럭신호의 듀티 사이클 비가 50%로 유지되도록 하는 상기 복수 개의 데이터를 출력할 수 있도록 상기 제1,2바이어스전압의 레벨을 제어하는 바이어스전압 생성기를 더 포함하되,
    상기 바이어스전압 생성기는
    클럭신호로부터 차동신호를 생성하여 이들의 듀티 사이클 비가 50%인지의 여부를 판단하여 그에 따른 비교출력신호를 발생하는 듀티 사이클 비 검출기;
    상기 비교출력신호에 따라 바이어스코드를 1씩 증가시키거나 감소시키는 유한상태 머신; 및
    상기 바이어스코드에 따라 상기 복수 개의 데이터 수신기에 공급되는 제1,2바이어스전압의 레벨을 조절하는 바이어스 회로를 포함하는 것을 특징으로 하는 다층신호를 위한 클럭신호 복원기를 구비한 수신회로.
  6. 제5항에 있어서, 상기 듀티 사이클 비 검출기는
    상기 클럭신호 복원기로부터 상기 클럭신호를 공급받아 상기 차동신호를 생성하는 단일/차동신호 변환기;
    같은 시간 동안에 상기 차동신호가 얼마나 '하이'또는 '로우'를 유지하는지 파악하기 위하여, 상기 차동신호를 적분하여 그에 따른 차동출력신호를 출력하는 적분기; 및
    상기 차동출력신호를 비교하여 그 비교 결과에 따라 상기 비교출력신호를 '하이' 또는 '로우'로 출력하는 비교기를 포함하는 것을 특징으로 하는 다층신호를 위한 클럭신호 복원기를 구비한 수신회로.
  7. 제6항에 있어서, 상기 듀티 사이클 비 검출기는
    상기 클럭신호를 이용하여 상기 적분기의 클럭신호를 생성하기 위해 직렬 연결된 플립플롭 및 제1지연기를 더 포함하는 것을 특징으로 하는 다층신호를 위한 클럭신호 복원기를 구비한 수신회로.
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