CN104579253A

CN104579253A - 一种具有抗扰特性的仿生时钟电路及其实现方法

Info

Publication number: CN104579253A
Application number: CN201510048774.6A
Authority: CN
Inventors: 常小龙; 张娅; 满梦华; 马贵蕾
Original assignee: Ordnance Engineering College of PLA
Current assignee: Ordnance Engineering College of PLA
Priority date: 2015-01-30
Filing date: 2015-01-30
Publication date: 2015-04-29
Anticipated expiration: 2035-01-30
Also published as: CN104579253B

Abstract

本发明提供了一种具有抗扰特性的仿生时钟电路及其实现方法。该仿生时钟电路包括若干用于产生同步时钟信号的神经元电路单元，神经元电路单元可以设置在芯片或PCB等的需要时钟信号的物理位置上，神经元电路单元之间通过突触电路相互连接形成耦合网络，突触电路能够对神经元电路单元进行调节，在干扰信号输入时，通过突触电路的调节，神经元电路单元依然可以产生与无干扰信号输入时相同的同步时钟信号，从而可减少因干扰造成的时钟抖动。神经元电路单元中的输出端用于输出同步时钟信号，使各部分终端单元电路接收到同步抗扰的时钟信号。发明可提高同步数字电路系统对复杂电磁干扰环境的适应能力，有效抵御外界干扰，维护电路系统的稳定运行。

Description

一种具有抗扰特性的仿生时钟电路及其实现方法

技术领域

本发明涉及一种时钟电路，具体地说是一种具有抗扰特性的仿生时钟电路及其实现方法。

背景技术

在同步数字集成电路或者PCB（Printed Circuit Board，印制电路板）等的时钟电路设计中，时钟信号对于系统的性能和稳定性起着决定性的作用。时钟信号的紊乱有可能导致数据运算、传输等一系列系统功能的错误，严重时甚至导致系统崩溃。

时钟信号的偏斜和抖动是时钟电路设计必须考虑的两个最为重要的问题。时钟信号的偏斜是指同一时钟信号到达不同终端的时间差。该问题一般可以通过信号时延解决。时钟信号的抖动是指实际时钟信号和理想时钟信号之间的偏差。抖动一般由信号干扰造成。随着制作工艺的进步，电路的尺寸不断减小，电路内部信号之间的串扰问题越来越严重。此外，由于各种用频设备逐渐增多，电路系统也将面临复杂的电磁干扰环境。

目前，传统主流的时钟电路的设计思想如图1所示。在传统的时钟电路中，通常由时钟源负责生成时钟信号，同时，时钟源将时钟信号以树的形式传输到各输出端中，输出端为单元电路（电路子模块或系统）提供时钟信号。虽然可以通过信号时延解决时钟信号偏差问题，使单元电路接收到同步的时钟信号，但是，无法解决串扰和电磁干扰引起的时钟信号抖动问题。由于存在单一时钟源，某一支路上时钟信号受到干扰后往往会影响所在支路上所有的单元电路，而时钟源受到干扰后会对整个系统产生影响。

随着电路规模不断提高，时钟电路也越来越复杂，直接表现为时钟电路控制的单元电路的数目越来越多、时钟信号线的数量和长度急剧增加。由于电磁场到电路耦合机制较为复杂，因此通过屏蔽、接地、滤波等传统电磁兼容与防护手段很难完全将电磁干扰消除，再加上电路或芯片内部的电磁兼容问题，这就加剧了数字电路的时钟信号抖动问题。在恶劣的电磁干扰环境下，时钟信号的不稳定将会导致芯片计算出错的概率增加，严重时会导致整个系统崩溃。传统的时钟电路设计方法难以抵抗复杂电磁环境的干扰，亟待新的设计思路。

发明内容

本发明的目的之一就是提供一种具有抗扰特性的仿生时钟电路，以解决传统的时钟电路难以抵抗复杂电磁环境干扰的问题。

本发明的目的之二就是提供一种具有抗扰特性的仿生时钟电路的实现方法，采用该方法可有效屏蔽外界的干扰信号，依然输出与无干扰信号时相同的时钟信号。

本发明的目的之一是这样实现的：一种具有抗扰特性的仿生时钟电路，包括若干用于产生同步时钟信号的神经元电路单元，所述神经元电路单元之间通过突触电路相互连接形成耦合网络；

所述神经元电路单元包括输入端、膜电容和输出端；所述输入端用于接收外界的输入信号；所述膜电容的一端接地，所述膜电容的另一端为非接地端，所述膜电容在所述输入信号的作用下反复充放电，使得所述输出端输出脉冲信号，该脉冲信号即为所述神经元电路单元所产生的时钟信号；

所述突触电路的两端分别连接相互连接的两个神经元电路单元中的所述膜电容的非接地端；所述突触电路用于对相互连接的两个神经元电路单元进行调节，一方面使得相互连接的两个神经元电路单元产生同步的时钟信号，另一方面在有干扰信号输入时，通过所述突触电路的同步调节，使得神经元电路单元输出无干扰的时钟信号。

所述神经元电路单元为积分发放神经元电路单元；所述神经元电路单元还包括第一开关、第二开关、比较电路和延时电路；

所述第二开关与所述膜电容并联，所述第二开关与所述第一开关的开关状态截然相反；当所述第一开关闭合时，所述第二开关断开，此时由所述输入端接收的外界的输入信号经所述第一开关后对所述膜电容进行充电；当所述第一开关断开时，所述第二开关闭合，此时所述膜电容进行放电；

所述比较电路与所述膜电容的非接地端和所述延时电路相接，所述比较电路用于使所述膜电容的电压与放电阈值比较，当所述膜电容的电压大于放电阈值时，输出高电平信号，反之则输出低电平信号；

所述延时电路与所述输出端相接，所述延时电路用于对由所述比较电路输出的信号的周期进行调节，调节后的信号由所述输出端输出。

所述突触电路为有源器件或无源器件。

所述耦合网络为链式耦合网络或环式耦合网络。

本发明的目的之二是这样实现的：一种具有抗扰特性的仿生时钟电路的实现方法，包括如下步骤：

a、设置若干神经元电路单元；所述神经元电路单元包括输入端、膜电容和输出端；所述输入端用于接收外界的输入信号；所述膜电容的一端接地，所述膜电容的另一端为非接地端；

b、设置突触电路，使若干神经元电路单元之间通过突触电路相互连接形成耦合网络；所述突触电路的两端分别连接相互连接的两个神经元电路单元中的所述膜电容的非接地端；

c、所述神经元电路单元的输入端接收外界的输入信号，所述膜电容在所述输入信号的作用下进行充电；

d、待所述膜电容的电压大于放电阈值时，由所述神经元电路单元的输出端输出高电平信号；

e、之后所述膜电容进行放电，由所述神经元电路单元的输出端输出低电平信号；

f、重复步骤c~e，所述膜电容反复充放电，进而使得所述神经元电路单元的输出端输出脉冲信号；

g、当相互连接的两个神经元电路单元的输出端输出的脉冲信号不同步时，由连接两个神经元电路单元的突触电路对神经元电路单元进行调节，使相互连接的两个神经元电路单元的输出端输出同步脉冲信号；

h、当相互连接的两个神经元电路单元中的其中一个的输入端接收外界的干扰信号时，由连接两个神经元电路单元的突触电路对神经元电路单元进行同步调节，使神经元电路单元输出无干扰的时钟信号。

步骤b中所述突触电路为有源器件或无源器件。

步骤b中所述耦合网络为链式耦合网络或环式耦合网络。

目前，神经系统优异的抗扰特性已为人们所接受，提高电子系统的抗扰性可以借鉴神经系统的信息处理方式。从工程实现的角度来看，人们模拟神经信息处理的方式可以利用神经元电路和突触电路来实现类神经结构的电路，从而把神经信息处理抗扰机制映射到电路系统中。已有研究表明神经元之间的同步放电行为可以极大地抑制噪声干扰。本发明正是借鉴神经元同步放电行为对噪声的抑制特性而设计的。

本发明通过设置使神经元电路单元模仿生物神经元。神经元电路单元可以根据需要设置在芯片或PCB等的需要时钟信号的物理位置上，其用于把接收的电压信号转换为一定频率的脉冲信号。神经元电路单元之间通过突触电路相互连接形成耦合网络，突触电路能够对神经元电路单元进行调节，在干扰信号输入神经元电路单元时，由于有突触电路的调节作用，因此神经元电路单元依然可以产生与无干扰信号输入时相同的同步时钟信号，从而可减少因干扰造成的时钟抖动。神经元电路单元中的输出端用于输出神经元电路单元所产生的时钟信号，使各部分终端单元电路接收到同步抗扰的时钟信号。

本发明可提高同步数字电路系统对复杂电磁干扰环境的适应能力，有效抵御外界干扰，维护电路系统的稳定运行。

本发明具有以下优点和积极效果：

1、本发明给出的具有抗扰特性的仿生时钟电路中，时钟信号的产生和分布是一个统一的过程。分布在芯片或PCB上不同物理位置处的神经元电路单元均可以产生时钟信号。

2、神经元电路单元之间通过突触电路建立耦合连接后，不同物理位置上神经元电路单元之间实现同步放电，降低了不同物理位置上时钟信号的偏斜。

3、多个位置上神经元电路单元的同步放电行为也将抑制电路间串扰和电磁干扰带来的影响，降低了时钟信号的抖动，提高了时钟信号的稳定性。

4、不需要增加额外的防抖动保护电路，在时钟信号传递的同时即形成抗扰作用。

附图说明

图1是传统主流的时钟电路的结构框图。

图2是本发明中单个神经元电路单元的结构示意图。

图3是本发明中两个相互连接的神经元电路单元的结构示意图。

图4是本发明中的链式耦合网络结构示意图。

图5是本发明中的环式耦合网络结构示意图。

图6是由20个CMOS积分发放神经元电路单元所形成的环式耦合网络结构示意图。

图7是图6中每一个CMOS积分发放神经元电路单元的结构示意图。

图8是在噪声干扰环境下神经元电路单元输入信号的波形示意图。

图9是神经元电路单元的放电波形示意图；其中，图9（a）是无噪声时单个神经元电路单元的放电波形示意图，图9（b）是有噪声时单个神经元电路单元的放电波形示意图，图9（c）是有噪声时20个耦合同步的神经元电路单元的放电波形示意图。

图10是神经元电路单元的放电频率示意图；其中，图10（a）是无噪声时单个神经元电路单元的放电频率示意图，图10（b）是有噪声时单个神经元电路单元的放电频率示意图，图10（c）是有噪声时20个耦合同步的神经元电路单元的放电频率示意图。

图11是神经元电路单元的放电频率示意图；其中，图11（a）是编号为1的神经元电路单元的放电频率示意图，图11（b）是编号为5的神经元电路单元的放电频率示意图，图11（c）是编号为15的神经元电路单元的放电频率示意图。

具体实施方式

本发明所提供的具有抗扰特性的仿生时钟电路包括若干神经元电路单元，这些神经元电路单元可以根据需要设置在芯片或PCB等上各个不同的、需要时钟信号输入的物理位置上，这样可以减少布线长度，神经元电路单元负责生成时钟信号。神经元电路单元之间通过突触电路连接，形成耦合网络，耦合连接的神经元电路单元产生频率相同的同步脉冲信号，实现不同物理位置上神经元电路单元的耦合同步。神经元电路单元耦合后所形成的同步放电行为，能使不同物理位置上神经元电路单元产生的时钟信号在理论上达到零偏斜，同时也可以对电磁噪声造成的时钟信号抖动形成抑制作用，实现时钟信号的同步和抗扰特性。

实施例1，一种具有抗扰特性的仿生时钟电路及其实现方法。

本实施例中的神经元电路单元是一类积分发放神经元电路单元，其结构示意图如图2所示。神经元电路单元包括输入端21、反相器22、第一开关23、第二开关24、膜电容（C_m）25、比较电路26、延时电路27和输出端28。

输入端21与第一开关23相接，输入端21用于接收外界输入的信号，输入端21所接收到的信号作为相应神经元电路单元的输入信号。

第一开关23分别与输入端21、反相器22和膜电容25相接。反相器22输出的信号用于控制第一开关23闭合（或称导通）或断开（或称截止），一般情况下，反相器22输出的信号为高电平时，控制第一开关23闭合，反相器22输出的信号为低电平时，控制第一开关23断开。

膜电容25的功能是模拟神经元细胞的膜电容效应。膜电容25一端与第一开关23相接，另一端接地。在第一开关23闭合时，膜电容25充电。

第二开关24与膜电容25并联，同时，第二开关24还与输出端28相接。输出端28输出的信号用于控制第二开关24闭合或断开。第一开关23断开时，第二开关24闭合，此时膜电容25通过第二开关24放电。

比较电路26与膜电容25的非接地端和延时电路27相接，用于使膜电容25两端的电压与放电阈值比较，在膜电容25两端的电压大于放电阈值时，输出高电平信号，反之则输出低电平信号，即比较电路26用来形成高、低电平信号的跳变。放电阈值一般是在比较电路26中预设好的。

延时电路27分别与比较电路26和输出端28相接，延时电路27用于调节由比较电路26输出的信号的周期。

输出端28与延时电路27、反相器22和第二开关24相接，输出端28用于输出脉冲信号，输出端28输出的脉冲信号一方面作为相应神经元电路单元的输出信号，另一方面用于控制第二开关24闭合或断开。

反相器22与输出端28和第一开关23相接，输出端28输出的脉冲信号经反相器22反向后控制第一开关23闭合或断开，而输出端28输出的脉冲信号直接控制第二开关24闭合或断开，因此，第一开关23和第二开关24，两者中任意一个处于闭合状态时，另一个处于断开状态，即两者的开关状态截然相反。

本发明中的神经元电路单元能够在输入刺激信号作用下产生周期的振荡信号，形成时钟信号。下面简单描述时钟信号的形成过程：

当输出端28输出低电平信号时，该低电平信号经反相器22反向后变为高电平信号，高电平信号控制第一开关23闭合，而输出端28输出的低电平信号控制第二开关24断开，此时，输入端21接收外界信号，外界信号通过第一开关23对膜电容25进行充电。当膜电容25两端电压（或称非接地端电位）大于放电阈值时，由输出端28输出高电平信号，此时第一开关23断开，而与膜电容25并联的第二开关24闭合，膜电容25通过第二开关24放电。膜电容25反复充放电，从而实现将接收的输入刺激信号转换成一定频率的脉冲信号（即时钟信号）。

如图3所示，两个神经元电路单元之间通过突触电路29实现耦合连接，突触电路29可以为有源器件（例如三极管、MOS管等）或无源器件（例如电阻、忆阻器等），还可以是由有源器件或无源器件形成的电路（例如差分放大电路和比较电路）等。本实施例中突触电路29为电阻，其他实施例中突触电路还可以由差分放大电路和比较电路等构成，只是电阻相比较差分放大电路和比较电路而言，其结构及实现过程更加简单。突触电路29的两端分别连接两个神经元电路单元中膜电容的非接地端，即两个神经元电路单元之间耦合的位置发生在膜电容的非接地端。突触电路29接收的信号即是膜电容两端的电压信号。

突触电路29的主要功能在于连接各神经元电路单元形成网络，同时对相互连接的两个神经元电路单元中膜电容两端的电压进行比较，并在比较结果的指导下对神经元电路单元进行调节，以使神经元电路单元输出同步的时钟信号，并抑制噪声干扰。下面对神经元电路单元之间可实现时钟信号同步、且抗干扰的过程进行详细描述。

当膜电容两端电压（或称膜电容非接地端电位）大于放电阈值θ时，神经元电路单元就输出一个脉冲信号。因此，神经元电路单元同步信号输出的关键在于保持膜电容两端电压的同步。突触电路可以实时地对互连的两个神经元电路单元进行调节。假设神经元电路单元k与神经元电路单元1相连，如图3所示，图3中上面方框所示为神经元电路单元k，下面方框所示为神经元电路单元1，两者之间通过突触电路29连接。根据神经元电路单元k中膜电容非接地端电位（简称膜电位）a_k和神经元电路单元1中膜电容非接地端电位a₁的关系，存在以下三种情况：

（1）当膜电位a_k和a_l均大于放电阈值θ时，神经元电路单元k的输出端和神经元电路单元1的输出端均输出高电平信号，即out_k=out_l=1，此时无需对神经元电路单元进行调节。

（2）当膜电位a_k和a_l中只有一个大于放电阈值θ时，即对应out_k=1，out_l=0或out_k=0，out_l=1。以out_k=1，out_l=0为例，此时，突触电路29需要向神经元电路单元l提供调节，由于膜电位a_k大于放电阈值θ，膜电位a_l小于放电阈值θ，神经元电路单元k通过突触电路29向神经元电路单元1中的膜电容充电，直到膜电位a_k和a_l均大于放电阈值θ。反之，则需要向神经元电路单元k提供调节。

（3）当膜电位a_k和a_l均小于放电阈值θ时，即对应out_k=out_l=0，神经元电路单元k和神经元电路单元1中的膜电容均处于充电状态；充电过程中，当膜电位a_k和a_l同时大于放电阈值θ时，突触电路29无需调节，当膜电位a_k和a_l只有一个大于放电阈值θ时，突触电路29按照（2）对神经元电路单元进行调节。

当输入独立的干扰噪声信号时，突触电路29对有干扰噪声信号的神经元电路单元进行调节，具体调节过程与上面所描述的调节神经元电路单元实现同步放电一样，使有干扰噪声信号的神经元电路单元输出与无干扰时一样的同步的时钟信号，从而实现抑制噪声、抗干扰。

神经元电路单元之间的耦合关系可以根据神经元电路单元之间的物理位置建立链式或环式耦合关系，从而形成链式耦合网络，如图4所示，或者形成环式耦合网络，如图5所示。图4和图5中，黑色节点表示神经元电路单元，神经元电路单元之间的连线表示突触电路耦合连接。图4中，相邻两个神经元电路单元之间通过突触电路建立耦合连接，最终形成一个链式的耦合网络。图5中，每一个神经元电路单元与最邻近的四个神经元电路单元之间通过突触电路建立耦合连接，最终形成一个环式的耦合网络。

当然，除了图4和图5所示的两种耦合网络外，还可以形成其他形式的、有规律的或者无规律的耦合网络。只是，图4和图5所示的两种耦合网络，是比较简单的两种网络，并且能够很好地满足电路功能，可以降低仿生时钟电路模型实现的难度。

另外，神经元电路单元除了可以为积分发放神经元电路单元外，还可以为其他结构的神经元电路单元，对此本发明并无特别限制。但是，应该满足神经元电路单元最基本的要求，即神经元电路单元至少要包括输入端、膜电容和输出端；输入端用于接收外界的输入信号；膜电容的一端接地，膜电容的另一端为非接地端；膜电容在输入信号的作用下反复充放电，使得输出端输出脉冲信号，该脉冲信号即为神经元电路单元所产生的时钟信号。突触电路的两端分别连接相互连接的两个神经元电路单元中的膜电容的非接地端。

实施例2，一种具有抗扰特性的仿生时钟电路及其仿真验证。

如图6所示，图中示出了20个节点，每一个节点代表一个CMOS积分发放神经元电路单元，节点的编号（1~20）即是神经元电路单元的编号。神经元电路单元之间的连线为突触电路，突触电路为电阻。神经元电路单元之间的连接方式采用了图5所示的环式耦合连接方式。

每个CMOS积分发放神经元电路单元的具体结构如图7所示，图7中，反相器inv₁~inv₁₂实质作用等同于实施例1中（见图2）的比较电路26和延时电路27；本实施例中没有设置实施例1中的反相器22，本实施例中PMOS晶体管P_l等同于实施例1中的第一开关23，本实施例中NMOS晶体管N₁等同于实施例1中的第二开关24，PMOS晶体管P_l和NMOS晶体管N₁均在输出端输出的信号的控制下实现导通或截止，且两者的导通、截止状态截然相反。

当输出端输出低电平信号时，即out=0时，PMOS晶体管P_l导通，NMOS晶体管N₁截止，外界信号V_s对膜电容C_m充电；膜电容C_m两端电压大于放电阈值后，输出端输出高电平信号，即out=1，PMOS晶体管P_l截止，与膜电容C_m并联的NMOS晶体管N₁通道打开，膜电容C_m放电。膜电容C_m反复充放电，把接收的电压信号编码成一定频率的时钟信号。

上述各个器件参数的具体设置如下：处于充电通路的PMOS晶体管P₁的沟道宽度为2 μm，长度为300 nm。处于放电通路的NMOS晶体管N₁的沟道宽度为2 μm，长度为350 nm，膜电容C_m=10 pF，突触电路阻值R=1 KΩ。

为说明仿生时钟电路的抗干扰特性，利用Hspice电路分析工具，对该仿生时钟电路进行仿真验证。仿真实验的条件设置如下：仿生时钟电路中所有神经元电路单元受到3V直流电压刺激信号的输入。同时，为模拟电路的电磁干扰环境，向每个神经元电路单元的输入信号中加入高斯噪声，其均值μ=0，方差σ ²=3，神经元电路单元之间的噪声相互独立。如图8所示，在噪声干扰环境下，神经元电路单元输入信号的波形呈不规则毛刺状，不再是单一稳定值，表现出很大的噪声干扰。

见图9~图11，图9~图11示出了仿生时钟电路的抗干扰特性的仿真结果。图9中，图9（a）为无噪声时单个神经元电路单元的放电波形，图9（b）为噪声环境下单个神经元电路单元的放电波形，图9（c）为噪声环境下20个耦合同步神经元电路单元的放电波形。由图9可知，无噪声时神经元电路单元产生了频率为200Mhz的时钟信号，在噪声环境下，无耦合的单个神经元电路单元的放电行为受到很大干扰，时钟信号的周期发生随机波动，时钟信号发生抖动。20个神经元电路单元耦合同步后，噪声环境下神经元电路单元的放电波形十分接近无噪声时神经元电路单元的放电波形，形成了较为稳定的时钟信号。图10为与图9对应的神经元电路单元的瞬时放电频率（即相邻两个上升沿时间间隔的倒数），即图10（a）为无噪声时单个神经元电路单元的放电频率，图10（b）为噪声环境下单个神经元电路单元的放电频率，图10（c）为噪声环境下20个耦合同步神经元电路单元的同步放电频率。可见，在噪声环境下，耦合同步的神经元电路单元产生的时钟信号频率与无噪声情况下神经元电路单元产生的时钟信号频率相似，误差在可接受范围内，仿生时钟电路的频率较为稳定，具有抑制噪声干扰的特性。图11给出了噪声环境下三个不同编号神经元电路单元的放电频率，图11（a）为编号为1的神经元电路单元的放电频率，图11（b）为编号为5的神经元电路单元的放电频率，图11（c）为编号为15的神经元电路单元的放电频率。可以看到，在仿生时钟电路中不同位置上的神经元电路单元形成了同步放电行为。因此，仿生时钟电路不同神经元电路单元之间可以形成同步的时钟信号，满足了各终端节点对同步时钟信号的时序要求。

Claims

1.一种具有抗扰特性的仿生时钟电路，其特征是，包括若干用于产生同步时钟信号的神经元电路单元，所述神经元电路单元之间通过突触电路相互连接形成耦合网络；

2.根据权利要求1所述的具有抗扰特性的仿生时钟电路，其特征是，所述神经元电路单元为积分发放神经元电路单元；所述神经元电路单元还包括第一开关、第二开关、比较电路和延时电路；

所述延时电路与所述输出端相接，所述延时电路用于对所述比较电路输出的信号的周期进行调节，调节后的信号由所述输出端输出。

3.根据权利要求1所述的具有抗扰特性的仿生时钟电路，其特征是，所述突触电路为有源器件或无源器件。

4.根据权利要求1所述的具有抗扰特性的仿生时钟电路，其特征是，所述耦合网络为链式耦合网络或环式耦合网络。

5.一种具有抗扰特性的仿生时钟电路的实现方法，其特征是，包括如下步骤：

6.根据权利要求5所述的具有抗扰特性的仿生时钟电路的实现方法，其特征是，步骤b中所述突触电路为有源器件或无源器件。

7.根据权利要求5所述的具有抗扰特性的仿生时钟电路的实现方法，其特征是，步骤b中所述耦合网络为链式耦合网络或环式耦合网络。