JPH08235850A - 可変幅データ転送用深度／幅調節可能ｆｉｆｏバッファ - Google Patents
可変幅データ転送用深度／幅調節可能ｆｉｆｏバッファInfo
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- JPH08235850A JPH08235850A JP7346248A JP34624895A JPH08235850A JP H08235850 A JPH08235850 A JP H08235850A JP 7346248 A JP7346248 A JP 7346248A JP 34624895 A JP34624895 A JP 34624895A JP H08235850 A JPH08235850 A JP H08235850A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/3879—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set
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Abstract
(57)【要約】
【課題】 可変幅データの転送に対応可能な深度／幅調
節可能ＦＩＦＯバッファ（６５）を提供する。 【解決手段】 ＦＩＦＯバッファ（６５）は、２部分か
ら成るリード／ライト・レジスタ（７３,７５）を有
し、これらを各々独立に制御して、１６ビット・ワード
が転送される際にもＦＩＦＯバッファ（６５）内のレジ
スタ空間を無駄にすることなく、１６ビット・ワードま
たは３２ビット・ワードの転送を可能にする。ＦＩＦＯ
バッファ（６５）を狭めて１６ビット・ワードを転送す
るとき、記憶空間は深められる。これによって、１６ビ
ット並列データまたは３２ビット並列データのいずれを
インターフェースする場合でも、ＦＩＦＯバッファ・レ
ジスタ（７２）を最大限利用することができる。ＦＩＦ
Ｏバッファ（６５）はホスト・プロセッサに対してのみ
スレーブとなるバッファであり、ＦＩＦＯバッファ（６
５）にデータ出力の開始することはできないが、構造を
簡単かつ小型に保つことができる。
節可能ＦＩＦＯバッファ（６５）を提供する。 【解決手段】 ＦＩＦＯバッファ（６５）は、２部分か
ら成るリード／ライト・レジスタ（７３,７５）を有
し、これらを各々独立に制御して、１６ビット・ワード
が転送される際にもＦＩＦＯバッファ（６５）内のレジ
スタ空間を無駄にすることなく、１６ビット・ワードま
たは３２ビット・ワードの転送を可能にする。ＦＩＦＯ
バッファ（６５）を狭めて１６ビット・ワードを転送す
るとき、記憶空間は深められる。これによって、１６ビ
ット並列データまたは３２ビット並列データのいずれを
インターフェースする場合でも、ＦＩＦＯバッファ・レ
ジスタ（７２）を最大限利用することができる。ＦＩＦ
Ｏバッファ（６５）はホスト・プロセッサに対してのみ
スレーブとなるバッファであり、ＦＩＦＯバッファ（６
５）にデータ出力の開始することはできないが、構造を
簡単かつ小型に保つことができる。
Description
【０００１】
【産業上の利用分野】Smolansky et al.による"APPARAT
US AND METHOD FOR INSERTING AN ADDRESS WITHIN A DA
TA STREAM IN A DATA PROCESSG SYSTEM"と題され、弁理
士整理番号SC0365EIを有する関連出願が、本願と同時に
出願され、同一譲受人に譲渡された。
US AND METHOD FOR INSERTING AN ADDRESS WITHIN A DA
TA STREAM IN A DATA PROCESSG SYSTEM"と題され、弁理
士整理番号SC0365EIを有する関連出願が、本願と同時に
出願され、同一譲受人に譲渡された。
【０００２】本発明は、一般的に先入れ先出し（ＦＩＦ
Ｏ）メモリに関し、更に特定すれば、可変幅データ転送
用深度／幅調節可能ＦＩＦＯバッファに関するものであ
る。
Ｏ）メモリに関し、更に特定すれば、可変幅データ転送
用深度／幅調節可能ＦＩＦＯバッファに関するものであ
る。
【０００３】
【従来の技術】デジタル信号処理は、規則的な間隔でサ
ンプルされデジタル化されたリード・タイム信号の算術
的処理である。デジタル信号プロセッサ(DSP:digital s
ignalprocessor)は、信号のフィルタ処理、混合および
比較のようなデジタル信号処理機能を実行するものであ
る。データ処理システムの中には、ＤＳＰがホスト・プ
ロセッサ内に含まれており、デジタル信号処理の作業(c
hores)に対処するものもある。ホスト・プロセッサは、
例えば、マイクロコンピュータまたはマイクロプロセッ
サを含んでもよい。
ンプルされデジタル化されたリード・タイム信号の算術
的処理である。デジタル信号プロセッサ(DSP:digital s
ignalprocessor)は、信号のフィルタ処理、混合および
比較のようなデジタル信号処理機能を実行するものであ
る。データ処理システムの中には、ＤＳＰがホスト・プ
ロセッサ内に含まれており、デジタル信号処理の作業(c
hores)に対処するものもある。ホスト・プロセッサは、
例えば、マイクロコンピュータまたはマイクロプロセッ
サを含んでもよい。
【０００４】場合によっては、ホスト・プロセッサとＤ
ＳＰとの間で比較的大量のデータを転送しなければなら
ないことがある。２つのプロセッサ間でデータを転送す
る場合、これら２つのプロセッサ間に互換性がないこ
と、例えば、２つのプロセッサが異なるクロックで動作
する可能性があるなどのために、直接転送ができない場
合がある。この場合、非同期的に動作するバッファ・メ
モリを用いればよい。データは、受信側プロセッサによ
って受信可能となる前に、まずバースト状で送信側プロ
セッサによってバッファ・メモリに転送される。しかし
ながら、バッファ・メモリは、集積回路上の貴重な表面
面積を大量に必要とし、実施には費用がかかり、しかも
全てのデータが処理可能となる前に転送しなければなら
ないので、処理の低速化を招く可能性がある。
ＳＰとの間で比較的大量のデータを転送しなければなら
ないことがある。２つのプロセッサ間でデータを転送す
る場合、これら２つのプロセッサ間に互換性がないこ
と、例えば、２つのプロセッサが異なるクロックで動作
する可能性があるなどのために、直接転送ができない場
合がある。この場合、非同期的に動作するバッファ・メ
モリを用いればよい。データは、受信側プロセッサによ
って受信可能となる前に、まずバースト状で送信側プロ
セッサによってバッファ・メモリに転送される。しかし
ながら、バッファ・メモリは、集積回路上の貴重な表面
面積を大量に必要とし、実施には費用がかかり、しかも
全てのデータが処理可能となる前に転送しなければなら
ないので、処理の低速化を招く可能性がある。
【０００５】
【発明が解決しようとする課題】比較的大きなバッファ
・メモリを不要とするために、小さな先入れ先出し（Ｆ
ＩＦＯ）バッファを用いて、ホスト・プロセッサと受信
側プロセッサとの間にインターフェースを設けることも
時として行われている。ＦＩＦＯバッファは、データを
受けたのと同じ順序で出力するメモリ・ユニットであ
る。データはホスト・プロセッサ内のバスからＦＩＦＯ
バッファに転送され、同時にＦＩＦＯバッファはデータ
を受信側プロセッサのバスに転送する。ＦＩＦＯバッフ
ァはバッファ・メモリの代わりに用いられる。データ
は、データ・ストリームとして転送される多くのデータ
・ワードで構成されている。各データ・ワードは、ある
数のビットを有する。例えば、データ・ワードは１６ビ
ット幅のことも、３２ビット幅のこともある。データ転
送を支援するＦＩＦＯバッファは、典型的に、最も幅の
広いデータの転送を支援する。しかしながら、３２ビッ
ト幅のＦＩＦＯバッファを用いて１６ビットのデータの
みを転送する場合、ＦＩＦＯバッファの記憶容量の半分
のみが利用されるに過ぎない。
・メモリを不要とするために、小さな先入れ先出し（Ｆ
ＩＦＯ）バッファを用いて、ホスト・プロセッサと受信
側プロセッサとの間にインターフェースを設けることも
時として行われている。ＦＩＦＯバッファは、データを
受けたのと同じ順序で出力するメモリ・ユニットであ
る。データはホスト・プロセッサ内のバスからＦＩＦＯ
バッファに転送され、同時にＦＩＦＯバッファはデータ
を受信側プロセッサのバスに転送する。ＦＩＦＯバッフ
ァはバッファ・メモリの代わりに用いられる。データ
は、データ・ストリームとして転送される多くのデータ
・ワードで構成されている。各データ・ワードは、ある
数のビットを有する。例えば、データ・ワードは１６ビ
ット幅のことも、３２ビット幅のこともある。データ転
送を支援するＦＩＦＯバッファは、典型的に、最も幅の
広いデータの転送を支援する。しかしながら、３２ビッ
ト幅のＦＩＦＯバッファを用いて１６ビットのデータの
みを転送する場合、ＦＩＦＯバッファの記憶容量の半分
のみが利用されるに過ぎない。
【０００６】
【課題を解決するための手段】したがって、一形態で
は、先入れ先出しバッファを有するデータ処理システム
が提供される。この先入れ先出しバッファは複数のレジ
スタと制御論理回路とを有する。複数のレジスタの内の
各レジスタは、第１バスに結合された複数の入力端子
と、第２バスに結合された複数の出力端子とを有する。
制御論理回路は、複数のレジスタに結合されている。制
御論理回路は、第１バスからのデータ・ワードが第１所
定幅を有するとき、複数のレジスタの内の１つのレジス
タをイネーブルし、第１バスからのデータを受信できる
ようにする。また、制御論理回路は、第１バスからのデ
ータ・ワードが第２所定幅を有するとき、複数のレジス
タの内２つのレジスタをイネーブルする。
は、先入れ先出しバッファを有するデータ処理システム
が提供される。この先入れ先出しバッファは複数のレジ
スタと制御論理回路とを有する。複数のレジスタの内の
各レジスタは、第１バスに結合された複数の入力端子
と、第２バスに結合された複数の出力端子とを有する。
制御論理回路は、複数のレジスタに結合されている。制
御論理回路は、第１バスからのデータ・ワードが第１所
定幅を有するとき、複数のレジスタの内の１つのレジス
タをイネーブルし、第１バスからのデータを受信できる
ようにする。また、制御論理回路は、第１バスからのデ
ータ・ワードが第２所定幅を有するとき、複数のレジス
タの内２つのレジスタをイネーブルする。
【０００７】これらおよびその他の特徴ならびに利点
は、添付図面に関連付けて記載された以下の詳細な説明
からより明確に理解されよう。
は、添付図面に関連付けて記載された以下の詳細な説明
からより明確に理解されよう。
【０００８】
【実施例】概して言えば、本発明は、可変幅データ転送
用深度／幅調節可能ＦＩＦＯバッファを提供する。ＦＩ
ＦＯバッファは２つの部分を有し、これらを独立して制
御し、１６ビット・ワードが転送されるときにもＦＩＦ
Ｏバッファ内の記憶空間を無駄にすることなく、１６ビ
ット・ワードまたは３２ビット・ワードのいずれをも転
送可能としている。ＦＩＦＯバッファは、３２ビット幅
のワードを有する外部バスをサンプリングするときは３
２ビット幅、４ワード深度で構成され、１６ビット幅の
データ・ワードをサンプリングするときは１６ビット
幅、８ワード深度で構成される。したがって、１６ビッ
ト幅を有する外部バスとインターフェースするときは、
記憶領域が深まることになる。他の実施例では、ＦＩＦ
Ｏバッファは、異なる幅を有するワードと共に用いるよ
うに適応させ、異なる深度を有することができる。これ
によって、１６ビット並列データまたは３２ビット並列
データのいずれをインターフェースするときでも、ＦＩ
ＦＯバッファの記憶空間を最大限利用することができ
る。ＦＩＦＯバッファは、ホスト・プロセッサに対して
は、スレーブとしてのみ動作するバッファである。ＦＩ
ＦＯバッファはデータのサンプリングを開始することは
できないが、簡単で小型の構成を保つ。
用深度／幅調節可能ＦＩＦＯバッファを提供する。ＦＩ
ＦＯバッファは２つの部分を有し、これらを独立して制
御し、１６ビット・ワードが転送されるときにもＦＩＦ
Ｏバッファ内の記憶空間を無駄にすることなく、１６ビ
ット・ワードまたは３２ビット・ワードのいずれをも転
送可能としている。ＦＩＦＯバッファは、３２ビット幅
のワードを有する外部バスをサンプリングするときは３
２ビット幅、４ワード深度で構成され、１６ビット幅の
データ・ワードをサンプリングするときは１６ビット
幅、８ワード深度で構成される。したがって、１６ビッ
ト幅を有する外部バスとインターフェースするときは、
記憶領域が深まることになる。他の実施例では、ＦＩＦ
Ｏバッファは、異なる幅を有するワードと共に用いるよ
うに適応させ、異なる深度を有することができる。これ
によって、１６ビット並列データまたは３２ビット並列
データのいずれをインターフェースするときでも、ＦＩ
ＦＯバッファの記憶空間を最大限利用することができ
る。ＦＩＦＯバッファは、ホスト・プロセッサに対して
は、スレーブとしてのみ動作するバッファである。ＦＩ
ＦＯバッファはデータのサンプリングを開始することは
できないが、簡単で小型の構成を保つ。
【０００９】信号、ステータス・ビット、または同様の
装置(apparatus)をその論理真または論理虚の状態にす
ることを意味する場合、「アサート」および「ニゲー
ト」という用語を、それぞれ用いることにする。論理真
状態がデジタル論理レベル１の場合、論理虚状態はデジ
タル論理レベル０となる。また、論理真状態がデジタル
論理レベル０の場合、論理虚状態はデジタル論理レベル
１となる。また、データ、アドレス、制御、またはステ
ータスのような１つ以上の種々の情報を転送するために
用いられる複数の信号を意味する場合に、「バス」とい
う用語を用いることにする。
装置(apparatus)をその論理真または論理虚の状態にす
ることを意味する場合、「アサート」および「ニゲー
ト」という用語を、それぞれ用いることにする。論理真
状態がデジタル論理レベル１の場合、論理虚状態はデジ
タル論理レベル０となる。また、論理真状態がデジタル
論理レベル０の場合、論理虚状態はデジタル論理レベル
１となる。また、データ、アドレス、制御、またはステ
ータスのような１つ以上の種々の情報を転送するために
用いられる複数の信号を意味する場合に、「バス」とい
う用語を用いることにする。
【００１０】図１ないし図８を参照しながら、本発明を
より詳しく説明する。図１ないし図７の各ブロック図
は、回路を表わす。図８に示す各ブロックは、フロー・
チャートにおける１つ以上のステップを表わす。図１
は、本発明によるデータ処理システム２０をブロック図
形状で示す。図１に示す実施例では、データ処理システ
ム２０はデジタル信号プロセッサ（ＤＳＰ）であり、単
一の集積回路上に配置されている。他の実施例では、デ
ータ処理システム２０は、例えば、マイクロコンピュー
タまたはマイクロプロセッサでもよい。データ処理シス
テム２０は、タイマ２２、ホスト・インターフェース２
４、改良直列同期インターフェース(ＥＳＳＩ:enhanced
serial synchronous interface)２６、直列非同期イン
ターフェース（ＳＣＩ）２８、プログラムＲＡＭ（ラン
ダム・アクセス・メモリ）および命令キャッシュ３０、
データ・メモリ３２、データ・メモリ３４、アドレス発
生器／直接メモリ・アクセス（ＤＭＡ）コントローラ３
６、外部アドレス・バス・スイッチ３８、内部データ・
バス・スイッチ４０、ＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）およびＳＲＡＭ（スタティック
・ランダム・アクセス・メモリ）バス・インターフェー
スおよび命令キャッシュ制御部４２、外部データ・バス
・スイッチ４４、プログラム制御部（ＰＣＵ）４６、な
らびにデータ算術演算部（ＡＬＵ）５４を含む。プログ
ラム制御部４６は、プログラム割り込みコントローラ４
８、プログラム・デコード・コントローラ５０、および
プログラム・アドレス発生器５２を含む。
より詳しく説明する。図１ないし図７の各ブロック図
は、回路を表わす。図８に示す各ブロックは、フロー・
チャートにおける１つ以上のステップを表わす。図１
は、本発明によるデータ処理システム２０をブロック図
形状で示す。図１に示す実施例では、データ処理システ
ム２０はデジタル信号プロセッサ（ＤＳＰ）であり、単
一の集積回路上に配置されている。他の実施例では、デ
ータ処理システム２０は、例えば、マイクロコンピュー
タまたはマイクロプロセッサでもよい。データ処理シス
テム２０は、タイマ２２、ホスト・インターフェース２
４、改良直列同期インターフェース(ＥＳＳＩ:enhanced
serial synchronous interface)２６、直列非同期イン
ターフェース（ＳＣＩ）２８、プログラムＲＡＭ（ラン
ダム・アクセス・メモリ）および命令キャッシュ３０、
データ・メモリ３２、データ・メモリ３４、アドレス発
生器／直接メモリ・アクセス（ＤＭＡ）コントローラ３
６、外部アドレス・バス・スイッチ３８、内部データ・
バス・スイッチ４０、ＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）およびＳＲＡＭ（スタティック
・ランダム・アクセス・メモリ）バス・インターフェー
スおよび命令キャッシュ制御部４２、外部データ・バス
・スイッチ４４、プログラム制御部（ＰＣＵ）４６、な
らびにデータ算術演算部（ＡＬＵ）５４を含む。プログ
ラム制御部４６は、プログラム割り込みコントローラ４
８、プログラム・デコード・コントローラ５０、および
プログラム・アドレス発生器５２を含む。
【００１１】「YAB」と表記されたアドレス・バス５
６、「XAB」と表記されたアドレス・バス５７、「PAB」
と表記されたプログラム・アドレス・バス５８、および
「DAB」と表記されたアドレス・バス５９が、アドレス
発生器／ＤＭＡコントローラ３６と外部アドレス・バス
・スイッチ３８との間に結合されている。「DDB」と表
記されたデータ・バス６０が、ホスト・インターフェー
ス２４と外部データ・バス・スイッチ４４との間に結合
されている。「YDB」と表記されたデータ・バス６１、
「XDB」と表記されたデータ・バス６２、「PDB」と表記
されたプログラム・データ・バス６３、および「GDB」
と表記されたプログラム・データ・バス６４が、内部デ
ータ・バス・スイッチ４０と外部データ・バス・スイッ
チ４４との間に結合されている。
６、「XAB」と表記されたアドレス・バス５７、「PAB」
と表記されたプログラム・アドレス・バス５８、および
「DAB」と表記されたアドレス・バス５９が、アドレス
発生器／ＤＭＡコントローラ３６と外部アドレス・バス
・スイッチ３８との間に結合されている。「DDB」と表
記されたデータ・バス６０が、ホスト・インターフェー
ス２４と外部データ・バス・スイッチ４４との間に結合
されている。「YDB」と表記されたデータ・バス６１、
「XDB」と表記されたデータ・バス６２、「PDB」と表記
されたプログラム・データ・バス６３、および「GDB」
と表記されたプログラム・データ・バス６４が、内部デ
ータ・バス・スイッチ４０と外部データ・バス・スイッ
チ４４との間に結合されている。
【００１２】タイマ２２は、３つのタイマを含み、内部
または外部タイミングに用いることができると共に、デ
ータ処理システム２０に割り込みをかけたり、外部装置
に通知することができる。加えて、タイマ２２は、特定
数の事象が発生した後にＤＭＡ転送を通知するために用
いることもできる。３つのタイマの各々は、１本の双方
向ピン即ち端子に結合されている。更に、タイマ２２の
各タイマは、バス５７、バス５９、プログラム割り込み
コントローラ４８、およびバス６０に結合されている。
または外部タイミングに用いることができると共に、デ
ータ処理システム２０に割り込みをかけたり、外部装置
に通知することができる。加えて、タイマ２２は、特定
数の事象が発生した後にＤＭＡ転送を通知するために用
いることもできる。３つのタイマの各々は、１本の双方
向ピン即ち端子に結合されている。更に、タイマ２２の
各タイマは、バス５７、バス５９、プログラム割り込み
コントローラ４８、およびバス６０に結合されている。
【００１３】ホスト・インターフェース２４は、データ
処理システム２０と、マイクロコンピュータ、マイクロ
プロセッサ、またはＤＭＡのようなその他の素子との間
の通信のための双方向インターフェースを形成する。ま
た、ホスト・インターフェース２４は、バス６０を介し
て外部データ・バス・スイッチ４４に双方向結合され、
更に、バス５７，５９を介して、グローバル・データ・
バス６４、プログラム割り込み制御部４８、アドレス発
生器／ＤＭＡコントローラ３６、および外部アドレス・
バス・スイッチ３８に、双方向結合されている。加え
て、ホスト・インターフェース２４は、双方向データ転
送、アドレス・レジスタの選択、およびホスト・プロセ
ッサからの制御通信のために、５０本の外部ピン即ち端
子に、双方向結合されている。
処理システム２０と、マイクロコンピュータ、マイクロ
プロセッサ、またはＤＭＡのようなその他の素子との間
の通信のための双方向インターフェースを形成する。ま
た、ホスト・インターフェース２４は、バス６０を介し
て外部データ・バス・スイッチ４４に双方向結合され、
更に、バス５７，５９を介して、グローバル・データ・
バス６４、プログラム割り込み制御部４８、アドレス発
生器／ＤＭＡコントローラ３６、および外部アドレス・
バス・スイッチ３８に、双方向結合されている。加え
て、ホスト・インターフェース２４は、双方向データ転
送、アドレス・レジスタの選択、およびホスト・プロセ
ッサからの制御通信のために、５０本の外部ピン即ち端
子に、双方向結合されている。
【００１４】改良直列同期インターフェース（ＥＳＳ
Ｉ）２６は、１２本の双方向外部ピンに結合され、例え
ば、１つ以上の業界標準コデック、ＤＳＰ（デジタル信
号プロセッサ）、またはマイクロプロセッサを含む外部
直列装置との直列通信を可能にする。ＥＳＳＩ２６は、
更に、バス５７、バス５９、およびバス６０に結合され
た端子も有する。
Ｉ）２６は、１２本の双方向外部ピンに結合され、例え
ば、１つ以上の業界標準コデック、ＤＳＰ（デジタル信
号プロセッサ）、またはマイクロプロセッサを含む外部
直列装置との直列通信を可能にする。ＥＳＳＩ２６は、
更に、バス５７、バス５９、およびバス６０に結合され
た端子も有する。
【００１５】直列通信インターフェース（ＳＣＩ）２８
は、３本の双方向外部ピンに結合され、外部装置との直
列通信を可能にする。ＳＣＩ２８は、バス５７、バス５
９、およびバス６０に結合された端子も有する。
は、３本の双方向外部ピンに結合され、外部装置との直
列通信を可能にする。ＳＣＩ２８は、バス５７、バス５
９、およびバス６０に結合された端子も有する。
【００１６】図１に示したデータ処理システム２０の実
施例は、３箇所のメモリ空間を有する。即ち、プログラ
ムＲＡＭおよび命令キャッシュ３０、Ｘメモリ３２、な
らびにＹメモリ３４である。他の実施例では、これ以上
またはこれ以下のメモリ空間の場合もある。プログラム
ＲＡＭおよび命令キャッシュ３０は、アドレス・バス５
８およびデータ・バス６３に結合されている。Ｘメモリ
３２は、アドレス・バス５７、アドレス・バス５９、デ
ータ・バス６０、およびデータ・バス６２に結合されて
いる。Ｙメモリ３４は、アドレス・バス５６、アドレス
・バス５９、データ・バス６０、およびデータ・バス６
１に結合されている。
施例は、３箇所のメモリ空間を有する。即ち、プログラ
ムＲＡＭおよび命令キャッシュ３０、Ｘメモリ３２、な
らびにＹメモリ３４である。他の実施例では、これ以上
またはこれ以下のメモリ空間の場合もある。プログラム
ＲＡＭおよび命令キャッシュ３０は、アドレス・バス５
８およびデータ・バス６３に結合されている。Ｘメモリ
３２は、アドレス・バス５７、アドレス・バス５９、デ
ータ・バス６０、およびデータ・バス６２に結合されて
いる。Ｙメモリ３４は、アドレス・バス５６、アドレス
・バス５９、データ・バス６０、およびデータ・バス６
１に結合されている。
【００１７】アドレス発生器／ＤＭＡコントローラ３６
は、アドレス・バス５６，５７，５８，５９に結合され
ている。アドレス発生器／ＤＭＡコントローラ３６は、
メモリ・アドレスを、タイマ２２、ホスト・インターフ
ェース２４、ＥＳＳＩ２６、ＳＣＩ２８、プログラムＲ
ＡＭおよび命令キャッシュ３０、メモリ３２、メモリ３
４、外部アドレス・バス・スイッチ３８、ならびにＤＲ
ＡＭおよびＳＲＡＭバス・インターフェース／命令キャ
ッシュ制御部４２に供給する。好適実施例では、ＤＭＡ
コントローラは６つのチャネルを有する。
は、アドレス・バス５６，５７，５８，５９に結合され
ている。アドレス発生器／ＤＭＡコントローラ３６は、
メモリ・アドレスを、タイマ２２、ホスト・インターフ
ェース２４、ＥＳＳＩ２６、ＳＣＩ２８、プログラムＲ
ＡＭおよび命令キャッシュ３０、メモリ３２、メモリ３
４、外部アドレス・バス・スイッチ３８、ならびにＤＲ
ＡＭおよびＳＲＡＭバス・インターフェース／命令キャ
ッシュ制御部４２に供給する。好適実施例では、ＤＭＡ
コントローラは６つのチャネルを有する。
【００１８】ＤＲＡＭおよびＳＲＡＭバス・インターフ
ェース／命令キャッシュ４２は、プログラム・アドレス
・バス５８および１４本の双方向外部ピンに結合されて
いる。ＤＲＡＭおよびＳＲＡＭバス・インターフェース
／命令キャッシュ４２の命令キャッシュは、外部メイン
・メモリ（図示せず）とプログラム制御部４６との間の
バッファ・メモリとして機能する。命令キャッシュは、
頻繁に用いられるプログラム命令を記憶するものであ
る。プログラムが必要とする命令語をキャッシュの中で
得られるようにすると、メイン・メモリにアクセスする
ための時間が不要になるので、その結果として性能の向
上を達成することができる。
ェース／命令キャッシュ４２は、プログラム・アドレス
・バス５８および１４本の双方向外部ピンに結合されて
いる。ＤＲＡＭおよびＳＲＡＭバス・インターフェース
／命令キャッシュ４２の命令キャッシュは、外部メイン
・メモリ（図示せず）とプログラム制御部４６との間の
バッファ・メモリとして機能する。命令キャッシュは、
頻繁に用いられるプログラム命令を記憶するものであ
る。プログラムが必要とする命令語をキャッシュの中で
得られるようにすると、メイン・メモリにアクセスする
ための時間が不要になるので、その結果として性能の向
上を達成することができる。
【００１９】内部データ・バス・スイッチ４０は、デー
タ・バス６０、データ・バス６１、データ・バス６２、
プログラム・データ・バス６３、およびグローバル・デ
ータ・バス６４に結合されている。また、外部データ・
バス・スイッチ４４は、データ・バス６０、データ・バ
ス６１、データ・バス６２、プログラム・データ・バス
６３、およびグローバル・データ・バス６４を介して、
内部データ・バス・スイッチ４０に結合されている。加
えて、外部データ・バス・スイッチ４４は、データ・バ
ス６０を介して、タイマ２２、ホスト・インターフェー
ス２４、ＥＳＳＩ２６、およびＳＣＩ２８に結合されて
いる。内部データ・バス・スイッチ４０は、バス間の転
送に用いられる。内部データ・バス・スイッチ４０を介
して、いずれの２つのバスでも、共に接続することがで
きる。外部アドレス・バス・スイッチ３８および外部デ
ータ・バス・スイッチ４４は、外部バス（図示せず）
を、内部アドレスおよび内部データ・バスに、それぞれ
結合する。
タ・バス６０、データ・バス６１、データ・バス６２、
プログラム・データ・バス６３、およびグローバル・デ
ータ・バス６４に結合されている。また、外部データ・
バス・スイッチ４４は、データ・バス６０、データ・バ
ス６１、データ・バス６２、プログラム・データ・バス
６３、およびグローバル・データ・バス６４を介して、
内部データ・バス・スイッチ４０に結合されている。加
えて、外部データ・バス・スイッチ４４は、データ・バ
ス６０を介して、タイマ２２、ホスト・インターフェー
ス２４、ＥＳＳＩ２６、およびＳＣＩ２８に結合されて
いる。内部データ・バス・スイッチ４０は、バス間の転
送に用いられる。内部データ・バス・スイッチ４０を介
して、いずれの２つのバスでも、共に接続することがで
きる。外部アドレス・バス・スイッチ３８および外部デ
ータ・バス・スイッチ４４は、外部バス（図示せず）
を、内部アドレスおよび内部データ・バスに、それぞれ
結合する。
【００２０】プログラム制御部４６では、プログラム割
り込みコントローラ４８が割り込み要求間の仲裁を行
い、タイマ２２、ホスト・インターフェース２４、ＥＳ
ＳＩ２６、およびＳＣＩ２８に結合されている。また、
プログラム割り込みコントローラ４８は、グローバル・
データ・バス６４とプログラム・デコード・コントロー
ラ５０とに、双方向結合されている。プログラム・デコ
ード・コントローラ５０は、各２４ビット命令をデコー
ドするものであり、プログラム割り込みコントローラ４
８とプログラム・アドレス発生器５２とに、双方向結合
されている。プログラム・アドレス発生器５２は、プロ
グラム・アドレスの発生、システム・スタック、および
ループ制御に必要なハードウエアの全てを内蔵する。加
えて、プログラム・アドレス発生器５２は、プログラム
・アドレス・バス５８およびプログラム・データ・バス
６３に結合されている。
り込みコントローラ４８が割り込み要求間の仲裁を行
い、タイマ２２、ホスト・インターフェース２４、ＥＳ
ＳＩ２６、およびＳＣＩ２８に結合されている。また、
プログラム割り込みコントローラ４８は、グローバル・
データ・バス６４とプログラム・デコード・コントロー
ラ５０とに、双方向結合されている。プログラム・デコ
ード・コントローラ５０は、各２４ビット命令をデコー
ドするものであり、プログラム割り込みコントローラ４
８とプログラム・アドレス発生器５２とに、双方向結合
されている。プログラム・アドレス発生器５２は、プロ
グラム・アドレスの発生、システム・スタック、および
ループ制御に必要なハードウエアの全てを内蔵する。加
えて、プログラム・アドレス発生器５２は、プログラム
・アドレス・バス５８およびプログラム・データ・バス
６３に結合されている。
【００２１】データ算術論理演算部（ＡＬＵ）５４は、
プログラム・データ・バス６３、データ・バス６１、お
よびデータ・バス６２に結合されている。データＡＬＵ
５４は、データ・オペランド上での算術および論理演算
の全てを実行する。ＡＬＵ５４は、バス６１，６２を介
して読み出しまたは上書き可能なレジスタを含む。ま
た、データＡＬＵ５４は、バス６３およびバス６０にも
結合されている。
プログラム・データ・バス６３、データ・バス６１、お
よびデータ・バス６２に結合されている。データＡＬＵ
５４は、データ・オペランド上での算術および論理演算
の全てを実行する。ＡＬＵ５４は、バス６１，６２を介
して読み出しまたは上書き可能なレジスタを含む。ま
た、データＡＬＵ５４は、バス６３およびバス６０にも
結合されている。
【００２２】クロック発生回路（図示せず）が、図１に
示したブロックの全てにクロック信号を供給する。ま
た、図１には示していないが、データ処理システム２０
には検査回路も含まれている。
示したブロックの全てにクロック信号を供給する。ま
た、図１には示していないが、データ処理システム２０
には検査回路も含まれている。
【００２３】図２は、図１のデータ処理システム２０の
ホスト・インターフェース２４を、ブロック図形状で示
す。ホスト・インターフェース２４は、ホスト送信デー
タＦＩＦＯバッファ６５、ＤＳＰ送信データＦＩＦＯバ
ッファ６６、ホスト・インターフェース制御レジスタ６
７、ＤＳＰステータス・レジスタ６８、ＤＳＰ制御レジ
スタ６９、およびアドレス構成レジスタ７０を含む。図
示の実施例では、ホスト・インターフェース２４は、２
つのＦＩＦＯバッファを有する。他の実施例では、ホス
ト・インターフェース２４が有するＦＩＦＯバッファ
は、それよりも多い場合も少ない場合もある。ホスト送
信データＦＩＦＯバッファ６５は、外部バス１１６に結
合された複数のデータ入力端子、グローバル・データ・
バス（ＧＤＢ）６４に結合された複数のデータ出力端
子、ホスト・インターフェース制御レジスタ６７の複数
の出力端子に結合された複数の第１制御端子、およびＤ
ＳＰ制御レジスタ６９の複数の出力端子に結合された複
数の第２制御端子を有する。ＤＳＰ送信データＦＩＦＯ
バッファ６６は、グローバル・データ・バス６４に結合
された複数のデータ入力端子、外部バス１１６に結合さ
れた複数のデータ出力端子、ホスト・インターフェース
制御レジスタ６７の複数の出力端子に結合された複数の
第１制御端子、およびＤＳＰ制御レジスタ６９の複数の
出力端子に結合された複数の第２制御端子を有する。
ホスト・インターフェース２４を、ブロック図形状で示
す。ホスト・インターフェース２４は、ホスト送信デー
タＦＩＦＯバッファ６５、ＤＳＰ送信データＦＩＦＯバ
ッファ６６、ホスト・インターフェース制御レジスタ６
７、ＤＳＰステータス・レジスタ６８、ＤＳＰ制御レジ
スタ６９、およびアドレス構成レジスタ７０を含む。図
示の実施例では、ホスト・インターフェース２４は、２
つのＦＩＦＯバッファを有する。他の実施例では、ホス
ト・インターフェース２４が有するＦＩＦＯバッファ
は、それよりも多い場合も少ない場合もある。ホスト送
信データＦＩＦＯバッファ６５は、外部バス１１６に結
合された複数のデータ入力端子、グローバル・データ・
バス（ＧＤＢ）６４に結合された複数のデータ出力端
子、ホスト・インターフェース制御レジスタ６７の複数
の出力端子に結合された複数の第１制御端子、およびＤ
ＳＰ制御レジスタ６９の複数の出力端子に結合された複
数の第２制御端子を有する。ＤＳＰ送信データＦＩＦＯ
バッファ６６は、グローバル・データ・バス６４に結合
された複数のデータ入力端子、外部バス１１６に結合さ
れた複数のデータ出力端子、ホスト・インターフェース
制御レジスタ６７の複数の出力端子に結合された複数の
第１制御端子、およびＤＳＰ制御レジスタ６９の複数の
出力端子に結合された複数の第２制御端子を有する。
【００２４】また、ホスト・インターフェース制御レジ
スタ６７は、外部バス１１６に結合された複数の双方向
端子と、ＤＳＰステータス・レジスタ６８に結合された
複数の出力端子とを有する。ＤＳＰステータス・レジス
タ６８は、グローバル・データ・バス６４に結合された
複数の出力端子を有し、ＤＳＰ制御レジスタ６９は、グ
ローバル・データ・バス６４に結合された複数の双方向
端子と、ＦＩＦＯバッファ６５，６６の制御端子に結合
された複数の出力端子とを有する。
スタ６７は、外部バス１１６に結合された複数の双方向
端子と、ＤＳＰステータス・レジスタ６８に結合された
複数の出力端子とを有する。ＤＳＰステータス・レジス
タ６８は、グローバル・データ・バス６４に結合された
複数の出力端子を有し、ＤＳＰ制御レジスタ６９は、グ
ローバル・データ・バス６４に結合された複数の双方向
端子と、ＦＩＦＯバッファ６５，６６の制御端子に結合
された複数の出力端子とを有する。
【００２５】ホスト・プロセッサ（図示せず）は、ホス
ト・インターフェース２４からグローバル・データ・バ
ス６４を介して、バス１１６からデータ処理システム２
０内のある場所までのデータ転送を開始することができ
る。外部バス１１６およびバス６４は、両方とも双方向
バスである。一実施例では、バス１１６は多重化バスで
あり、データとアドレスの双方を通信する。他の実施例
では、外部バス１１６は、データ線およびアドレス線を
別個に有する場合もある。バス１１６からバス６４への
転送が要求されたとき、ホスト・プロセッサはこの転送
を制御する。ＦＩＦＯバッファ６５は、ホスト・プロセ
ッサのみに対してスレーブ(slave)として動作する。Ｆ
ＩＦＯバッファ６５は、ホスト・プロセッサによる書き
込みが可能であるが、ＦＩＦＯバッファ６５が転送を開
始することはない。同様に、ＦＩＦＯバッファ６６は、
データ処理システム２０から外部バス１１６にデータを
送信する場合にのみスレーブとなる。
ト・インターフェース２４からグローバル・データ・バ
ス６４を介して、バス１１６からデータ処理システム２
０内のある場所までのデータ転送を開始することができ
る。外部バス１１６およびバス６４は、両方とも双方向
バスである。一実施例では、バス１１６は多重化バスで
あり、データとアドレスの双方を通信する。他の実施例
では、外部バス１１６は、データ線およびアドレス線を
別個に有する場合もある。バス１１６からバス６４への
転送が要求されたとき、ホスト・プロセッサはこの転送
を制御する。ＦＩＦＯバッファ６５は、ホスト・プロセ
ッサのみに対してスレーブ(slave)として動作する。Ｆ
ＩＦＯバッファ６５は、ホスト・プロセッサによる書き
込みが可能であるが、ＦＩＦＯバッファ６５が転送を開
始することはない。同様に、ＦＩＦＯバッファ６６は、
データ処理システム２０から外部バス１１６にデータを
送信する場合にのみスレーブとなる。
【００２６】ホスト・インターフェース制御レジスタ６
７（図５）およびＤＳＰ制御レジスタ６９（図４）は、
バス１１６とバス６４との間のデータ転送を規定するた
めの制御ビットを発生する。また、ホスト・プロセッサ
は、ホスト・インターフェース制御レジスタ６７を介し
てＤＳＰステータス・レジスタ６８と通信してＦＩＦＯ
バッファ６５を活性化し、ＦＩＦＯバッファ６５，６６
が空か満杯かを判定し、更に他のタイプのステータス情
報を受け取る。かかるステータス情報については、図６
を参照して後に説明する。アドレス構成レジスタ７０
は、バス１１６に結合されており、ＦＩＦＯバッファ６
５をアクセスするアドレス範囲を規定するベース・アド
レスをプログラムするためのアドレス・ビットを含む。
７（図５）およびＤＳＰ制御レジスタ６９（図４）は、
バス１１６とバス６４との間のデータ転送を規定するた
めの制御ビットを発生する。また、ホスト・プロセッサ
は、ホスト・インターフェース制御レジスタ６７を介し
てＤＳＰステータス・レジスタ６８と通信してＦＩＦＯ
バッファ６５を活性化し、ＦＩＦＯバッファ６５，６６
が空か満杯かを判定し、更に他のタイプのステータス情
報を受け取る。かかるステータス情報については、図６
を参照して後に説明する。アドレス構成レジスタ７０
は、バス１１６に結合されており、ＦＩＦＯバッファ６
５をアクセスするアドレス範囲を規定するベース・アド
レスをプログラムするためのアドレス・ビットを含む。
【００２７】図３は、本発明の一実施例によるホスト・
インターフェース２４の深度／幅調節可能ＦＩＦＯバッ
ファ６５を、ブロック図形状で示す。ＦＩＦＯバッファ
６５は、ＦＩＦＯレジスタ７２、レジスタ・リード制御
論理回路９０、バス６４、狭／広制御部９２、出力バッ
ファ制御論理回路９４、ＦＩＦＯリード選択器９６、レ
ジスタ・ライト制御論理回路９８、バス１１６狭／広制
御部１００、アドレス・デコーダ１０２、入力バッファ
制御論理回路１０４、ＦＩＦＯライト選択器１０６、奇
数入力バッファ１０８、偶数入力バッファ１１０、奇数
出力バッファ１１２、および偶数出力バッファ１１４を
含む。バス１１６は、入力バッファ１０８，１１０に接
続された双方向バスである。バス６４は出力バッファ１
１２，１１４に接続された双方向バスである。ＦＩＦＯ
レジスタ７２は、レジスタ部７３とレジスタ部７５とを
含む。レジスタ部７３は、奇数レジスタ７４，７６，７
８，８０を含む。レジスタ部７５は、偶数レジスタ８
２，８４，８６，８８を含む。
インターフェース２４の深度／幅調節可能ＦＩＦＯバッ
ファ６５を、ブロック図形状で示す。ＦＩＦＯバッファ
６５は、ＦＩＦＯレジスタ７２、レジスタ・リード制御
論理回路９０、バス６４、狭／広制御部９２、出力バッ
ファ制御論理回路９４、ＦＩＦＯリード選択器９６、レ
ジスタ・ライト制御論理回路９８、バス１１６狭／広制
御部１００、アドレス・デコーダ１０２、入力バッファ
制御論理回路１０４、ＦＩＦＯライト選択器１０６、奇
数入力バッファ１０８、偶数入力バッファ１１０、奇数
出力バッファ１１２、および偶数出力バッファ１１４を
含む。バス１１６は、入力バッファ１０８，１１０に接
続された双方向バスである。バス６４は出力バッファ１
１２，１１４に接続された双方向バスである。ＦＩＦＯ
レジスタ７２は、レジスタ部７３とレジスタ部７５とを
含む。レジスタ部７３は、奇数レジスタ７４，７６，７
８，８０を含む。レジスタ部７５は、偶数レジスタ８
２，８４，８６，８８を含む。
【００２８】好適実施例では、ＦＩＦＯバッファ６５
は、図１のホスト・インターフェース２４の一部を含
む。また、ＦＩＦＯバッファ６６は、ＦＩＦＯバッファ
６５に類似した回路を有していればよい。データはバス
１１６からＦＩＦＯバッファ６５に供給される。バス１
１６は、ホスト・プロセッサ（図示せず）の一部である
外部バスである。バス６４は、ホスト・インターフェー
ス２４（図２）内部のバスである。他の実施例では、バ
ス１１６，６４は、その間にバッファ動作を必要とする
２つのバスであれば、いずれでもよい。バッファ動作が
必要となるのは、例えば、２つのバスが異なるクロック
によって制御される場合である。
は、図１のホスト・インターフェース２４の一部を含
む。また、ＦＩＦＯバッファ６６は、ＦＩＦＯバッファ
６５に類似した回路を有していればよい。データはバス
１１６からＦＩＦＯバッファ６５に供給される。バス１
１６は、ホスト・プロセッサ（図示せず）の一部である
外部バスである。バス６４は、ホスト・インターフェー
ス２４（図２）内部のバスである。他の実施例では、バ
ス１１６，６４は、その間にバッファ動作を必要とする
２つのバスであれば、いずれでもよい。バッファ動作が
必要となるのは、例えば、２つのバスが異なるクロック
によって制御される場合である。
【００２９】バス１１６，６４は、Ｗビットを有するデ
ータ・ワードを転送する。ここでＷは整数である。奇数
入力バッファ１０８は、バス１１６に結合されデータ・
ビット［Ｗ／２：１］を受ける複数の入力端子、奇数レ
ジスタ７４，７６，７８，８０の各々の入力端子に結合
された複数の出力端子、および入力バッファ制御論理回
路１０４からの制御信号を受ける制御端子を有する。偶
数入力バッファ１１０は、バス１１６に結合されデータ
・ビット［Ｗ：Ｗ／２＋１］を受ける複数の入力端子、
偶数レジスタ８２，８４，８６，８８の各々の複数の入
力端子に結合された複数の出力端子、および入力バッフ
ァ制御論理回路１０４からの制御信号を受ける制御端子
を有する。奇数出力バッファ１１２は、奇数レジスタ７
４，７６，７８，８０の複数の出力端子に結合された複
数の入力端子、バス６４に結合されデータ・ビット［Ｗ
／２：１］を供給する複数の出力端子、および出力バッ
ファ制御論理回路９４の出力に結合され制御信号を受け
る制御端子を有する。偶数出力バッファ１１４は、偶数
レジスタ８２，８４，８６，８８の各々の複数の出力端
子に結合された複数の入力端子、バス６４に結合されデ
ータ・ビット［Ｗ：Ｗ／２＋１］を供給する複数の出力
端子、および出力バッファ制御論理回路９４の出力端子
に結合された制御端子を有する。
ータ・ワードを転送する。ここでＷは整数である。奇数
入力バッファ１０８は、バス１１６に結合されデータ・
ビット［Ｗ／２：１］を受ける複数の入力端子、奇数レ
ジスタ７４，７６，７８，８０の各々の入力端子に結合
された複数の出力端子、および入力バッファ制御論理回
路１０４からの制御信号を受ける制御端子を有する。偶
数入力バッファ１１０は、バス１１６に結合されデータ
・ビット［Ｗ：Ｗ／２＋１］を受ける複数の入力端子、
偶数レジスタ８２，８４，８６，８８の各々の複数の入
力端子に結合された複数の出力端子、および入力バッフ
ァ制御論理回路１０４からの制御信号を受ける制御端子
を有する。奇数出力バッファ１１２は、奇数レジスタ７
４，７６，７８，８０の複数の出力端子に結合された複
数の入力端子、バス６４に結合されデータ・ビット［Ｗ
／２：１］を供給する複数の出力端子、および出力バッ
ファ制御論理回路９４の出力に結合され制御信号を受け
る制御端子を有する。偶数出力バッファ１１４は、偶数
レジスタ８２，８４，８６，８８の各々の複数の出力端
子に結合された複数の入力端子、バス６４に結合されデ
ータ・ビット［Ｗ：Ｗ／２＋１］を供給する複数の出力
端子、および出力バッファ制御論理回路９４の出力端子
に結合された制御端子を有する。
【００３０】ＦＩＦＯリード選択器９６は、出力バッフ
ァ制御論理回路９４の入力端子に結合された出力端子を
有する。また、ＦＩＦＯリード選択器９６の出力端子
は、レジスタ・リード制御論理回路９０の入力端子にも
結合されている。レジスタ・リード制御論理回路９０
は、奇数レジスタ７４，７６，７８，８０および偶数レ
ジスタ８２，８４，８６，８８の各々の入力端子に結合
され、リード制御信号を供給する出力端子を有する。好
適実施例では、奇数レジスタ７４，７６，７８，８０お
よび偶数レジスタ８２，８４，８６，８８の各々は、従
来の１６ビット・リード／ライト・レジスタである。レ
ジスタ・リード制御論理回路９０およびレジスタ・ライ
ト制御論理回路９８は、ＦＩＦＯレジスタ７２を監視
し、ＦＩＦＯレジスタ７２が空か満杯かについて、追跡
を行う。
ァ制御論理回路９４の入力端子に結合された出力端子を
有する。また、ＦＩＦＯリード選択器９６の出力端子
は、レジスタ・リード制御論理回路９０の入力端子にも
結合されている。レジスタ・リード制御論理回路９０
は、奇数レジスタ７４，７６，７８，８０および偶数レ
ジスタ８２，８４，８６，８８の各々の入力端子に結合
され、リード制御信号を供給する出力端子を有する。好
適実施例では、奇数レジスタ７４，７６，７８，８０お
よび偶数レジスタ８２，８４，８６，８８の各々は、従
来の１６ビット・リード／ライト・レジスタである。レ
ジスタ・リード制御論理回路９０およびレジスタ・ライ
ト制御論理回路９８は、ＦＩＦＯレジスタ７２を監視
し、ＦＩＦＯレジスタ７２が空か満杯かについて、追跡
を行う。
【００３１】バス６４狭／広制御部９２は、図２のレジ
スタ１２８，１２４に結合された複数の入力端子と、出
力バッファ制御論理回路９４とレジスタ・リード制御論
理回路９０双方の入力端子に結合された出力端子とを有
する。レジスタ・ライト制御論理回路９８は、奇数レジ
スタ７４，７６，７８，８０および偶数レジスタ８２，
８４，８６，８８の各々の入力端子に結合され、ライト
制御信号を供給する出力端子を有する。アドレス・デコ
ーダ１０２は、バス１１６に結合され複数のアドレス信
号を受ける複数の入力と、レジスタ・ライト制御論理回
路９８に結合された複数の出力端子とを有する。
スタ１２８，１２４に結合された複数の入力端子と、出
力バッファ制御論理回路９４とレジスタ・リード制御論
理回路９０双方の入力端子に結合された出力端子とを有
する。レジスタ・ライト制御論理回路９８は、奇数レジ
スタ７４，７６，７８，８０および偶数レジスタ８２，
８４，８６，８８の各々の入力端子に結合され、ライト
制御信号を供給する出力端子を有する。アドレス・デコ
ーダ１０２は、バス１１６に結合され複数のアドレス信
号を受ける複数の入力と、レジスタ・ライト制御論理回
路９８に結合された複数の出力端子とを有する。
【００３２】ＦＩＦＯライト選択器１０６は、入力バッ
ファ制御論理回路１０４の入力端子と、レジスタ・ライ
ト制御論理回路９８の入力端子とに結合された出力端子
を有する。ＦＩＦＯライト選択器１０６は、ホスト・プ
ロセッサがデータをＦＩＦＯバッファ６５に書き込むと
き、入力バッファ制御論理回路１０４とレジスタ・ライ
ト制御論理回路９８とにイネーブル信号を供給する。バ
ス１１６狭／広制御部１００は、レジスタ１２４，１２
８に結合された複数の入力端子と、レジスタ・ライト制
御論理回路９８と入力バッファ制御論理回路１０４の入
力端子とに結合された出力端子とを有する。入力バッフ
ァ制御論理回路１０４は、奇数入力バッファ１０８の入
力端子に結合された第１出力端子と、偶数入力バッファ
１１０の入力端子に接続された第２出力端子とを有す
る。
ファ制御論理回路１０４の入力端子と、レジスタ・ライ
ト制御論理回路９８の入力端子とに結合された出力端子
を有する。ＦＩＦＯライト選択器１０６は、ホスト・プ
ロセッサがデータをＦＩＦＯバッファ６５に書き込むと
き、入力バッファ制御論理回路１０４とレジスタ・ライ
ト制御論理回路９８とにイネーブル信号を供給する。バ
ス１１６狭／広制御部１００は、レジスタ１２４，１２
８に結合された複数の入力端子と、レジスタ・ライト制
御論理回路９８と入力バッファ制御論理回路１０４の入
力端子とに結合された出力端子とを有する。入力バッフ
ァ制御論理回路１０４は、奇数入力バッファ１０８の入
力端子に結合された第１出力端子と、偶数入力バッファ
１１０の入力端子に接続された第２出力端子とを有す
る。
【００３３】データはバス１１６からＦＩＦＯバッファ
６５に書き込まれ、更にデータはＦＩＦＯバッファ６５
からバス６４に読み出される。ＦＩＦＯレジスタ７２は
２つの部分、即ち、部分７３，７５に分割されている。
部分７５は、偶数レジスタ８２，８４，８６，８８から
成る「偶数」部であり、部分７３は、奇数レジスタ７
４，７６，７８，８０から成る「奇数」部である。他の
実施例では、収容すべき異なるデータ幅の種類に応じ
て、いかなる数の部分にすることも可能である。各部分
は、別個に読み書きができる。バス１１６，６４は、双
方ともサイズは動的であり、様々なサイズのワードを同
一バス上で送信することができる。図示の実施例では、
ＦＩＦＯバッファ６５は３２ビット幅までのワード幅
（Ｗ）を有するデータを受けることができ、ＦＩＦＯバ
ッファ６５は、ワード幅（Ｗ）に応じた可変の深度
（Ｄ）を有する。
６５に書き込まれ、更にデータはＦＩＦＯバッファ６５
からバス６４に読み出される。ＦＩＦＯレジスタ７２は
２つの部分、即ち、部分７３，７５に分割されている。
部分７５は、偶数レジスタ８２，８４，８６，８８から
成る「偶数」部であり、部分７３は、奇数レジスタ７
４，７６，７８，８０から成る「奇数」部である。他の
実施例では、収容すべき異なるデータ幅の種類に応じ
て、いかなる数の部分にすることも可能である。各部分
は、別個に読み書きができる。バス１１６，６４は、双
方ともサイズは動的であり、様々なサイズのワードを同
一バス上で送信することができる。図示の実施例では、
ＦＩＦＯバッファ６５は３２ビット幅までのワード幅
（Ｗ）を有するデータを受けることができ、ＦＩＦＯバ
ッファ６５は、ワード幅（Ｗ）に応じた可変の深度
（Ｄ）を有する。
【００３４】ＦＩＦＯバッファ６５の図示した実施例で
は、次の４つのデータ転送の可能性がある。１）ＦＩＦ
Ｏバッファ６５はバス１１６から１６ビット・ワードを
受け、１６ビット・ワードをバス６４に供給することが
できる。２）ＦＩＦＯバッファ６５はバス１１６から１
６ビット・ワードを受け、バス６４に３２ビット・ワー
ドを供給することができる。３）ＦＩＦＯバッファ６５
はバス１１６から３２ビット・ワードを受け、バス６４
に１６ビット・ワードを供給することができる。４）Ｆ
ＩＦＯバッファ６５はバス１１６から３２ビット・ワー
ドを受け、バス６４に３２ビット・ワードを供給するこ
とができる。１６ビット・ワードが転送される場合、Ｆ
ＩＦＯレジスタ７２の深度は８ワードとなる。３２ビッ
ト・ワードが転送される場合、ＦＩＦＯレジスタ７２の
深度は４ワードである。以下に示すＦＩＦＯバッファ６
５を通じてのデータ転送の例では、Ｗは３２に等しい。
しかしながら、他の実施例では、Ｗは他のデータ幅と等
しくすることもできる。
は、次の４つのデータ転送の可能性がある。１）ＦＩＦ
Ｏバッファ６５はバス１１６から１６ビット・ワードを
受け、１６ビット・ワードをバス６４に供給することが
できる。２）ＦＩＦＯバッファ６５はバス１１６から１
６ビット・ワードを受け、バス６４に３２ビット・ワー
ドを供給することができる。３）ＦＩＦＯバッファ６５
はバス１１６から３２ビット・ワードを受け、バス６４
に１６ビット・ワードを供給することができる。４）Ｆ
ＩＦＯバッファ６５はバス１１６から３２ビット・ワー
ドを受け、バス６４に３２ビット・ワードを供給するこ
とができる。１６ビット・ワードが転送される場合、Ｆ
ＩＦＯレジスタ７２の深度は８ワードとなる。３２ビッ
ト・ワードが転送される場合、ＦＩＦＯレジスタ７２の
深度は４ワードである。以下に示すＦＩＦＯバッファ６
５を通じてのデータ転送の例では、Ｗは３２に等しい。
しかしながら、他の実施例では、Ｗは他のデータ幅と等
しくすることもできる。
【００３５】バス１１６からＦＩＦＯバッファ６５に１
６ビット・ワードを書き込み、１６ビット・ワードをバ
ス６４に読み出すとき、バス１１６およびバス６４の双
方は、狭い１６ビット幅ＦＩＦＯバッファを「見る」。
バス１１６狭／広制御部１００は、バス１１６を狭い、
即ち、Ｗ／２ビット幅として定義する。バス６４狭／広
制御部９２は、バス６４を狭い、即ち、Ｗ／２ビット幅
として定義する。ＦＩＦＯライト選択部１０６は、レジ
スタ・ライト制御論理回路９８および入力バッファ制御
論理回路１０４に制御信号を供給し、バス１１６からの
データをサンプリングするためにＦＩＦＯバッファ６５
の準備を行う。バス１１６からの入力データはビット
［Ｗ／２：１］からサンプリングされ、奇数入力バッフ
ァ１０８または偶数入力バッファ１１０に入力される。
奇数入力バッファ１０８からは、最初の１６ビット・デ
ータ・ワードが奇数レジスタ７４，７６，７８，８０の
内の１つに、アドレス・デコーダ１０２によってバス１
１６から受け取られたアドレスによって決定される、
［Ｗ／２：１］から書き込まれる。アドレス・デコーダ
１０２は、デコードされたアドレスをレジスタ・リード
制御論理回路９０に供給する。レジスタ・リード制御論
理回路９０は、奇数レジスタ７４，７６，７８，８０の
中から書き込むべき１つを選択する。２番目の１６ビッ
ト・データ・ワードは、偶数入力バッファ１１０を介し
て、ビット［Ｗ／２：１］から、偶数レジスタ８２，８
４，８６，８８の内の１つに書き込まれる。３番目の１
６ビット・データ・ワードは、奇数レジスタ７４，７
６，７８，８０の内の１つに、ビット［Ｗ／２：１］か
ら書き込まれる。転送は、完了まで、即ち、ＦＩＦＯバ
ッファ６５が満杯になるまで、偶数および奇数レジスタ
間で交代しながら続けられる。
６ビット・ワードを書き込み、１６ビット・ワードをバ
ス６４に読み出すとき、バス１１６およびバス６４の双
方は、狭い１６ビット幅ＦＩＦＯバッファを「見る」。
バス１１６狭／広制御部１００は、バス１１６を狭い、
即ち、Ｗ／２ビット幅として定義する。バス６４狭／広
制御部９２は、バス６４を狭い、即ち、Ｗ／２ビット幅
として定義する。ＦＩＦＯライト選択部１０６は、レジ
スタ・ライト制御論理回路９８および入力バッファ制御
論理回路１０４に制御信号を供給し、バス１１６からの
データをサンプリングするためにＦＩＦＯバッファ６５
の準備を行う。バス１１６からの入力データはビット
［Ｗ／２：１］からサンプリングされ、奇数入力バッフ
ァ１０８または偶数入力バッファ１１０に入力される。
奇数入力バッファ１０８からは、最初の１６ビット・デ
ータ・ワードが奇数レジスタ７４，７６，７８，８０の
内の１つに、アドレス・デコーダ１０２によってバス１
１６から受け取られたアドレスによって決定される、
［Ｗ／２：１］から書き込まれる。アドレス・デコーダ
１０２は、デコードされたアドレスをレジスタ・リード
制御論理回路９０に供給する。レジスタ・リード制御論
理回路９０は、奇数レジスタ７４，７６，７８，８０の
中から書き込むべき１つを選択する。２番目の１６ビッ
ト・データ・ワードは、偶数入力バッファ１１０を介し
て、ビット［Ｗ／２：１］から、偶数レジスタ８２，８
４，８６，８８の内の１つに書き込まれる。３番目の１
６ビット・データ・ワードは、奇数レジスタ７４，７
６，７８，８０の内の１つに、ビット［Ｗ／２：１］か
ら書き込まれる。転送は、完了まで、即ち、ＦＩＦＯバ
ッファ６５が満杯になるまで、偶数および奇数レジスタ
間で交代しながら続けられる。
【００３６】ＦＩＦＯバッファ６５から１６ビット・デ
ータ・ワードを読み出すとき、１６ビット・データ・ワ
ードは、奇数レジスタ７４，７６，７８，８０の内の１
つから、または偶数レジスタ８２，８４，８６，８８の
内の１つから出力される。最初の１６ビット・ワード
は、奇数レジスタ７４，７６，７８，８０の内の１つか
ら読み出され、奇数出力バッファ１１２を通じて、ビッ
ト［Ｗ／２：１］が出力される。２番目の１６ビット・
ワードは、偶数レジスタ８２，８４，８６，８８の内の
１つから読み出され、偶数出力バッファ１１４を通じ
て、ビット［Ｗ／２：１］が出力される。３番目の１６
ビット・ワードは、奇数レジスタ７４，７６，７８，８
０の内の１つから読み出され、奇数出力バッファ１１２
を通じて、ビット［Ｗ／２：１］が出力される。この動
作は、転送が完了するまで、即ちＦＩＦＯバッファ６５
が空になるまで続けられる。図示した実施例では、奇数
レジスタおよび偶数レジスタの各々は１６ビット幅であ
る。他の実施例では、レジスタはいかなる幅でもよい。
ータ・ワードを読み出すとき、１６ビット・データ・ワ
ードは、奇数レジスタ７４，７６，７８，８０の内の１
つから、または偶数レジスタ８２，８４，８６，８８の
内の１つから出力される。最初の１６ビット・ワード
は、奇数レジスタ７４，７６，７８，８０の内の１つか
ら読み出され、奇数出力バッファ１１２を通じて、ビッ
ト［Ｗ／２：１］が出力される。２番目の１６ビット・
ワードは、偶数レジスタ８２，８４，８６，８８の内の
１つから読み出され、偶数出力バッファ１１４を通じ
て、ビット［Ｗ／２：１］が出力される。３番目の１６
ビット・ワードは、奇数レジスタ７４，７６，７８，８
０の内の１つから読み出され、奇数出力バッファ１１２
を通じて、ビット［Ｗ／２：１］が出力される。この動
作は、転送が完了するまで、即ちＦＩＦＯバッファ６５
が空になるまで続けられる。図示した実施例では、奇数
レジスタおよび偶数レジスタの各々は１６ビット幅であ
る。他の実施例では、レジスタはいかなる幅でもよい。
【００３７】１６ビット・ワードをバス１１６からＦＩ
ＦＯバッファ６５に書き込み、３２ビット・ワードをバ
ス６４に読み出すときは、バス１１６はＦＩＦＯバッフ
ァ６５が８ワードの深度を有するものとして認知し、バ
ス６４はＦＩＦＯバッファ６５が４ワードの深度を有す
るものとして認知する。バス１１６狭／広制御部１００
は、バス１１６を狭い、即ちＷ／２ビット幅として定義
する。バス６４狭／広制御部９２は、バス６４を広い、
即ち、Ｗビット幅として定義する。ＦＩＦＯライト選択
器１０６は、レジスタ・ライト制御論理回路９８と入力
バッファ制御論理回路１０４とに制御信号を供給し、バ
ス１１６からのデータをサンプリングするように、ＦＩ
ＦＯバッファ６５の準備を行う。バス１１６からの入力
データは、ビット［Ｗ／２：１］からサンプリングさ
れ、奇数入力バッファ１０８または偶数入力バッファ１
１０に入力される。データは、［Ｗ：Ｗ／２＋１］ビッ
トからはサンプリングされない。好適実施例では、Ｗは
３２に等しい。奇数入力バッファ１０８から、最初の１
６ビット・データ・ワードが、アドレス・デコーダ１０
２によってバス１１６から受け取られたアドレスによっ
て決定される、「Ｗ／２：１］から、奇数レジスタ７
４，７６，７８，８０の内の１つに書き込まれる。アド
レス・デコーダ１０２は、レジスタ・リード制御論理回
路９０にデコードされたアドレスを供給する。レジスタ
・リード制御論理回路９０は、奇数レジスタ７４，７
６，７８，８０の内書き込むべき１つを選択する。２番
目の１６ビット・データ・ワードは、「Ｗ／２：１］か
ら、偶数レジスタ８２，８４，８６，８８の内の１つ
に、偶数入力バッファ１１０を介して書き込まれる。３
番目の１６ビット・データ・ワードは、「Ｗ／２：１］
から、奇数レジスタ７４，７６，７８，８０の内の１つ
に書き込まれる。転送は、完了するまで、即ち、ＦＩＦ
Ｏバッファが満杯になるまで、偶数および奇数レジスタ
を交代しながら続けられる。
ＦＯバッファ６５に書き込み、３２ビット・ワードをバ
ス６４に読み出すときは、バス１１６はＦＩＦＯバッフ
ァ６５が８ワードの深度を有するものとして認知し、バ
ス６４はＦＩＦＯバッファ６５が４ワードの深度を有す
るものとして認知する。バス１１６狭／広制御部１００
は、バス１１６を狭い、即ちＷ／２ビット幅として定義
する。バス６４狭／広制御部９２は、バス６４を広い、
即ち、Ｗビット幅として定義する。ＦＩＦＯライト選択
器１０６は、レジスタ・ライト制御論理回路９８と入力
バッファ制御論理回路１０４とに制御信号を供給し、バ
ス１１６からのデータをサンプリングするように、ＦＩ
ＦＯバッファ６５の準備を行う。バス１１６からの入力
データは、ビット［Ｗ／２：１］からサンプリングさ
れ、奇数入力バッファ１０８または偶数入力バッファ１
１０に入力される。データは、［Ｗ：Ｗ／２＋１］ビッ
トからはサンプリングされない。好適実施例では、Ｗは
３２に等しい。奇数入力バッファ１０８から、最初の１
６ビット・データ・ワードが、アドレス・デコーダ１０
２によってバス１１６から受け取られたアドレスによっ
て決定される、「Ｗ／２：１］から、奇数レジスタ７
４，７６，７８，８０の内の１つに書き込まれる。アド
レス・デコーダ１０２は、レジスタ・リード制御論理回
路９０にデコードされたアドレスを供給する。レジスタ
・リード制御論理回路９０は、奇数レジスタ７４，７
６，７８，８０の内書き込むべき１つを選択する。２番
目の１６ビット・データ・ワードは、「Ｗ／２：１］か
ら、偶数レジスタ８２，８４，８６，８８の内の１つ
に、偶数入力バッファ１１０を介して書き込まれる。３
番目の１６ビット・データ・ワードは、「Ｗ／２：１］
から、奇数レジスタ７４，７６，７８，８０の内の１つ
に書き込まれる。転送は、完了するまで、即ち、ＦＩＦ
Ｏバッファが満杯になるまで、偶数および奇数レジスタ
を交代しながら続けられる。
【００３８】奇数レジスタ７４，７６，７８，８０の内
の１つおよび偶数レジスタ８２，８４，８６，８８の内
の１つから同時に、３２ビット・データ・ワードがバス
６４に読み出される。３２ビット・データ・ワードの内
１６ビットは、奇数レジスタ７４，７６，７８，８０か
ら読み出され、奇数出力バッファ１１２を通じて、ビッ
ト［Ｗ／２：１］を出力する。別の１６ビットは、偶数
レジスタ８２，８４，８６，８８の１つから読み出さ
れ、偶数出力バッファ１１４を通じて、ビット［Ｗ：Ｗ
／２＋１］を出力する。アドレス・デコーダ１０２は、
デコードされたアドレスをレジスタ・リード制御論理回
路９０に供給し、奇数および偶数レジスタのどちらから
読み出すかを選択する。これは、転送が完了するまで、
即ちＦＩＦＯバッファ６５が空になるまで続く。
の１つおよび偶数レジスタ８２，８４，８６，８８の内
の１つから同時に、３２ビット・データ・ワードがバス
６４に読み出される。３２ビット・データ・ワードの内
１６ビットは、奇数レジスタ７４，７６，７８，８０か
ら読み出され、奇数出力バッファ１１２を通じて、ビッ
ト［Ｗ／２：１］を出力する。別の１６ビットは、偶数
レジスタ８２，８４，８６，８８の１つから読み出さ
れ、偶数出力バッファ１１４を通じて、ビット［Ｗ：Ｗ
／２＋１］を出力する。アドレス・デコーダ１０２は、
デコードされたアドレスをレジスタ・リード制御論理回
路９０に供給し、奇数および偶数レジスタのどちらから
読み出すかを選択する。これは、転送が完了するまで、
即ちＦＩＦＯバッファ６５が空になるまで続く。
【００３９】３２ビット・ワードをバス１１６からＦＩ
ＦＯバッファ６５にサンプリングし、１６ビット・ワー
ドをバス６４に読み出すとき、バス１１６はＦＩＦＯバ
ッファ６５を４ワードの深度を有するものとして認知
し、一方バス６４はＦＩＦＯバッファ６５を８ワードの
深度を有するものとして認知する。バス１１６狭／広制
御部１００は、バス１１６を広い、即ちＷビット幅とし
て定義し、制御信号を発生して、３２ビット・ワードを
受けるように、レジスタ・ライト制御論理回路９８およ
び入力バッファ制御論理回路の準備を行う。バス６４狭
／広制御部９２は、バス６４を狭い、即ちＷ／２ビット
幅として定義し、３２ビット・ワードを書き込むよう
に、レジスタ・リード制御論理回路９０および出力バッ
ファ制御論理回路９４の準備を行う。ＦＩＦＯライト選
択器１０６は、イネーブル信号をレジスタ・ライト制御
論理回路９８および入力バッファ制御論理回路１０４に
供給し、ＦＩＦＯバッファ６５にバス１１６からのデー
タのサンプリングを行わせる。アドレス・デコーダ１０
２は、デコードされたアドレスをレジスタ・ライト制御
論理回路９８に供給する。レジスタ・ライト制御論理回
路９８は、奇数レジスタ７４，７６，７８または８０の
中から書き込むべき１つを選択する。３２ビット・デー
タ・ワードの内の１６ビットが、バス１１６のビット
［Ｗ／２：１］からサンプリングされ、奇数入力バッフ
ァ１０８に入力され、同時に別の１６ビットが、ビット
［Ｗ：Ｗ／２＋１］からサンプリングされ、偶数入力バ
ッファ１１０に入力される。
ＦＯバッファ６５にサンプリングし、１６ビット・ワー
ドをバス６４に読み出すとき、バス１１６はＦＩＦＯバ
ッファ６５を４ワードの深度を有するものとして認知
し、一方バス６４はＦＩＦＯバッファ６５を８ワードの
深度を有するものとして認知する。バス１１６狭／広制
御部１００は、バス１１６を広い、即ちＷビット幅とし
て定義し、制御信号を発生して、３２ビット・ワードを
受けるように、レジスタ・ライト制御論理回路９８およ
び入力バッファ制御論理回路の準備を行う。バス６４狭
／広制御部９２は、バス６４を狭い、即ちＷ／２ビット
幅として定義し、３２ビット・ワードを書き込むよう
に、レジスタ・リード制御論理回路９０および出力バッ
ファ制御論理回路９４の準備を行う。ＦＩＦＯライト選
択器１０６は、イネーブル信号をレジスタ・ライト制御
論理回路９８および入力バッファ制御論理回路１０４に
供給し、ＦＩＦＯバッファ６５にバス１１６からのデー
タのサンプリングを行わせる。アドレス・デコーダ１０
２は、デコードされたアドレスをレジスタ・ライト制御
論理回路９８に供給する。レジスタ・ライト制御論理回
路９８は、奇数レジスタ７４，７６，７８または８０の
中から書き込むべき１つを選択する。３２ビット・デー
タ・ワードの内の１６ビットが、バス１１６のビット
［Ｗ／２：１］からサンプリングされ、奇数入力バッフ
ァ１０８に入力され、同時に別の１６ビットが、ビット
［Ｗ：Ｗ／２＋１］からサンプリングされ、偶数入力バ
ッファ１１０に入力される。
【００４０】バス６４に１６ビット・データ・ワードを
読み出すとき、読み出される最初のワード［Ｗ／２：
１］は、奇数レジスタ７４，７６，７８，８０の１つか
ら奇数出力バッファ１１２に読み出される。２番目の１
６ビット・ワード［Ｗ：Ｗ／２＋１］は、偶数レジスタ
８２，８４，８６，８８の１つから偶数出力バッファ１
１４に読み出される。３番目の１６ビット・ワードは、
奇数レジスタ７４，７６，７８または８０の１つから、
というように、転送が完了するまで、即ちＦＩＦＯバッ
ファ６５が空になるまで続けられる。アドレス・デコー
ダ１０２は、デコードされたアドレスを、レジスタ・リ
ード制御論理回路９０に供給し、奇数および偶数レジス
タのどちらを読み出すかを選択する。
読み出すとき、読み出される最初のワード［Ｗ／２：
１］は、奇数レジスタ７４，７６，７８，８０の１つか
ら奇数出力バッファ１１２に読み出される。２番目の１
６ビット・ワード［Ｗ：Ｗ／２＋１］は、偶数レジスタ
８２，８４，８６，８８の１つから偶数出力バッファ１
１４に読み出される。３番目の１６ビット・ワードは、
奇数レジスタ７４，７６，７８または８０の１つから、
というように、転送が完了するまで、即ちＦＩＦＯバッ
ファ６５が空になるまで続けられる。アドレス・デコー
ダ１０２は、デコードされたアドレスを、レジスタ・リ
ード制御論理回路９０に供給し、奇数および偶数レジス
タのどちらを読み出すかを選択する。
【００４１】３２ビット・ワードをバス１１６からＦＩ
ＦＯバッファ６５にサンプリングし、３２ビット・ワー
ドをバス６４に読み出すとき、バス１１６，６４は、Ｆ
ＩＦＯバッファ６５を４ワードの深度を有するものとし
て認知する。バス１１６狭／広制御部１００は、バス１
１６を広い、即ちＷビット幅として定義し、制御信号を
供給して、３２ビット・ワードを受けるように、レジス
タ・ライト制御論理回路９８および入力バッファ制御論
理回路１０２の準備を行う。バス６４狭／広制御部９２
も、バス６４を広いと定義し、３２ビット・ワードを書
き込むように、レジスタ・リード制御論理回路９０およ
び出力バッファ制御論理回路９４の準備を行う。ＦＩＦ
Ｏライト選択器１０６は、レジスタ・ライト制御論理回
路９８および入力バッファ制御論理回路１０４にイネー
ブル信号を供給し、ＦＩＦＯバッファ６５にバス１１６
からの３２ビット・ワードのデータをサンプリングさせ
る。アドレス・デコーダ１０２は、デコードされたアド
レスをレジスタ・ライト制御論理回路９８に供給する。
レジスタ・ライト制御論理回路９８は、奇数レジスタ７
４，７６，７８または８０から［Ｗ／２：１］からの１
６ビットを受ける１つを選択し、同時に、別の１６ビッ
トがサンプリングされ、ビット［Ｗ：Ｗ／２＋１］から
偶数入力バッファ１１０に入力される。
ＦＯバッファ６５にサンプリングし、３２ビット・ワー
ドをバス６４に読み出すとき、バス１１６，６４は、Ｆ
ＩＦＯバッファ６５を４ワードの深度を有するものとし
て認知する。バス１１６狭／広制御部１００は、バス１
１６を広い、即ちＷビット幅として定義し、制御信号を
供給して、３２ビット・ワードを受けるように、レジス
タ・ライト制御論理回路９８および入力バッファ制御論
理回路１０２の準備を行う。バス６４狭／広制御部９２
も、バス６４を広いと定義し、３２ビット・ワードを書
き込むように、レジスタ・リード制御論理回路９０およ
び出力バッファ制御論理回路９４の準備を行う。ＦＩＦ
Ｏライト選択器１０６は、レジスタ・ライト制御論理回
路９８および入力バッファ制御論理回路１０４にイネー
ブル信号を供給し、ＦＩＦＯバッファ６５にバス１１６
からの３２ビット・ワードのデータをサンプリングさせ
る。アドレス・デコーダ１０２は、デコードされたアド
レスをレジスタ・ライト制御論理回路９８に供給する。
レジスタ・ライト制御論理回路９８は、奇数レジスタ７
４，７６，７８または８０から［Ｗ／２：１］からの１
６ビットを受ける１つを選択し、同時に、別の１６ビッ
トがサンプリングされ、ビット［Ｗ：Ｗ／２＋１］から
偶数入力バッファ１１０に入力される。
【００４２】奇数レジスタ７４，７６，７８，８０の１
つおよび偶数レジスタ８２，８４，８６，８８の１つか
ら、３２ビット・データ・ワードが同時にバス６４に読
み出される。この３２ビット・データ・ワードの１６ビ
ットは、奇数レジスタ７４，７６，７８，８０から読み
出され、奇数出力バッファ１１２を通じて、ビット［Ｗ
／２：１］を出力する。別の１６ビットは、偶数レジス
タ８２，８４，８６，８８の１つから読み出され、偶数
出力バッファ１１４を通じて、ビット［Ｗ：Ｗ／２＋
１］を出力する。アドレス・デコーダ１０２は、デコー
ドされたアドレスをレジスタ・リード制御論理回路９０
に供給して、ＦＩＦＯリード選択器９６からのイネーブ
ル信号に応答して、奇数および偶数レジスタのどちらか
ら読み出すかを選択する。これは、転送が完了するま
で、即ち、ＦＩＦＯバッファ６５が空になるまで続く。
つおよび偶数レジスタ８２，８４，８６，８８の１つか
ら、３２ビット・データ・ワードが同時にバス６４に読
み出される。この３２ビット・データ・ワードの１６ビ
ットは、奇数レジスタ７４，７６，７８，８０から読み
出され、奇数出力バッファ１１２を通じて、ビット［Ｗ
／２：１］を出力する。別の１６ビットは、偶数レジス
タ８２，８４，８６，８８の１つから読み出され、偶数
出力バッファ１１４を通じて、ビット［Ｗ：Ｗ／２＋
１］を出力する。アドレス・デコーダ１０２は、デコー
ドされたアドレスをレジスタ・リード制御論理回路９０
に供給して、ＦＩＦＯリード選択器９６からのイネーブ
ル信号に応答して、奇数および偶数レジスタのどちらか
ら読み出すかを選択する。これは、転送が完了するま
で、即ち、ＦＩＦＯバッファ６５が空になるまで続く。
【００４３】ＦＩＦＯレジスタを複数の部分に分割し、
これらの部分を独立して制御することにより、ＦＩＦＯ
バッファ内の記憶領域を浪費することなく、可変幅のデ
ータ・ワードを転送することができる。バッファの記憶
領域が効率的に用いられるので、集積回路上の表面領域
は、更に効率的に用いられることになる。
これらの部分を独立して制御することにより、ＦＩＦＯ
バッファ内の記憶領域を浪費することなく、可変幅のデ
ータ・ワードを転送することができる。バッファの記憶
領域が効率的に用いられるので、集積回路上の表面領域
は、更に効率的に用いられることになる。
【００４４】図４は、図２のホスト・インターフェース
２４のＤＳＰ制御レジスタ６９を、ブロック図形状で示
す。ＤＳＰ制御レジスタ６９は３２ビットの制御ビット
を含む。「FC1」および「FC0」と表記された制御ビット
１３０，１３１は、ホスト・インターフェース２４がデ
ータをバス・マスタとして送信しているとき、ホストの
送信データＦＩＦＯバッファ６５およびＤＳＰの送信デ
ータＦＩＦＯバッファ６６におけるデータ転送フォーマ
ットを制御する。制御ビット１３０，１３１は、ＦＩＦ
Ｏバッファにおけるデータ幅、ＦＩＦＯレジスタ７２に
おけるデータの配列、およびホスト・インターフェース
２４がバス１１６に読み出しているあるいはバス１１６
から書き込んでいるときの符号拡張(sign extension)を
規定する。「BL5-BL0」と表記された制御ビット１３２
は、データのバースト長(data burst length)を規定す
る。制御ビット１３２内の値は、データが転送される各
データ転送サイクルの後に、減分される。制御ビット１
３２内の値がゼロまたは他の所定値に達したとき、転送
を終了する。
２４のＤＳＰ制御レジスタ６９を、ブロック図形状で示
す。ＤＳＰ制御レジスタ６９は３２ビットの制御ビット
を含む。「FC1」および「FC0」と表記された制御ビット
１３０，１３１は、ホスト・インターフェース２４がデ
ータをバス・マスタとして送信しているとき、ホストの
送信データＦＩＦＯバッファ６５およびＤＳＰの送信デ
ータＦＩＦＯバッファ６６におけるデータ転送フォーマ
ットを制御する。制御ビット１３０，１３１は、ＦＩＦ
Ｏバッファにおけるデータ幅、ＦＩＦＯレジスタ７２に
おけるデータの配列、およびホスト・インターフェース
２４がバス１１６に読み出しているあるいはバス１１６
から書き込んでいるときの符号拡張(sign extension)を
規定する。「BL5-BL0」と表記された制御ビット１３２
は、データのバースト長(data burst length)を規定す
る。制御ビット１３２内の値は、データが転送される各
データ転送サイクルの後に、減分される。制御ビット１
３２内の値がゼロまたは他の所定値に達したとき、転送
を終了する。
【００４５】図５は、図２のホスト・インターフェース
２４のホスト・インターフェース制御レジスタ６７を、
ブロック図形状で示す。ホスト・インターフェース制御
レジスタ６７は、制御ビット１３６−１４２を含む。
「HRF1」および「HRF0」とそれぞれ表記された、ホスト
受信データ転送フォーマット制御ビット１３６，１３７
は、ホスト・インターフェース２４がホスト・プロセッ
サによって読み出されているとき、ＤＳＰ送信データＦ
ＩＦＯバッファ６６を介したデータ転送のための、デー
タ転送フォーマットを定義する。制御ビット１３６，１
３７は、ＦＩＦＯバッファ内のデータ幅、ＦＩＦＯレジ
スタ内のデータ配列、および符号拡張を規定する。「HT
F1」および「HTF0」とそれぞれ表記された、ホスト・デ
ータ転送フォーマット制御ビット１３８，１３９は、ホ
スト・インターフェース２４がホスト・プロセッサによ
って書き込まれているときに、ホスト送信データＦＩＦ
Ｏバッファ６５を用いた転送のために、データ転送フォ
ーマットを定義する。制御ビット１３８，１３９は、Ｆ
ＩＦＯバッファ内のデータ幅、ＦＩＦＯレジスタ内のデ
ータ配列、および符号拡張を規定する。「HF2」，「HF
1」，「HF0」とそれぞれ表記された、制御ビット１４
０，１４１，１４２は、バス１１６およびバス６４間の
通信のための汎用ホスト・フラグである。制御ビット１
４０，１４１，１４２は、ホスト・プロセッサ（図示せ
ず）によって、アサートまたはニゲートすることができ
る。
２４のホスト・インターフェース制御レジスタ６７を、
ブロック図形状で示す。ホスト・インターフェース制御
レジスタ６７は、制御ビット１３６−１４２を含む。
「HRF1」および「HRF0」とそれぞれ表記された、ホスト
受信データ転送フォーマット制御ビット１３６，１３７
は、ホスト・インターフェース２４がホスト・プロセッ
サによって読み出されているとき、ＤＳＰ送信データＦ
ＩＦＯバッファ６６を介したデータ転送のための、デー
タ転送フォーマットを定義する。制御ビット１３６，１
３７は、ＦＩＦＯバッファ内のデータ幅、ＦＩＦＯレジ
スタ内のデータ配列、および符号拡張を規定する。「HT
F1」および「HTF0」とそれぞれ表記された、ホスト・デ
ータ転送フォーマット制御ビット１３８，１３９は、ホ
スト・インターフェース２４がホスト・プロセッサによ
って書き込まれているときに、ホスト送信データＦＩＦ
Ｏバッファ６５を用いた転送のために、データ転送フォ
ーマットを定義する。制御ビット１３８，１３９は、Ｆ
ＩＦＯバッファ内のデータ幅、ＦＩＦＯレジスタ内のデ
ータ配列、および符号拡張を規定する。「HF2」，「HF
1」，「HF0」とそれぞれ表記された、制御ビット１４
０，１４１，１４２は、バス１１６およびバス６４間の
通信のための汎用ホスト・フラグである。制御ビット１
４０，１４１，１４２は、ホスト・プロセッサ（図示せ
ず）によって、アサートまたはニゲートすることができ
る。
【００４６】図６は、図２のホスト・インターフェース
２４のＤＳＰステータス・レジスタ６８を、ブロック図
形状で示す。ＤＳＰステータス・レジスタ６８は、ビッ
ト１４５−１５１を含む。「HACT」と表記されたビット
１４５は、ホスト・インターフェース２４がアクティブ
のときはいつでも、アサートされている。転送が完了
し、ホスト・インターフェース２４内の動作が停止され
ると、ビット１４５はニゲートされる。「HF2」，「HF
1」，「HF0」と表記されたビット１４６，１４７，１４
８は、ホスト・インターフェース制御レジスタ６７内の
ホスト・フラグHF2，HF1，HF0の状態を示す。ホスト・
インターフェースのみが、ビット１４６，１４７，１４
８を変更することができる。「SRRQ」と表記されたビッ
ト１４９は、ホスト送信データＦＩＦＯバッファ６５
が、データ処理システム２０のためのデータを含むこと
を示す。ホスト・インターフェース・データＦＩＦＯバ
ッファ６５内のレジスタが、データ処理システム２０に
よって空にされたとき、ビット１４９はニゲートされ
る。「STRQ」と表記されたビット１５０は、アサートさ
れると、ＤＳＰ送信データＦＩＦＯバッファ６６内のレ
ジスタが満杯でなく、データ処理システム２０によって
書き込み可能であることを示す。「HCP」と表記されたビ
ット１５１は、アサートされると、ホスト・コマンド割
り込みが中断中であることを示す。ホスト・インターフ
ェース２４によって割り込みがかけられた(service)と
き、ビット１５１はニゲートされる。ビット１５１は、
ホスト・インターフェース２４またはホスト・プロセッ
サ（図示せず）によってニゲートすることができる。
２４のＤＳＰステータス・レジスタ６８を、ブロック図
形状で示す。ＤＳＰステータス・レジスタ６８は、ビッ
ト１４５−１５１を含む。「HACT」と表記されたビット
１４５は、ホスト・インターフェース２４がアクティブ
のときはいつでも、アサートされている。転送が完了
し、ホスト・インターフェース２４内の動作が停止され
ると、ビット１４５はニゲートされる。「HF2」，「HF
1」，「HF0」と表記されたビット１４６，１４７，１４
８は、ホスト・インターフェース制御レジスタ６７内の
ホスト・フラグHF2，HF1，HF0の状態を示す。ホスト・
インターフェースのみが、ビット１４６，１４７，１４
８を変更することができる。「SRRQ」と表記されたビッ
ト１４９は、ホスト送信データＦＩＦＯバッファ６５
が、データ処理システム２０のためのデータを含むこと
を示す。ホスト・インターフェース・データＦＩＦＯバ
ッファ６５内のレジスタが、データ処理システム２０に
よって空にされたとき、ビット１４９はニゲートされ
る。「STRQ」と表記されたビット１５０は、アサートさ
れると、ＤＳＰ送信データＦＩＦＯバッファ６６内のレ
ジスタが満杯でなく、データ処理システム２０によって
書き込み可能であることを示す。「HCP」と表記されたビ
ット１５１は、アサートされると、ホスト・コマンド割
り込みが中断中であることを示す。ホスト・インターフ
ェース２４によって割り込みがかけられた(service)と
き、ビット１５１はニゲートされる。ビット１５１は、
ホスト・インターフェース２４またはホスト・プロセッ
サ（図示せず）によってニゲートすることができる。
【００４７】図７は、図２のホスト・インターフェース
２４のアドレス構成レジスタ７０を、ブロック図形状で
示す。「PM31-PM16」と表記されたアドレス・ビット１
５３は、ＦＩＦＯバッファ６５にアクセスするためのア
ドレス範囲を規定する。アドレス構成レジスタ７０への
アクセスは、ホスト・インターフェース２４の動作モー
ドに応じて行われ、ホスト・プロセッサがアクセスする
ことも、あるいはホスト・インターフェース２４が間接
的にアクセスすることもできる。
２４のアドレス構成レジスタ７０を、ブロック図形状で
示す。「PM31-PM16」と表記されたアドレス・ビット１
５３は、ＦＩＦＯバッファ６５にアクセスするためのア
ドレス範囲を規定する。アドレス構成レジスタ７０への
アクセスは、ホスト・インターフェース２４の動作モー
ドに応じて行われ、ホスト・プロセッサがアクセスする
ことも、あるいはホスト・インターフェース２４が間接
的にアクセスすることもできる。
【００４８】図８は、本発明の一実施例によって、ＦＩ
ＦＯバッファ６５のデータ・ストリームにアドレスを挿
入するために必要なステップを、フロー・チャート形状
で示す。ダイヤモンド形のボックス１５５，１５６は、
判断ステップを表わし、矩形形ボックス１５７−１６１
は、アドレスをデータ・ストリームに挿入ために実行さ
れるステップを表わす。ＦＩＦＯバッファ６５へのアク
セスは、あるアドレス範囲を用いて、バス１１６を通じ
て行うことができる。このアドレス範囲は、バス１１６
からサンプリングされるアドレスの最上位ビットによっ
て規定される。例えば、３２ビット・アドレスの上位１
６ビットを用いて、ＦＩＦＯバッファ６５へのアクセス
を識別する場合、ＦＩＦＯバッファ６５の２16即ち６５
５３６カ所にアクセスすることができる。６５５３６カ
所の内７カ所はＦＩＦＯバッファ６５以外のレジスタで
あるので、最下位ビットは「ほとんど」ドント・ケア(d
on't care)である。ＦＩＦＯバッファ６５の出力は、い
くつかの機構のいずれかによって、あるアドレス範囲に
転送することができる。例えば、下位アドレス・ビット
をポインタとして用い、ＦＩＦＯバッファ６５を通じて
到来するデータをどこに記憶するかを指揮することがで
きる。
ＦＯバッファ６５のデータ・ストリームにアドレスを挿
入するために必要なステップを、フロー・チャート形状
で示す。ダイヤモンド形のボックス１５５，１５６は、
判断ステップを表わし、矩形形ボックス１５７−１６１
は、アドレスをデータ・ストリームに挿入ために実行さ
れるステップを表わす。ＦＩＦＯバッファ６５へのアク
セスは、あるアドレス範囲を用いて、バス１１６を通じ
て行うことができる。このアドレス範囲は、バス１１６
からサンプリングされるアドレスの最上位ビットによっ
て規定される。例えば、３２ビット・アドレスの上位１
６ビットを用いて、ＦＩＦＯバッファ６５へのアクセス
を識別する場合、ＦＩＦＯバッファ６５の２16即ち６５
５３６カ所にアクセスすることができる。６５５３６カ
所の内７カ所はＦＩＦＯバッファ６５以外のレジスタで
あるので、最下位ビットは「ほとんど」ドント・ケア(d
on't care)である。ＦＩＦＯバッファ６５の出力は、い
くつかの機構のいずれかによって、あるアドレス範囲に
転送することができる。例えば、下位アドレス・ビット
をポインタとして用い、ＦＩＦＯバッファ６５を通じて
到来するデータをどこに記憶するかを指揮することがで
きる。
【００４９】ＦＩＦＯバッファを通じてデータ・ストリ
ームを転送するとき、ＦＩＦＯバッファにアクセスする
ために用いられるアドレスは、これを保持するなんらか
の用意をしなければ、失われることになる。ＦＩＦＯバ
ッファ６５では、バス１１６からサンプルされる最初の
データはアドレスである。このアドレスは、ヘッダ情報
を含むこともできる。アドレス内のヘッダ情報を用い
て、このデータをデータ処理システム２０内の所望の場
所に送出することや、どのようにデータ処理システムが
このアドレスを用いるべきかを記述することもできる。
図示の実施例では、バス１１６は、アドレスおよびデー
タ情報の双方を搬送する「多重化バス」である。ここに
記載するアドレス挿入方法では、例えば、アドレス発生
器／ＤＭＡコントローラ３６のようなデータを読み取る
システムの構成物が、データがＦＩＦＯバッファ６５か
ら読み出すかについて、アドレス自体を識別しなければ
ならない。多重化バスにおいてアドレスをデータから区
別する方法はいくつかある。例えば、処理が始まったと
きにＦＩＦＯバッファが空である場合、アドレスは、こ
のＦＩＦＯバッファから読み出される最初のデータであ
る。また、データ・バーストが既知の長さのものである
場合、ＦＩＦＯバッファから読み出される次のワードは
アドレスである。加えて、データ・ストリームの長さも
アドレスの関数となり得る。この場合、データ・ストリ
ームの後に読まれる次のワードがアドレスである。
ームを転送するとき、ＦＩＦＯバッファにアクセスする
ために用いられるアドレスは、これを保持するなんらか
の用意をしなければ、失われることになる。ＦＩＦＯバ
ッファ６５では、バス１１６からサンプルされる最初の
データはアドレスである。このアドレスは、ヘッダ情報
を含むこともできる。アドレス内のヘッダ情報を用い
て、このデータをデータ処理システム２０内の所望の場
所に送出することや、どのようにデータ処理システムが
このアドレスを用いるべきかを記述することもできる。
図示の実施例では、バス１１６は、アドレスおよびデー
タ情報の双方を搬送する「多重化バス」である。ここに
記載するアドレス挿入方法では、例えば、アドレス発生
器／ＤＭＡコントローラ３６のようなデータを読み取る
システムの構成物が、データがＦＩＦＯバッファ６５か
ら読み出すかについて、アドレス自体を識別しなければ
ならない。多重化バスにおいてアドレスをデータから区
別する方法はいくつかある。例えば、処理が始まったと
きにＦＩＦＯバッファが空である場合、アドレスは、こ
のＦＩＦＯバッファから読み出される最初のデータであ
る。また、データ・バーストが既知の長さのものである
場合、ＦＩＦＯバッファから読み出される次のワードは
アドレスである。加えて、データ・ストリームの長さも
アドレスの関数となり得る。この場合、データ・ストリ
ームの後に読まれる次のワードがアドレスである。
【００５０】アドレス情報がバス１１６からサンプリン
グされるとき、アドレス・デコーダ１０２は、ライト・
イネーブル信号をレジスタ・ライト制御論理回路９８に
供給する。ライト・イネーブル信号が供給されたときバ
ス１１６上にはアドレスがあったので、バス１１６から
サンプリングされた最初のデータとして、アドレスが書
き込まれる。アドレスが受け取られた後、バス１１６か
らデータがサンプリングされる。データ・ストリームの
サイズは、ホスト・インターフェース２４がスレーブの
ときは、ホスト・プロセッサによって制御される。ホス
ト・インターフェース２４がマスタのとき、データ・ス
トリームのサイズは、ＤＳＰ制御レジスタ６９（図４）
のビット１３２内の初期値によって決定される。ビット
１３２内の値は、データ・ワードが転送される毎に減分
される。値がゼロに等しくなったとき、転送が完了す
る。
グされるとき、アドレス・デコーダ１０２は、ライト・
イネーブル信号をレジスタ・ライト制御論理回路９８に
供給する。ライト・イネーブル信号が供給されたときバ
ス１１６上にはアドレスがあったので、バス１１６から
サンプリングされた最初のデータとして、アドレスが書
き込まれる。アドレスが受け取られた後、バス１１６か
らデータがサンプリングされる。データ・ストリームの
サイズは、ホスト・インターフェース２４がスレーブの
ときは、ホスト・プロセッサによって制御される。ホス
ト・インターフェース２４がマスタのとき、データ・ス
トリームのサイズは、ＤＳＰ制御レジスタ６９（図４）
のビット１３２内の初期値によって決定される。ビット
１３２内の値は、データ・ワードが転送される毎に減分
される。値がゼロに等しくなったとき、転送が完了す
る。
【００５１】判断ステップ１５５において、ホスト・プ
ロセッサは、アドレスがＦＩＦＯバッファ６５にアクセ
スするために要求される範囲以内にあるか否か判断す
る。アドレスが要求された範囲以内にない場合、「否
定」経路が選択され、ステップ１５７において、ＦＩＦ
Ｏバッファ６５へのアクセスは拒否される。アドレスが
要求された範囲内にある場合、「肯定」経路が選択さ
れ、判断ステップ１５６に進む。ステップ１５６におい
て、ホスト・プロセッサは、ＤＳＰステータス・レジス
タ６８（図６）内のビット１４５をチェックすることに
よって、ＦＩＦＯバッファが使用可能であるか否か判断
を行う。ＦＩＦＯバッファが使用可能でない場合、「否
定」経路が選択されステップ１５８に進み、ＦＩＦＯバ
ッファ６５へのアクセスは拒否される。ホスト・プロセ
ッサは、アクセスが許可される前の現在実行中の処理(t
ransaction)をＦＩＦＯバッファ６５が完了するまで、
待機しなければならない。ＦＩＦＯバッファが使用可能
な場合、「肯定」経路が選択されステップ１５９に進
み、ホスト・インターフェース２４によってＦＩＦＯバ
ッファ６５にアドレスがサンプリングされる。ここに記
載した処理とは、ＦＩＦＯバッファ６５を介したバス１
１６からバス６４への処理であることを注記しておく。
しかしながら、他の実施例では、この処理は、同様のス
テップを用いて、ＤＳＰ送信データＦＩＦＯバッファ６
６を介してのバス６４からバス１１６への処理とするこ
ともできる。アドレスがＦＩＦＯバッファ６５のレジス
タに書き込まれた後、ステップ１６０において、データ
・バーストをＦＩＦＯバッファ６５に書き込む。一旦デ
ータ・ワードがＦＩＦＯバッファ６５に書き込まれたな
ら、即ち、ＦＩＦＯバッファ６５が空でない場合、ステ
ップ１６１において、データ・ワードがＦＩＦＯバッフ
ァ６５からデータ処理システム２０内の記憶場所に読み
出される。データ・ストリームのＦＩＦＯバッファ６５
からの読み出しは、データ・ストリームのＦＩＦＯバッ
ファ６５への書き込みと同時に行うことができる。ＦＩ
ＦＯバッファは常に、部分的には空の部分が残ってい
る。処理中にＦＩＦＯバッファが満杯になった場合、ホ
スト・インターフェース２４によって待機状態が挿入さ
れ、ホスト・プロセッサはＦＩＦＯバッファ６５に上書
きすることが禁止される。
ロセッサは、アドレスがＦＩＦＯバッファ６５にアクセ
スするために要求される範囲以内にあるか否か判断す
る。アドレスが要求された範囲以内にない場合、「否
定」経路が選択され、ステップ１５７において、ＦＩＦ
Ｏバッファ６５へのアクセスは拒否される。アドレスが
要求された範囲内にある場合、「肯定」経路が選択さ
れ、判断ステップ１５６に進む。ステップ１５６におい
て、ホスト・プロセッサは、ＤＳＰステータス・レジス
タ６８（図６）内のビット１４５をチェックすることに
よって、ＦＩＦＯバッファが使用可能であるか否か判断
を行う。ＦＩＦＯバッファが使用可能でない場合、「否
定」経路が選択されステップ１５８に進み、ＦＩＦＯバ
ッファ６５へのアクセスは拒否される。ホスト・プロセ
ッサは、アクセスが許可される前の現在実行中の処理(t
ransaction)をＦＩＦＯバッファ６５が完了するまで、
待機しなければならない。ＦＩＦＯバッファが使用可能
な場合、「肯定」経路が選択されステップ１５９に進
み、ホスト・インターフェース２４によってＦＩＦＯバ
ッファ６５にアドレスがサンプリングされる。ここに記
載した処理とは、ＦＩＦＯバッファ６５を介したバス１
１６からバス６４への処理であることを注記しておく。
しかしながら、他の実施例では、この処理は、同様のス
テップを用いて、ＤＳＰ送信データＦＩＦＯバッファ６
６を介してのバス６４からバス１１６への処理とするこ
ともできる。アドレスがＦＩＦＯバッファ６５のレジス
タに書き込まれた後、ステップ１６０において、データ
・バーストをＦＩＦＯバッファ６５に書き込む。一旦デ
ータ・ワードがＦＩＦＯバッファ６５に書き込まれたな
ら、即ち、ＦＩＦＯバッファ６５が空でない場合、ステ
ップ１６１において、データ・ワードがＦＩＦＯバッフ
ァ６５からデータ処理システム２０内の記憶場所に読み
出される。データ・ストリームのＦＩＦＯバッファ６５
からの読み出しは、データ・ストリームのＦＩＦＯバッ
ファ６５への書き込みと同時に行うことができる。ＦＩ
ＦＯバッファは常に、部分的には空の部分が残ってい
る。処理中にＦＩＦＯバッファが満杯になった場合、ホ
スト・インターフェース２４によって待機状態が挿入さ
れ、ホスト・プロセッサはＦＩＦＯバッファ６５に上書
きすることが禁止される。
【００５２】バス１１６は多重化バスとして示されてい
る。これは、バスがアドレスおよびデータ情報の双方を
搬送することを意味する。しかしながら、他の実施例で
は、ＩＳＡバスにおけるように、バス１１６を別個のア
ドレスおよびデータ・バスに分割してもよい。図７に示
した実施例では、ＦＩＦＯバッファ６５がホスト・イン
ターフェース２４内で用いられているが、他の実施例で
は、固定深度および固定幅を有する従来のＦＩＦＯバッ
ファも使用可能であることも、指摘しておく。
る。これは、バスがアドレスおよびデータ情報の双方を
搬送することを意味する。しかしながら、他の実施例で
は、ＩＳＡバスにおけるように、バス１１６を別個のア
ドレスおよびデータ・バスに分割してもよい。図７に示
した実施例では、ＦＩＦＯバッファ６５がホスト・イン
ターフェース２４内で用いられているが、他の実施例で
は、固定深度および固定幅を有する従来のＦＩＦＯバッ
ファも使用可能であることも、指摘しておく。
【００５３】大きなメモリ・アレイの代わりに小さなＦ
ＩＦＯバッファを用いることによって、データ処理シス
テム２０における空間を節約することができる。可変幅
および可変深度のＦＩＦＯバッファを有することによ
り、あるサイズのバスから異なるサイズを有する別のバ
スへデータを転送するときに、ＦＩＦＯバッファの記憶
領域のより効率的な使用が可能になる。ＦＩＦＯバッフ
ァを通過するデータ・バーストのアドレスが失われない
ようにするために、データ・ストリームの先頭にアドレ
スを挿入する。
ＩＦＯバッファを用いることによって、データ処理シス
テム２０における空間を節約することができる。可変幅
および可変深度のＦＩＦＯバッファを有することによ
り、あるサイズのバスから異なるサイズを有する別のバ
スへデータを転送するときに、ＦＩＦＯバッファの記憶
領域のより効率的な使用が可能になる。ＦＩＦＯバッフ
ァを通過するデータ・バーストのアドレスが失われない
ようにするために、データ・ストリームの先頭にアドレ
スを挿入する。
【００５４】以上、本発明を好適実施例に基づいて記載
したが、本発明は数多くの方法で変更可能であり、先に
具体的に示し説明したもの以外にも多くの実施例が想定
できることは、当業者には明白であろう。例えば、ＦＩ
ＦＯバッファ６５は、２種類のデータ幅を有するＦＩＦ
Ｏバッファを設けるために、２つの部分のＦＩＦＯレジ
スタ７２を有するものとして例示された。しかしなが
ら、他の実施例では、ＦＩＦＯバッファ６５は、３つ以
上の部分を有し、３種類以上のデータ幅のＦＩＦＯバッ
ファを設けるように適応させることも可能である。した
がって、本発明の真の精神および範囲に該当する本発明
の変更は全て、特許請求の範囲に含まれることを意図す
るものである。
したが、本発明は数多くの方法で変更可能であり、先に
具体的に示し説明したもの以外にも多くの実施例が想定
できることは、当業者には明白であろう。例えば、ＦＩ
ＦＯバッファ６５は、２種類のデータ幅を有するＦＩＦ
Ｏバッファを設けるために、２つの部分のＦＩＦＯレジ
スタ７２を有するものとして例示された。しかしなが
ら、他の実施例では、ＦＩＦＯバッファ６５は、３つ以
上の部分を有し、３種類以上のデータ幅のＦＩＦＯバッ
ファを設けるように適応させることも可能である。した
がって、本発明の真の精神および範囲に該当する本発明
の変更は全て、特許請求の範囲に含まれることを意図す
るものである。
【図１】本発明によるデータ処理システムを示すブロッ
ク図。
ク図。
【図２】図１のデータ処理システムのホスト・インター
フェースの一実施例を示すブロック図。
フェースの一実施例を示すブロック図。
【図３】本発明の一実施例による図２のホスト・インタ
ーフェースの深度／幅調節可能ＦＩＦＯバッファを示す
ブロック図。
ーフェースの深度／幅調節可能ＦＩＦＯバッファを示す
ブロック図。
【図４】図２のホスト・インターフェースのＤＳＰ制御
レジスタを示すブロック図。
レジスタを示すブロック図。
【図５】図２のホスト・インターフェースのホスト・イ
ンターフェース制御レジスタを示すブロック図。
ンターフェース制御レジスタを示すブロック図。
【図６】図２のホスト・インターフェースのＤＳＰステ
ータス・レジスタを示すブロック図。
ータス・レジスタを示すブロック図。
【図７】図２のホストインターフェースのアドレス構成
レジスタを示すブロック図。
レジスタを示すブロック図。
【図８】本発明によるデータ・ストリームにアドレスを
挿入する方法を示すフロー・チャート。
挿入する方法を示すフロー・チャート。
２０ データ処理システム ２２ タイマ ２４ ホスト・インターフェース ２６ 改良直列同期インターフェース ２８ 直列非同期インターフェース ３０ プログラムＲＡＭおよび命令キャッシュ ３２，３４ データ・メモリ ３６ アドレス発生器／直接メモリ・アクセス・コント
ローラ ３８ 外部アドレス・バス・スイッチ ４０ 内部データ・バス・スイッチ ４２ ＤＲＡＭおよびＳＲＡＭバス・インターフェース
／命令キャッシュ制御部 ４４ 外部データ・バス・スイッチ ４６ プログラム制御部 ４８ プログラム割り込みコントローラ ５０ プログラム・デコード・コントローラ ５２ ログラム・アドレス発生器 ５４ データ算術演算部 ５６，５７ アドレス・バス ５８ プログラム・アドレス・バス ５９ アドレス・バス ６１，６２ データ・バス ６３，６４ プログラム・データ・バス ６５ ホスト送信データＦＩＦＯバッファ ６６ ＤＳＰ送信データＦＩＦＯバッファ ６７ ホスト・インターフェース制御レジスタ ６８ ＤＳＰステータス・レジスタ ６９ ＤＳＰ制御レジスタ ７０ アドレス構成レジスタ ７２ ＦＩＦＯレジスタ ９０ レジスタ・リード制御論理回路 ９２ バス６４、狭／広制御部 ９４ 出力バッファ制御論理回路 ９６ ＦＩＦＯリード選択器 ９８ レジスタ・ライト制御論理回路 １００ バス１１６狭／広制御部 １０２ アドレス・デコーダ １０４ 入力バッファ制御論理回路 １０６ ＦＩＦＯライト選択器 １０８ 奇数入力バッファ １１０ 偶数入力バッファ １１２ 奇数入力バッファ １１４ 偶数出力バッファ １１６ バス １２４，１２８ レジスタ
ローラ ３８ 外部アドレス・バス・スイッチ ４０ 内部データ・バス・スイッチ ４２ ＤＲＡＭおよびＳＲＡＭバス・インターフェース
／命令キャッシュ制御部 ４４ 外部データ・バス・スイッチ ４６ プログラム制御部 ４８ プログラム割り込みコントローラ ５０ プログラム・デコード・コントローラ ５２ ログラム・アドレス発生器 ５４ データ算術演算部 ５６，５７ アドレス・バス ５８ プログラム・アドレス・バス ５９ アドレス・バス ６１，６２ データ・バス ６３，６４ プログラム・データ・バス ６５ ホスト送信データＦＩＦＯバッファ ６６ ＤＳＰ送信データＦＩＦＯバッファ ６７ ホスト・インターフェース制御レジスタ ６８ ＤＳＰステータス・レジスタ ６９ ＤＳＰ制御レジスタ ７０ アドレス構成レジスタ ７２ ＦＩＦＯレジスタ ９０ レジスタ・リード制御論理回路 ９２ バス６４、狭／広制御部 ９４ 出力バッファ制御論理回路 ９６ ＦＩＦＯリード選択器 ９８ レジスタ・ライト制御論理回路 １００ バス１１６狭／広制御部 １０２ アドレス・デコーダ １０４ 入力バッファ制御論理回路 １０６ ＦＩＦＯライト選択器 １０８ 奇数入力バッファ １１０ 偶数入力バッファ １１２ 奇数入力バッファ １１４ 偶数出力バッファ １１６ バス １２４，１２８ レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アブナー・ゴレン イスラエル国ロシュ−ハアイン、ギバット −タル、シトバニト４ (72)発明者 デビッド・ガランティ イスラエル国ナタニア、イルス・ハアガマ ン４
Claims (3)
- 【請求項１】先入れ先出しバッファ（６５）を備えたデ
ータ処理システム（２０）であって、該先入れ先出しバ
ッファ（６５）は：複数のレジスタ（７２）であって、
各レジスタが第１バス（１１６）に結合された複数の入
力端子と、第２バス（６４）に結合された複数の出力端
子とを有する、前記複数のレジスタ；および前記複数の
レジスタ（７２）に結合され、前記第１バス（１１６）
からのデータ・ワードが第１所定幅を有するとき、前記
第１バス（１１６）からのデータを受信するように、前
記複数のレジスタ（７２）の内１つのレジスタをイネー
ブルする制御論理回路（９８）であって、前記第１バス
（１１６）からのデータ・ワードが第２所定幅を有する
とき、前記複数のレジスタの内２つのレジスタ（７２）
をイネーブルする前記制御論理回路（９８）；から成る
ことを特徴とするデータ処理システム（２０）。 - 【請求項２】先入れ先出しバッファ（７２）を備えたデ
ータ処理システム（２０）であって、該先入れ先出しバ
ッファ（７２）は：複数の記憶素子（７２）であって、
該複数の記憶素子は第１部分（７３）と第２部分（７
５）として構成され、各記憶素子が、第１バス（１１
６）に結合された複数の入力端子と、第２バスに結合さ
れた複数の出力端子とを有する前記複数の記憶素子（７
２）；および前記複数の記憶素子（７２）に結合され、
前記第１部分（７３）および前記第２部分（７５）への
アクセスを制御する制御論理回路（９８）；から成り、 前記複数の記憶素子（７２）は、前記制御論理回路（９
８）に応答して第１幅および第１深度を有するとき、前
記第１および第２部分（７３，７５）が独立してアクセ
スされ、前記複数の記憶素子（７２）は、前記制御論理
回路（９８）に応答して第２幅および第２深度を有する
とき、前記第１および第２部分（７３，７５）が一緒に
アクセスされることを特徴とするデータ処理システム
（２０）。 - 【請求項３】深度／幅調節可能先入れ先出しバッファ
（６５）を有するデータ処理システム（２０）であっ
て、前記深度／幅調節可能先入れ先出しバッファ（６
５）は：記憶素子の第１部分（７３）であって、該記憶
素子の第１部分の各記憶素子は所定の第１データ・ビッ
ト数を記憶し、バス（１１６）に結合されている前記記
憶素子の第１部分（７３）；記憶素子の第２部分（７
５）であって、該記憶素子の第２部分の各記憶素子は所
定の第２データ・ビット数を記憶し、バス（１１６）に
結合されている前記記憶素子の第２部分（７５）；およ
び前記記憶素子の第１および第２部分（７３，７５）に
結合された制御論理回路（９８）であって、前記所定第
１データ・ビット数を有する前記バスからの第１データ
・ワードのサンプリングに応答して、前記記憶素子の第
１部分の中の１つの記憶素子にアクセスし、所定の第３
データ・ビット数を有するバスからの第２データ・ワー
ドのサンプリングに応答して、前記記憶素子の第１およ
び第２部分（７３，７５）双方の各々１つの記憶素子に
アクセスする前記制御論理回路（９８）；から成り、 前記所定の第３データ・ビット数は、前記所定の第１数
と前記所定の第２数との和に等しいことを特徴とするデ
ータ処理システム（２０）。
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