TW439065B - Dynamic clock generating circuit for use in synchronous dynamic random access memory - Google Patents

Dynamic clock generating circuit for use in synchronous dynamic random access memory Download PDF

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TW439065B
TW439065B TW087108328A TW87108328A TW439065B TW 439065 B TW439065 B TW 439065B TW 087108328 A TW087108328 A TW 087108328A TW 87108328 A TW87108328 A TW 87108328A TW 439065 B TW439065 B TW 439065B
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Sung-Geun Lee
Woo-Seop Jeong
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Samsung Electronics Co Ltd
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Description

0 9065,
A 經濟部中央標準局員工消f合作社印製 —-------B~五 '發明説明（1 ) 發明背景 il S_ 本發明有關於丰導體記憶體裝置，而且尤其有關於用於 同步動態DRAM (動態隨機存取記憶體）之動態時脈產生電 路。 足，前案説明 大致上半導體圮憶體裝置的DRAM已用控制裝置如處理 器等作非同步控制，這表示處理器將位址放入DRAM輸入 端，並藉由使用行與列位址選通脈衝信號接腳而選通位 址這些仏址會維持一定的極小時間。此時DRAM存取記 L sa中的毛址{乂丑。咸存取時間後，即將處理器的 新Kj料窝入記憶體，或者提供該資料到其輸出端供處理器 去1買取儲存在記憶體中的資料3因此處理器應該在備用狀 態，而dram執行各種内部操作如預充電，位址解碼，資 科感測’透過輸出緩衝器而輸出資料等3處理器的備用狀 態會導致整侗系統的低操作速度。最近已開發出一種同步 DRAM ’它可以使處理器執行其他工作，方法是將處理器 從備用狀態中釋出並且加速資料的輸入/輸出操作。 同步dram —般使用一時脈缓衝器用以將處理器等供废 的系統時腺轉成適於内部電路的位準2藉由使用時脈緩衝 器，晶片中的各裝置即操作以回應系統時脈。惟因爲時脈 緩衝器僅藉由將一外部時腺如外部供應的系統時脈緩衝， 以產生晶片内部所需的内部時脈，因此外部時脈與内部時 脈之間的時間延遲會因爲缓衝器的延遲現象而無可避免的 -4- 本纸银尺度適用中國國家標毕（CNS ) A4現格（210X297公釐） {請先閱讀背面之注.意事項再填寫本頁〕 -裝- '訂 名-----—_ A. 8" 439065 五、發明説明 產生2若產生時眼之間的時間扭曲，則供應外部時脈時賓 把的阳片内邵操作即會被這種延遲現象所延遲。因此有义 要產生内邵時脈，其相對於從外部供應的外部時脈具有輕 小的廷遲，亦即，在近乎與外部時脈同步時内部時脈即肩 有較小的時間扭西， ' 發明之概述 因此本發明之目的是提供一種用於同步DRAM之動態時 脈產生電路，其能產生一自動脈波形式之内部時脈，其相 對於一系統時脈具有一極，丨、延遲。 本發明之另一目的是提供一種用於同步DRAM之動態時 脈產生％路’其具有較簡單之電路結構3 本發明包括一種用於同步動態隨機存取記憶體之時脈產 生電路。在一實施例中，時脈產生電路包括：一輸入緩衝 器’用以將外部施加之系統時脈轉成内部電路所需之位 準‘—致能路徑電路，用以產生内部時脈之第二轉換，其 在高速時接在系統時脈之第二轉換之後以回應從輸入緩衝 器產生時脈之第一轉換：及内部時脈維持在第二轉換一設 足時段後即產生内部時脈之第一轉換以回應第一及第二關 閉信號’因而產生自動脈波形式之内部時脈：以及一抑止 路fe電路，用以接收從輸入緩衝器及致能路徑電路產生之 時脈’並供應第一及第二關閉信號至致能路徑電路。 由以下詳細說明並配合对圖，即可明了本發明之上述與 其他目標、特微及優點，其中相同參考符號表示相同節 點。 5- 本紙乐尺度適用中國國家標窣（CNS ) A4^格（2ΐϋΧ 297公楚） -----------扣衣------、π------A (請先閱讀背面之注·意事項再填窍本買) 經濟部中央標準局員工消費合诈社印製 439065 五、發明説明（3 附圖之簡單説明 圖I是根據本發明，尺 方塊圖：以及 & 5 ’ DRAM之動態時脈產生電路纪 圖2疋圖1中各節點出現的信號的操作時序圖。 車父佳實施例之詳細說明 提==:::::來_定細節，並—以
是可以沒有這此特定二热於此技術者要了解的 k二诗疋郝即下貧施本發明，此外習知NM0S 晶體的操作及製造方法並未在此説明以避免模 糊本發明。 ^ 參考圖1，其顯示根據本發明而用於同步DRAM之動態時 脈產生電路，時脈產生電路用以產生一自動脈波形式的内 邛時脈PCLK，相對於系統時腺CLK有―極小延遲，該電路 包括：輸入緩衝器1 0，致能路徑電路100與抑止路徑電路 200 =輸入緩衝器丨〇將系統時脈cLK轉成内部電路所需的 位準3例如若系統時脈C L K是TTL(電晶體-電晶體邏輯） 位準’則輸入緩衝器丨〇的輸出位準是CMOS (互補金屬氧化 物半導體）位準：致能路徑電路丨〇〇由PMOS電晶體4 0， 經濟部中央標準局員工消资合作社印製 4 1 ’ 4 5 ’ NM0S電晶體4 2，4 3，4 7，及反相器4 4，4 6組 成。致能路徑電路2 〇 0由PMOS電晶體2 1，2 2，NMOS電 晶體23，與反相器2〇，24-27，30，31組成。 在致能路徑電路100中，pMOS與NMOS電晶體4 1，4 2， PMOS與NMOS電晶體4 0，4 3分別组成一反相器°在抑止 路徑電路200中，PMOS及NM0S電晶體22及23組成一反相 6 - 本紙浪尺度適用中國國家標卒（CNS ) A4現格（21 0X 297公釐
第87108328號專利申請案 說明書修正頁(89年7月） 439065 五、發明説明（4 ) (請先閲讀背面之注意事項再填寫本頁} 器，反相器30，31是一延遲鏈，而其延遲量決定自動脈波 的寬度。反相器24，25組成一閂，各反相器大致上是由一 對PMOS與NMOS電晶體組成a為了加速操作，而將反相器 4 6中PMOS電晶體的閘長例如設定為180 y m，其遠比一般 的閘長要長。此外反相器44中NMOS電晶體的閘長例如設 定為5 0 /z m ’其遠比一般約1 〇 // m的閘長要長。PMOS電晶 體40，41的閘長分別設為60//m與4〇em。 致能路徑電路100產生内部時脈PCLK的第二轉換（例如是 升緣），其在高速時接在系統時脈CLK之第二轉換（從邏輯 低至高）之後以回應從輸入緩衝器10產生時脈之第一轉換 (從邏輯高至低）。此外致能路徑電路100將内部時脈PCLK 的第二轉換維持一設定時段，以回應對應於波形Η與I的第 一與第二關閉信號如圖2所示，並接著產生内部時脈之第一 轉換（降緣），藉以產生自動脈波形式的内部時脈PCLK(例 如一脈波，其邏輯高的時段比邏輯低的時段較短）。 娌濟部中央標準局貝工消費合作社印製 抑止路徑電路200接收從輸入緩衝器1〇及致能路徑電路 100的輸出時脈（亦即出現在一節點Α的位準位移時脈），並 供應對應於圖2波形Η與I的第一及第二關閉信號至致能路 徑電路100開啟。參考符號Ε Ρ與D Ρ分別表示一致能路徑與 一抑止路徑。 圖2是圖1中各節點出現的信號的操作時序圖^參考圖 2 ’要了解的是圖1的時脈產生電路當某種程度的不理時， 即產生自動脈波形式的内部時脈，其相對於系統時脈具有 本紙張尺度通用中國國家樣率（CNS ) Α4現格（210Χ297公釐） 經濟部中央標挛局員工消资合作社印製 43 9065 Λ 7 五、發明説明（5 —極小延遲。在圖2中，由表 ^ I- ^ ^ ,, , /亏仃唬钿不的波形衣示在名 即點出現的波形，其符號鱼 ηϊ ^ ^ -» ^ ''圖1相同。若系統時脈C L· Κ找 题輯低升到邏輯高，目,1菸士 ^ .^ ^ 知由輸入缓衝器10的緩衝輸出操作 而將波形Α出現在節點Α如 β φ, D 如圖1 s由波形Α將波形Β出現在
即點Β。反相器3 〇將波形R
# ^ ^ 延遲一時段丁 1並產生—波形C 、 冉度由反相器31延遲一時段T2， , . /皮形E通過郎點F，G，Η，I並以 波形:F，G，Η，【出現。若波形Η的降緣將電晶體^導通， 則波形C出現在節點C。若波形c通過反相器4 6，則產生内 部時脈PCLK。在圖2中，箭號Α2顯示波形的升緣，其係 ，形Η的回應。然而先產生波形c的降緣以回應波形b由 4號A 1 - A j可知，可得到自動脈波形式的内部時脈，其具 有相對於系統時脈的極小延遲3因而，因爲開啓期間僅由 輸入緩衝器1 0，電晶體4 〇與反相器4 4，4 6產生閘延遲， 因此僅有四個閘延遲。 如上所述’用於同步DRAM之動態時脈產生電路能產生 自動脈波形式的内部時脈，其具有相對於系統時脈的極小 延遲。 應4 了％的疋本發明不丨堇限於本文所述的特別實施作.|， 其意欲當成實施本發明的最佳模式，而且也不僅限於此說 明書中所述的特定實施例，除了如後附中請專利範園定義 的以外。 -8 - 本纸張尺度適用中國國家標導（CNS ) Λ4規格（210X297公釐） IL .-----1¾衣------1T------' ^ (請先閱讀背面之注-意事項-再填寫本頁)

Claims (1)

  1. 439065 經濟部中央標準局員工消費合作社印製 AS B8 C8 DS六、申請專利範圍 1. 一種用於一同步動態隨機存取記憶體之時脈產生電路， 包含： 一輸入缓衝器，用以將外部施加之系統時脈轉成内部 電路所需之位準： 一致能路徑電路，用以產生一内部時脈之第二轉換， 在高速時於該系統時脈之第二轉換之後以回應從該輸入 緩衝器產生之時脈之第一轉換，及該内部時脈維持在該 第二轉換一設定時段後即產生該内部時脈之第一轉換以 回應第一及第二關閉信號，因而產生一自動脈波形式之 該内部時脈：以及 一抑止路徑電路，用以接收從該輸入緩衝器及該致能 路徑電路產生之該時脈，並供應該第一及第二關閉信號 至該致能路徑電路3 2. 如申請專利範圍第1項之時脈產生電路，其中該第一轉 换從邏輯高轉移至邏輯低。 3. 如申請專利範園第1項之時脈產生電路，其中該第二轉 換從邏輯低轉移至邏輯高3 4. 一種用於一同步動態隨機存取記憶體之時脈緩衝器，包 含： 一輸入緩衝器，用以將外部施加之系統時脈轉成一 CMOS (互補金屬氧化物主導體）位準： 一致能路徑電路，用以產生一内部時脈之第一轉換， 在高速時於該系統時脈之第一轉換之後以回應從該輸入 緩衝器產生之時眼之第二轉換，及該内部時脈維持在該 -9- ---------裝--.----11------$ - 暑 (請先閎讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格Uiox 297公釐） 經濟部中央標準局員工消費合作社印製 439065 ^ C8 D8六、申請專利範圍 第一轉換一設定時段後即產生該内部時脈之第二轉換以 回應第一及第二關閉信號，因而產生一自動脈波形式之 該内部時脈：以及 一抑止路徑電路，用以接收從該輸入緩衝器及該致能 路徑電路產生之該時脈，並供應該第一及第二關閉信號 至該致能路徑電路。 5. 如申請專利範園第4項之時脈緩衝器，其中該第一轉換 從邏輯高轉移至邏輯低。 6. 如申請專利範圍第4項之時脈緩衝器，其中該第二轉換 從邏輯低轉移至邏輯高。 7. 如申請專利範圍第4項之時脈缓衝器，其中該抑止路徑 電路包括一延遲鏈與一閂= (請先閡讀背面之注意事項再填寫本頁) - I - - - -I- *-· - - I - 1- --1. - - - i ...... . ΐτ------^----：I.--- -10- 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
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