JPS58159293A - メモリ素子制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）発明の技術分野 本発明はメモリ素子制御方式に係り、％Ｋｉ１’ｌ１Ｍ
のＩｔｌｌｊ御信号により動作するメモリ素子制御方式
に関する。

（ロ）技術の背景 電子計算機など情報地塊装置用記憶装置は半導体メモリ
素子を使用するのが一般的である。就中大谷を配憶装置
はその高集積度のためダイナミックＭＯ８Ｒ五Ｍランダ
ムアクセスメモリ（以降はＭ２ＯＲ五Ｍと称す。）が常
用される。この従来のＭＯＳ　　ＲＡＭにおいてはアド
レス、データ入出力のほかにＲＡｓ、Ｏムｓ、ｖｍとい
う３種類の制御信号によりスタンドパイ、リード、ライ
ト。

リフレッＶ＆の各動作を制御している。スタンドバイは
ＲＡｓが印加されないことにより、リードはＲム８およ
び０１ｇが印加されるととくよｐ。

ライトはＲＡＳ、ＯムａおよびＷｌが印加されることに
より、リフレッシ本はＲＡＳのみが印加されることによ
りそれぞれ動作の識別と実行が行なわれる。

（）　従来技術と問題点 従来技術について図面を用いて詳しく説明する。３４１
図（ａ）および（ｂ）にライト動作およびリード動作に
関するタイミングチャートを示す。

第１図（ａ）に図示されるごと〈ＲＡＳ、ａｉｓおよび
ＷＥの３棟類の制御ｇ１号が印加されるので。

ライト動作とｉｌＩ繊し、ロウアドレス、コラムアドレ
スムＤをそれぞれＲＡＳ、ＯＡ８により取込み、内部制
御用諸タイミングを発生し、データ人力ＤＩはｗｍによ
り書込まれる。

第１図（切においては、ＲＡＳとＯム８の２檀の制御信
号が印加されているのでリード動作と認識し、ロウアド
レス、コラムアドレスムＤをそれぞれＲＡＳ、Ｃム８に
より取込み、内部制御用諸タイミングを発生し、データ
出力ＤＯを出力する。

す７レツシ、動作はＲＡＳのみが印加され、スタンドバ
イは何ら制御信号が印加されないので、特に図示しない
。

ｓ２図に従来のメモリ素子の構成を図示する。

２１はタイミング発生回路でおり、ＲｌＢはクロックジ
ェネレータＡＸ　　ｇａに入力され、該ジェネレータ２
１１Ｃより発生され良信号群はアドレスバッファ２３、
ロウデコー／２４、アントケート２５およびア／ブＩ１
０ゲート回路２６に入力される。２３．２４においては
アドレスの取込みとデコ−ドを、２６においてはセンス
アンプの活性化を行う。ま九２６においてはＯム８とア
ンドがとられ所謂ディレードＯムＳが発生されクロック
ジェネレータ１２　　ａＹに人力される。２７により発
生され良信号群はアドレスバッファｇ３．ライトクロッ
ク発生回路２Ｂ、コラムデコーダ２９゜データアウトバ
ッファ３０に人力される。２８においてはＷ１０指令に
よりライトパルスが出力されデーメインパプファ３１に
入力される。

以上の説明によ転、３棟類の制御信号ＲムＢ。

０ムＳおよびＷｚによりリード、ライト、リフレッシ凰
、スタンドバイの動作が実行されることが理解で１！九
であろう。

ところでメモリ素子のチップ集積度が今後一層内上する
とアドレス端子数が増加するに伴い素子の人出力熾子数
が増加し所定のチップキャリア又はパッケージに収容で
きなくなるという問題が生ずる。これを解決するには、
キャリア又はパッケージの端子数を増やす方法がめるが
、この方法は必然的にキャリア又はパッケージのサイズ
を大型化せしめ、以って記憶装置の小形化を困−ならし
めるという欠点がある。具体例を付は加えれば。

特に２５６にビ、）、１Ｍビット、又は４Ｍビットの超
Ｌ８エメモリチップを実現しようとするとアドレス多重
方式を用いてもアドレス端子数が９゜１０．１１ビン必
要となり小ｍｌ？ヤリア又はパッケージに収容すること
が極めてむずかしくなる０に）発明の目的 本発明はチップの総入出力端子数を減らすことを目的と
する０本発明の他の目的は、所定数の入出力端子をもつ
チップキャリア又はパッケージに、より一層記憶容量の
大暑いチップを収容すること奢り能とすることＶＣＴｏ
る。

（ホ）発明の構成 上記目的を達成する丸めに１本発明はアドレス信号によ
り指定し九記憶場所へのデータの書込みおよび咳記憶場
所からのデータの銃出しが行なわれるメモリ素子におい
て、外部よシ入力される１機類の制御信号−の活性化さ
れている時間長を１別する手段と、咳鐵別手段によυ識
別され友上記制御信号φの活性化されている時間長に応
じて当該メモリ素子の各種動作を制御する手段をもうけ
、上記１鴇類の制御信号φのみにより続出し動作および
書込み動作等の制御を実行せしめるようにしたことを特
徴とする。

（へ）発明の実施例 本発明の実施例について、第３図、第４図を用いて詳し
く説明する。第３図（ａ）、同（ｂ）、同０）にリフレ
ｔＶ＆動作、リード動作、およびライト動作のタイイン
グチヤードを示す。

第３図（ａ）においては、制御信号φが最も狭いパルス
幅ｔ１　で与えられて−る。かかる状態によｐリフレッ
シュ動作と認識することに特徴がある。

リフレッシ、アドレスはメモリ素子内部で発生され、咳
アドレスが有効化され、外部よりのアドレス人カムＤは
無効化される。φより発生される内部制御タイミングに
よシリフレッシ１ｗＪ作が実行される。

第３図（１））においては、制御信号φが中間のパルス
幅ｔ、で与えられている。かかる状態によりリード動作
と認識することに特徴がある０ロウアドレス、コラムア
ドレスＡＤはφより発生される内部制御タイミングによ
シ取込まれ、データアウトＤＯＵＴを出力する。

第３図（Ｃ）においては、制御信号φが蝋へ広いパルス
幅ｔ、で与えられている。かかる状−によｐ２イト動作
とＭ處することに％徴がある。ロウアドレス、コラムア
ドレスムＤはφよｐ発生される内部＊１１＃メイミング
により取込まれ、かつデータインク工Ｎがφよシ発生さ
れる内ｓｉｎ御タイに／グによプメモリ素子に書込まれ
る。

伺、スタンドバイは、φが印加されない場合で亀も図に
本発明の実施例のブロック構成図を示す。

４１は内部制御タイイ／グ発生回路で６り、制御信号φ
はサンプルパルス発生回路４２．クロック発生回ｗｌＩ
４３．リフレッシ、回路４４、リード回Ｒ１４５、ライ
ト回路４６に入力される。サンプルパルス発生回路４２
においては、ｊｌｘ＋　ｓ！。

＃Ｉ４３の遅延パルスが発生され、該信号は回路４４２
４ｉ５．４６においてそれぞれ制御信号φとムＮＤがと
られ、それぞれり７レツシ島、リード、２イト動作と１
繊・制ａを行う。回路４４，４５゜４６０出力は各、＊
（ｇｌｊｌ１４９．６０へ１回路！ｓ１゜５４へ、回路
３１．５１へ入力される。クロックジェネレータ４ｒｓ
においては、φが印加され九ことによシ。

（１）ｔずｉｌｌ信号■によす、アドレスバッファ（ム
ＤＤＲ組田ＢＵＦＦ鳳Ｒ）４’？およびセンスアンプ・
Ｉ１０ゲート−路（８１１１８１４ＭＰＥ１　Ｉｌｏ　
（）Ａ’Ｉ’工ＮＧ）４８を活性化する。４フにおいて
はロウアドレスを取りこみ、４日においてはセンスアン
プの初期活性化を行う。回路４９は、リフレッシエアド
レス発生回路であり、咳回路の出力はロウデコーｆ５７
に入力される。回路番ツの出力はロウデコーダｂフに入
力される。

（ｉｔ）　　次（、第２信号■はＡＮＤ回路１５０゜５
５に入力される。

リード動作又はライト動作の場合は回路６１において―
理ＯＲがとられ、この出力が回路６３゜５１５に入力さ
れる。リード動作又はライト動作の場合には回路５５の
出力がロウデコーダ５１を活性化し、先にのべた回路４
１と回路４９の出力のうち回路４）の出力を選択し該選
択信号をデコードする。

一方、リフレッシ為動作の場合には１回路５０の出力が
ロウデコーダ５ツを活性化し、先にのべ九回路４フと回
路４９の出力のうち回路４９の出力を選択し該選択信号
をデコードする。

（Ｉａｌ）　　次に、ｊｉ３信号■は１回路番ツを活性
化し、コラムアドレスを取りこむ。回路４フにおいては
、出力はコラムデコーダ５６に入力される。

０い　次に、第４僅号■は回路５３に入力される。回Ｎ
ｌ６３においてはリード又はライト動作の場合にコラム
デコーダ５６を活性化する。

（Ｖ）　　第６信号■は、回路５４に入力され、リード
動作の場合に、データ出力バッファ５９を活性化し出力
ＤＯＵＴをメモリ素子外部へ出力する。

（ＶＯ第６信号＠は、回路５２に人力され、ライト動作
の場合に、データ人カパッファ５Ｂを活性化し、データ
入力ＤＩＮを＊ｂこむ。

以上が本＠明の構成に成る実施例のメモリ素子の動作説
明である。

示し九わけでおるが１本発明はこの方式に限らずＭＯＢ
　　ＲＡＭで６ろうとバイポーラＲＡＭであろうと同優
に使用できることは明白である。

（ト）発明の効果 本発明によれば、制御信号め数が少なくなるので、メ篭
り素子のチップおよびパッケージの入出力燗子数を減ら
すことが可能であり、以って記憶装置の小形化へ貢献す
るところは大なるものがある。

【図面の簡単な説明】

第１図に）および（ｂ）は従来技術におけるライト動作
およびリード動作におけるタイムチャート、第２図は従
来のメモリ素子の構成を示す図、第３図（ａ）〜（Ｑ）
は実施例のタイムチャート、第４図は本発明の実施例の
ブロック図である。 ＠４図において、４１は内部側−タイミング発生回路、
４２はサンプルパルス発生回路、４３はクロック発生（
ｇｌ路、４４はりフレ、シ１回路、４６はリード回路、
４６はライト回路、４ツはアドレスバッファ、４９はり
フレッシュアドレス発生回路、５６はコラムデコーダ、
５）はロウデコーダ、５Ｂはデータ人力バッファ、５９
はデータ第２　図 ８３　図 （０） ＋。 φ ＡＤ　　　　　　　ｄｔｒ／Ｉ’ｔ　　ｃａｒｅｄｅｎ
　　Ｃ＃ｅ　　ＶＡＬｒＯゐｎ’ｌ　ｃａｒｅ（ｂ） ゆ　−五− ＡＯｃａｒｅ　　　　　ｐａｗ　　　　　　ｃｏｔ、　
　　　　　ｄｏｔｒ′ｔ　　ｃａｒｅｏ　ｏ（Ｈで＝改
■ （Ｃ１ 句 φ

Claims (2)

【特許請求の範囲】
1. （１）　　アドレス信号により指定した記憶場所へのデ
   ータの誉込みおよび該記憶場所からのデータの読出しが
   行なわれるメモリ素子において、外部より入力される１
   １ａ類の制御子ぎ号φの活性化されている時間長を識別
   する手段と、該峻別中成により識別され九上記？１ｌＪ
   １４１信号−の活性化されている時間長に応じて当咳メ
   モリ素子の各種動作を制御する手段をもうけ、上記１棟
   類の制＃信号φのみにより続出し動作お上び舊込み動作
   轡の制御を実行せしめるようにしたことを特徴とするメ
   モリ素子制御方式。
2. （２）上記制御信号φがＪｇｌの時間長ｔ＋ｔ４ｉする
   ときりフレッシ為動作を実行し、上記制御信号φが＃第
   １の時間煙ｃ１　より長いｔｓ２の時間長１゜を有する
   とＩ！続出し動作を実行し、上記制御信号φが該第２の
   時間長１．より長い第３の時間長ｔ。 を有するとき薔込み動作を実行するようにしたことを特
   徴とする特許請求の範囲第（１）項記載のメモリ素子制
   御方式。