JPS5873080A - 記憶素子制御方式 - Google Patents
記憶素子制御方式Info
- Publication number
- JPS5873080A JPS5873080A JP56171820A JP17182081A JPS5873080A JP S5873080 A JPS5873080 A JP S5873080A JP 56171820 A JP56171820 A JP 56171820A JP 17182081 A JP17182081 A JP 17182081A JP S5873080 A JPS5873080 A JP S5873080A
- Authority
- JP
- Japan
- Prior art keywords
- activated
- control signal
- address
- phi2
- phi1
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は記憶素子制御方式に係り、特に２種類の制御信
号により動作する記憶素子制御方式（２）技術の背景 電子針算棲など情報処理装置用記憶装置は牛導体配憶嵩
子を使用するのが一般的である。その中でも特に大容量
配憶装置はその高集積度のためダイナミックＭＯ８ＲＡ
Ｍランダムアクセスメモリ（以降はＭＯ８ＲＡＭと略す
）が常用される。この従来のＭＯ８ＲＡＭにおいてはア
ドレス、データ入出力のほかにＲＡＳ、ＣＡＳ。
号により動作する記憶素子制御方式（２）技術の背景 電子針算棲など情報処理装置用記憶装置は牛導体配憶嵩
子を使用するのが一般的である。その中でも特に大容量
配憶装置はその高集積度のためダイナミックＭＯ８ＲＡ
Ｍランダムアクセスメモリ（以降はＭＯ８ＲＡＭと略す
）が常用される。この従来のＭＯ８ＲＡＭにおいてはア
ドレス、データ入出力のほかにＲＡＳ、ＣＡＳ。
ＷＥという３種類の制御信号にエリスタンドパイ、リー
ド、ライト、リフレッシエの各動作を制御している。ス
タンドバイはＲＡＳが印加されないことにより、リード
はＲＡＳおよびＣＡＢが印加されることにＬす、ライト
はＲＡＳ、ＣＡＳおよびＷＥが印加されることにより、
リフレッシ、はＲＡＳのみが印加されることによりそれ
ぞれ動作の識別と実行が行なわれる。
ド、ライト、リフレッシエの各動作を制御している。ス
タンドバイはＲＡＳが印加されないことにより、リード
はＲＡＳおよびＣＡＢが印加されることにＬす、ライト
はＲＡＳ、ＣＡＳおよびＷＥが印加されることにより、
リフレッシ、はＲＡＳのみが印加されることによりそれ
ぞれ動作の識別と実行が行なわれる。
（３）従来技術と問題点
従来技術について図を用いて詳しく説明する。
第１図（ａ）おＬび伽）にライト動作およびリード動作
に関するタイヤングチャートを示す、この動作はニブル
モードにおいて動作している態様を示シている。ニブル
モードについては、ｒ １９８１１ＥＥＥ ｉｎｔ＠
ｒｎａＮｏｎａｌ ５ｏｌｌｄ−ｓｔａｌｅｒ ｊｌｉｌｃｕｉｔｓ ｃｏｎｆｅｒｅｎｏｅ Ｄｉ
ｇｅｓｔ ｏｆＴ＠ｅｈｎｌｃａｌ Ｐａｐ＠ｒｔ
ｐｐ、８４．８５Ｊに触れられているのでここでは述ぺ
なり。
に関するタイヤングチャートを示す、この動作はニブル
モードにおいて動作している態様を示シている。ニブル
モードについては、ｒ １９８１１ＥＥＥ ｉｎｔ＠
ｒｎａＮｏｎａｌ ５ｏｌｌｄ−ｓｔａｌｅｒ ｊｌｉｌｃｕｉｔｓ ｃｏｎｆｅｒｅｎｏｅ Ｄｉ
ｇｅｓｔ ｏｆＴ＠ｅｈｎｌｃａｌ Ｐａｐ＠ｒｔ
ｐｐ、８４．８５Ｊに触れられているのでここでは述ぺ
なり。
第１図（ａ）に図示されるごとく１τＳ、ＣＡ８および
ＷＥの３種類の制御信号が印加されるの取込み、内部制
御用諸タイミングを発生し、ブール入力ＤＩはＷＥによ
り書込まれる。
ＷＥの３種類の制御信号が印加されるの取込み、内部制
御用諸タイミングを発生し、ブール入力ＤＩはＷＥによ
り書込まれる。
ｔ！ＩＥ１ 図（ｂ）Ｋオイｒｔｆ、ＲＡＳとＣＡ８ｆ
）２種の制御信号が印加されているのでリード動作と認
識し、ロウアドレス、コラムアドレＪＡＤ％それぞれＲ
ＡＳ、ＣＡＳＫより取込み、内部制御用諸タイ建ングを
発生し、デー戸出方Ｄｏを出力する。
）２種の制御信号が印加されているのでリード動作と認
識し、ロウアドレス、コラムアドレＪＡＤ％それぞれＲ
ＡＳ、ＣＡＳＫより取込み、内部制御用諸タイ建ングを
発生し、デー戸出方Ｄｏを出力する。
リフレッシ為動作はＲＡＳのみが印加され、スタンドパ
イは何ら制御信号が印加されないので特に図示しない。
イは何ら制御信号が印加されないので特に図示しない。
第２図に従来の配憶素子の構成を図示する。
２１はタイ２ング発生回路であり、ＲＡＳはクロックジ
ェネレータ４１ ２２に入力され、紋り８ネレータ２．
２により発生された信号群はアドレスバッファ２３、ロ
クデｉ−ダ２４．アンドゲート２５＄Ｐよびセンスアン
プエ１０ゲート回路２６に入力される・２３．２４にお
いてはアドレスの取込みとデメードを、２６においては
竜ンスアンプの活性化を行う、また２５においてはＶτ
１とアンドがとられ所謂ディレード１−ＡＳ力１発生さ
れ夛ロックジェネレータＡ２２７に入力される。２７に
より発生された信号群は了ドレスバッファ２３、ライト
クロック発生回路２８、コラムデコーダ２９、データア
ウトバッファ３０に入力される。２８においてはＷＥの
指令によりライトパルスが出方されデータインバッファ
３１に入力される１以上の説明のように従来においては
、３種類の制御信号１τｌ。
ェネレータ４１ ２２に入力され、紋り８ネレータ２．
２により発生された信号群はアドレスバッファ２３、ロ
クデｉ−ダ２４．アンドゲート２５＄Ｐよびセンスアン
プエ１０ゲート回路２６に入力される・２３．２４にお
いてはアドレスの取込みとデメードを、２６においては
竜ンスアンプの活性化を行う、また２５においてはＶτ
１とアンドがとられ所謂ディレード１−ＡＳ力１発生さ
れ夛ロックジェネレータＡ２２７に入力される。２７に
より発生された信号群は了ドレスバッファ２３、ライト
クロック発生回路２８、コラムデコーダ２９、データア
ウトバッファ３０に入力される。２８においてはＷＥの
指令によりライトパルスが出方されデータインバッファ
３１に入力される１以上の説明のように従来においては
、３種類の制御信号１τｌ。
ＣＡＳおよびＷＥＫよりリード、ライト、リフレッシｊ
Ｌ＃スタンドバイの動作が実行される。
Ｌ＃スタンドバイの動作が実行される。
ところで配憶素子のチップ集積度が今後一層内上すると
アドレス端子数が増加するに伴い素子の人出方簿子数が
増加し所定のチップキャリア又はパッケージに収容でき
なくなるという問題が生ずる。これを解決するｋはキャ
リア又はパッケージの端子数を増やす方法があるが、こ
の方法は必然的にキャリア又はパッケージのサイズを大
塵化せしめ以って配憶装曾の小形化を困難ならしめると
いう欠点がある。具体例を付は加えれば、特に２５ｇＫ
ビット、１Ｍビット、又は４Ｍビットの超ＬＳＩメ篭り
チップを実現しようとするとアドレス多重方式を用いて
もアドレス端子数が９．１０．１１ビン必要となり小型
キャリア又はパッケージに収容するととが極めてむずか
しくなる。
アドレス端子数が増加するに伴い素子の人出方簿子数が
増加し所定のチップキャリア又はパッケージに収容でき
なくなるという問題が生ずる。これを解決するｋはキャ
リア又はパッケージの端子数を増やす方法があるが、こ
の方法は必然的にキャリア又はパッケージのサイズを大
塵化せしめ以って配憶装曾の小形化を困難ならしめると
いう欠点がある。具体例を付は加えれば、特に２５ｇＫ
ビット、１Ｍビット、又は４Ｍビットの超ＬＳＩメ篭り
チップを実現しようとするとアドレス多重方式を用いて
もアドレス端子数が９．１０．１１ビン必要となり小型
キャリア又はパッケージに収容するととが極めてむずか
しくなる。
（４）発明の目的
そこで本発明は従来よりも少ない数の制御信号によりラ
イト、リード、リフレッシ島、スタンドパイの動作を認
識拳制御するヒとｋより、チップの総入出力端子数を減
らすことを目的とする０本発明の他の目的は、所定数の
入出力端子をもつチップキャリア又はパッケージに、よ
り一層記憶容量の大きいチップを収容することを可卵と
することにある。
イト、リード、リフレッシ島、スタンドパイの動作を認
識拳制御するヒとｋより、チップの総入出力端子数を減
らすことを目的とする０本発明の他の目的は、所定数の
入出力端子をもつチップキャリア又はパッケージに、よ
り一層記憶容量の大きいチップを収容することを可卵と
することにある。
＋□
（５）発明の構成
本発明は上記目的を達成するために、アドレス信号によ
り指定された配憶場所にデータの読書きが行なわれる記
憶素子の制御方式において、第１の制御信号および第２
の制御信号を用意するとともに、第１の制御信号が活性
化された時点での第２の制御信号の状ｍ！ｉｌｋより読
出動作であるか書込動作であるかを識別し、識別された
動作を実行することを特徴とする。
り指定された配憶場所にデータの読書きが行なわれる記
憶素子の制御方式において、第１の制御信号および第２
の制御信号を用意するとともに、第１の制御信号が活性
化された時点での第２の制御信号の状ｍ！ｉｌｋより読
出動作であるか書込動作であるかを識別し、識別された
動作を実行することを特徴とする。
（６） 発明の実施例
本発明の実施例について第３図、第４図を用いて詳しく
説明する。第３図（ａ） 、 （ｂ）にライト動作。
説明する。第３図（ａ） 、 （ｂ）にライト動作。
リード動作のタイ建ングチャートを示す。
第３図（ａ）に訃いては、第１の制御信号４口が活性化
された時点では第２の制御信号φ雪が未だ活性化されて
いない、かかる状態によりライト動作とｇ瞭することに
特徴がある。ロウアドレスＡＤは−１の活性化に同期し
、コラムアドレスＡＤはφ雪の状態およびφ１から作成
された内部制御りイ建ングにより取込まれ、データ入力
ＤＩがφ。
された時点では第２の制御信号φ雪が未だ活性化されて
いない、かかる状態によりライト動作とｇ瞭することに
特徴がある。ロウアドレスＡＤは−１の活性化に同期し
、コラムアドレスＡＤはφ雪の状態およびφ１から作成
された内部制御りイ建ングにより取込まれ、データ入力
ＤＩがφ。
のレベル又は質化時点により書込まれる。
第３開缶）においては、φ、が活性化された時点ではφ
、が既に活性化されて嚢る。かかる状１１によりリード
動作と認識することに特徴がある。
、が既に活性化されて嚢る。かかる状１１によりリード
動作と認識することに特徴がある。
ｐウアドレスＡＤはφ１の活性化に同期し、コラムアド
レスＡＤはφ！の状態およびφ、から作成された内部制
御タイミングにより取込まれ、データ出力ＤＯを出力す
る。
レスＡＤはφ！の状態およびφ、から作成された内部制
御タイミングにより取込まれ、データ出力ＤＯを出力す
る。
リフレッシ鳳動作はφ、のみが印加され、スタンドパイ
はφ、もφ２％印加されないので図示しない。
はφ、もφ２％印加されないので図示しない。
第４図に本発明の配憶素子の一実施例を示す。
４１はタイ電ング発生回路であり、−１Ｆｉクロツクジ
エネレータＡ１４２に入力され、皺ジ凰ネレータ４２に
より発生された信号群はアドレスバッファ４３．ロウデ
コーダ４４．アンドゲート４５１と向４５２、およびセ
ンスアンプ！１０ゲート回路４６に入力される。４８．
４４においてはアドレスの取込みとデコードを、４６に
おいては令ンとアンド妙Ｓとられその出力はライトクロ
ッ夛発生回路４７に入力される。４７においては所定の
タイミングをとって制御信号が出力され、データインバ
ッファ５１に入力される。
エネレータＡ１４２に入力され、皺ジ凰ネレータ４２に
より発生された信号群はアドレスバッファ４３．ロウデ
コーダ４４．アンドゲート４５１と向４５２、およびセ
ンスアンプ！１０ゲート回路４６に入力される。４８．
４４においてはアドレスの取込みとデコードを、４６に
おいては令ンとアンド妙Ｓとられその出力はライトクロ
ッ夛発生回路４７に入力される。４７においては所定の
タイミングをとって制御信号が出力され、データインバ
ッファ５１に入力される。
４５２Ｋ＞いｒは、φ曾とりｔｙ、クジエネレータＡＩ
４２の出力とがアンドされ、その出力はクロックジ
ェネレータ＆２４Ｂ に入力される。４８においては
所定のタイはングをとって内部制御信号が発生され、そ
の出方は７ドレスパツ７７４３゜コ９Ａデコーダ４９お
よびデータ了つトパ、７ア５０に入力される。
４２の出力とがアンドされ、その出力はクロックジ
ェネレータ＆２４Ｂ に入力される。４８においては
所定のタイはングをとって内部制御信号が発生され、そ
の出方は７ドレスパツ７７４３゜コ９Ａデコーダ４９お
よびデータ了つトパ、７ア５０に入力される。
第３図、第４図は本発明をアドレス多重方式を用いてい
る配憶素子に適用した場合の実施例を示したわ叶である
が、本発明はこの方式に限らず、ＭＯＳ ＲＡＭであろ
うとバイポーラＲＡＭであろうと同様に使用できること
は明白である。
る配憶素子に適用した場合の実施例を示したわ叶である
が、本発明はこの方式に限らず、ＭＯＳ ＲＡＭであろ
うとバイポーラＲＡＭであろうと同様に使用できること
は明白である。
（７）発明の効果
本発明によれば、制御（！号の数が少なくなるので配憶
素子のチップおよびパッケージの入出力端子数を減らす
仁とが可能であり、以って記憶装置の小形化への貢献度
は極めて大なるものがある。
素子のチップおよびパッケージの入出力端子数を減らす
仁とが可能であり、以って記憶装置の小形化への貢献度
は極めて大なるものがある。
第１図−）および第１図（ｂ）は従来例のタイムチャー
ト、１１ｇ２図は従来の構成を示す図、第３図（ａ）お
よび第３図（ｂ）は本発明の実施例のタイムチャート、
第４図は本発明の実施例の構成を示す図である。 第４図において、４１はタイ建ング発生回路、ｊ２はク
ロックジェネレータ、４３はアドレスノ（ツファ、４４
はロウデコーダ、４６はセンス７ンプＩ１０ゲート回路
、４７はライトク四ツタ発生回路、４８はクロックジェ
ネレータ、４９は＝ラムデコーダ、φ。 とφ、は制御信号である・
ト、１１ｇ２図は従来の構成を示す図、第３図（ａ）お
よび第３図（ｂ）は本発明の実施例のタイムチャート、
第４図は本発明の実施例の構成を示す図である。 第４図において、４１はタイ建ング発生回路、ｊ２はク
ロックジェネレータ、４３はアドレスノ（ツファ、４４
はロウデコーダ、４６はセンス７ンプＩ１０ゲート回路
、４７はライトク四ツタ発生回路、４８はクロックジェ
ネレータ、４９は＝ラムデコーダ、φ。 とφ、は制御信号である・
Claims (1)
- アドレス信号により指定された記憶場所にデータの読書
官が行なわれる１憧素子の制御方式において、第１の制
御信号および第２の制御信号を用意するとともに、第１
の制御信号が活性化された時点での第２、の制御信号の
状態により読出動作であるか書込動作であるかを識別し
、識別された動作を実行する仁とを特徴とする記憶素子
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171820A JPS5873080A (ja) | 1981-10-27 | 1981-10-27 | 記憶素子制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171820A JPS5873080A (ja) | 1981-10-27 | 1981-10-27 | 記憶素子制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5873080A true JPS5873080A (ja) | 1983-05-02 |
| JPS616467B2 JPS616467B2 (ja) | 1986-02-26 |
Family
ID=15930337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56171820A Granted JPS5873080A (ja) | 1981-10-27 | 1981-10-27 | 記憶素子制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5873080A (ja) |
-
1981
- 1981-10-27 JP JP56171820A patent/JPS5873080A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS616467B2 (ja) | 1986-02-26 |
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