JPS6214398A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6214398A JPS6214398A JP60153541A JP15354185A JPS6214398A JP S6214398 A JPS6214398 A JP S6214398A JP 60153541 A JP60153541 A JP 60153541A JP 15354185 A JP15354185 A JP 15354185A JP S6214398 A JPS6214398 A JP S6214398A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- test
- internal
- write
- write signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ウェハプローブ試験段階で最終出荷試験にお
ける厳しいタイミングでの書込みを可能とする半導体記
憶装置に関する。
ける厳しいタイミングでの書込みを可能とする半導体記
憶装置に関する。
すとしての動作が可能か否かの機能チェックをするＤＣ
試験と、■セル書込み速度のチェ７り、ｔｐｄ測定ｆｌ
Ｈ（ｒ）試験が６６４込“速度（１り ｉ＊ Ｍ ｃ、
ｔ 第 ｊ３図＋ａ）に示すように、チッ
プの各種パッドに当接可能に配設された複数のプローブ
５を備えるテストカードｌを用い、ウェハ２内の多数の
チップ３の１つを選んでその各種パッド４にプローブ５
のａ′″Ｉ′ｔ″１°４ｋＣ１ｊ’ｚ°７’ ｔ：ｌ−
７’ ５ Ｏ“１”１°”７１゜ストカード上のプリン
ト配線を介してテスタ（図 １１示せぬ）
に接続され、該テスタより書込みデータプローブ５を伝
わってその先端部から書込み信号入力用のパッドに伝達
される。しかしながらか＼るウェハプローブ試験では、
プローブ５及びその ：Ｔ ミング設定を満足させるべくテスタが出力する書込み？
ｉ号のパルス幅を狭くしても、実際に前記パッドに加え
られる書込み信号の波形は同図（ｂｌの実線のような指
数関数状となり、波形が変るだけでなく振幅もとれず、
メモリ内部のトランジスタをスイッチング動作させるこ
とができなくて書込み不能になる。
試験と、■セル書込み速度のチェ７り、ｔｐｄ測定ｆｌ
Ｈ（ｒ）試験が６６４込“速度（１り ｉ＊ Ｍ ｃ、
ｔ 第 ｊ３図＋ａ）に示すように、チッ
プの各種パッドに当接可能に配設された複数のプローブ
５を備えるテストカードｌを用い、ウェハ２内の多数の
チップ３の１つを選んでその各種パッド４にプローブ５
のａ′″Ｉ′ｔ″１°４ｋＣ１ｊ’ｚ°７’ ｔ：ｌ−
７’ ５ Ｏ“１”１°”７１゜ストカード上のプリン
ト配線を介してテスタ（図 １１示せぬ）
に接続され、該テスタより書込みデータプローブ５を伝
わってその先端部から書込み信号入力用のパッドに伝達
される。しかしながらか＼るウェハプローブ試験では、
プローブ５及びその ：Ｔ ミング設定を満足させるべくテスタが出力する書込み？
ｉ号のパルス幅を狭くしても、実際に前記パッドに加え
られる書込み信号の波形は同図（ｂｌの実線のような指
数関数状となり、波形が変るだけでなく振幅もとれず、
メモリ内部のトランジスタをスイッチング動作させるこ
とができなくて書込み不能になる。
書込みパルス幅の最小値Ｔｗｉｎは条件によっても異な
るが、一般に数ｎｓ程度の値であり、か＼る細幅パルス
はテストカードでは到底扱えない。そこでウェハプロー
ブ試験ではこれより緩い条件（例えば３０ ｎ ｓ−１
００ｎ ｓのパルス幅）でＡＣパラメータ試験を行うよ
うにしている。
るが、一般に数ｎｓ程度の値であり、か＼る細幅パルス
はテストカードでは到底扱えない。そこでウェハプロー
ブ試験ではこれより緩い条件（例えば３０ ｎ ｓ−１
００ｎ ｓのパルス幅）でＡＣパラメータ試験を行うよ
うにしている。
ウェハプローブ試験に合格したチ・ノブはパッケージ封
止後の完成状態で最終出向試験を行ない、このときの書
込み試験ではテストカードは用いず、パッケージの端子
ピンを通して直接高速書込み信号（例えばパルス幅３．
５ ｎ Ｓ ）を供給する。この高速書込み試験等に合
格したチップは良品となるが、前述のようにウニハブし
＋−ブ試験は緩いタイミング設定で行なうので、ウニハ
ブ１１−ゾ試験では合格であるが最終出荷試験では不良
品と判定されるものが生しる。最終試験で不良品と判定
されたときは既にパッケージに封入されているので、こ
れを廃棄するのはコスト増を招く。特に大容量メモリの
パッケージは８０ピン〜２００ピン等、ビン数が多く、
高価であるから、これを廃棄するのは大きな損失である
。本発明はこの点を改善しようとするものである。
止後の完成状態で最終出向試験を行ない、このときの書
込み試験ではテストカードは用いず、パッケージの端子
ピンを通して直接高速書込み信号（例えばパルス幅３．
５ ｎ Ｓ ）を供給する。この高速書込み試験等に合
格したチップは良品となるが、前述のようにウニハブし
＋−ブ試験は緩いタイミング設定で行なうので、ウニハ
ブ１１−ゾ試験では合格であるが最終出荷試験では不良
品と判定されるものが生しる。最終試験で不良品と判定
されたときは既にパッケージに封入されているので、こ
れを廃棄するのはコスト増を招く。特に大容量メモリの
パッケージは８０ピン〜２００ピン等、ビン数が多く、
高価であるから、これを廃棄するのは大きな損失である
。本発明はこの点を改善しようとするものである。
ウェハプローブ試験時に外部から与える書込み信号のパ
ルス幅が広いと、テストカードを通して該信号をバンド
へ充分伝えることができ、そして該信号を基にチップ内
部で狭幅の内部書込み信号を作成する回路を設けでおく
と、千ノブ内部の書込み回路にパルス幅数ｎｓの書込み
信号を容易に加えることができ、これによりウェハプロ
ーブ試験段階で最終出荷試験と同程度の書込み試験を行
なうことができ、製品歩留りを改善できる。以下、図示
の実施例を塾照しながらこれを詳細に説明する。
ルス幅が広いと、テストカードを通して該信号をバンド
へ充分伝えることができ、そして該信号を基にチップ内
部で狭幅の内部書込み信号を作成する回路を設けでおく
と、千ノブ内部の書込み回路にパルス幅数ｎｓの書込み
信号を容易に加えることができ、これによりウェハプロ
ーブ試験段階で最終出荷試験と同程度の書込み試験を行
なうことができ、製品歩留りを改善できる。以下、図示
の実施例を塾照しながらこれを詳細に説明する。
第１図は本発明の一実施例で、１０は通常のＲＡＭ（ラ
ンダムアクセスメモリ）回路、２０は本発明により追加
された内部書込み信号作成回路、４１はウェハプローブ
試験時に有効となる（印加される）信号ＰＴの入力バン
ド、４２は外部書込み信号の入力バンドである。これら
は同しチ・ノブ内に形成される。ＲＡＭ回路１０は第４
図のように、メモリセルアレイ１１を中心にワードドラ
イバ１２、ローアドレスデコーダ１３、コラムアドレス
デコーダ１４、センスアンプ／ライトドライバ１５等の
周辺回路を備える。ＡＯ〜ＡＳ、Ａ？〜Ａ１３はアドレ
スの各ビット、ＤＩＮは入力データ、Ｉ）ｏｕ’ｒは出
力データ、Ｃ８はチップセレクト、ＷＥはライトイネー
ブル（書込み信号）、ＶＣＣ。
ンダムアクセスメモリ）回路、２０は本発明により追加
された内部書込み信号作成回路、４１はウェハプローブ
試験時に有効となる（印加される）信号ＰＴの入力バン
ド、４２は外部書込み信号の入力バンドである。これら
は同しチ・ノブ内に形成される。ＲＡＭ回路１０は第４
図のように、メモリセルアレイ１１を中心にワードドラ
イバ１２、ローアドレスデコーダ１３、コラムアドレス
デコーダ１４、センスアンプ／ライトドライバ１５等の
周辺回路を備える。ＡＯ〜ＡＳ、Ａ？〜Ａ１３はアドレ
スの各ビット、ＤＩＮは入力データ、Ｉ）ｏｕ’ｒは出
力データ、Ｃ８はチップセレクト、ＷＥはライトイネー
ブル（書込み信号）、ＶＣＣ。
Ｖｌｌｌｌは電源である。
メモリセルアレイ１１の詳細は、バイポーラスタティッ
クＲＡＭを例にすると第５図のようになり、複数のワー
ド線ＷＬとビット線ＢＬの各交点に多数（例えば１２８
ｘ１２Ｂ）のセルＣＥ １． Ｉ、が接続される。この
セルおよび周辺回路はＥ ＣＬ（エミッタ結合ロジック
）構成で、高速動作が可能である。ＷＤはワード線ＷＬ
を選択するり−じドライバ（第４図の１２の一部）、Ｑ
ＩはセルＣＢＬＬの書込み（Ｗ）時にはビット線Ｂｌ、
に書込みデータに従うＨ（ハイ）、しくロー）レベルを
与えセルＣＥＬＬの続出しくＲ）時には該セルのＨ，Ｌ
レベルに対する基準レベルを与えるトランジスタである
。か−る制御はトランジスタＱ＋のベースに入力される
信号Ｒ／Ｗにより行なわれ、信号Ｒ／ＷはＷＥ倍信号び
ＤＩＮにより作られる。
クＲＡＭを例にすると第５図のようになり、複数のワー
ド線ＷＬとビット線ＢＬの各交点に多数（例えば１２８
ｘ１２Ｂ）のセルＣＥ １． Ｉ、が接続される。この
セルおよび周辺回路はＥ ＣＬ（エミッタ結合ロジック
）構成で、高速動作が可能である。ＷＤはワード線ＷＬ
を選択するり−じドライバ（第４図の１２の一部）、Ｑ
ＩはセルＣＢＬＬの書込み（Ｗ）時にはビット線Ｂｌ、
に書込みデータに従うＨ（ハイ）、しくロー）レベルを
与えセルＣＥＬＬの続出しくＲ）時には該セルのＨ，Ｌ
レベルに対する基準レベルを与えるトランジスタである
。か−る制御はトランジスタＱ＋のベースに入力される
信号Ｒ／Ｗにより行なわれ、信号Ｒ／ＷはＷＥ倍信号び
ＤＩＮにより作られる。
即ち第４図で書込み時にはｎ信号がＨになり、ゲー）
Ｇ ３はＨレベル出力を生じてノアゲー）Ｇ＋を閉じ、
またＬレベル出力を生じてこれをオアゲートＧｌｌを通
してノアゲートＧａ、Ｇｔを開き、ゲートＧ４で作られ
たＤ ＩＮ 、 Ｄ ＩＮをセンスアンプ／ライトド
ライバ１５へ導き、こ−でＤＩＮに従う前記Ｒ／Ｗ信号
が作られる。読出し時にはＷＥ信号はＩ、であり、従っ
゛ζゲートＧ３はノアゲートＧＩを開き （但して丙が
■、即ちチップセレクト時）、またゲー）０６．Ｇ７へ
は［Ｉレベル出力を送ってこれらのゲートを閉しく■、
レベル出力を生じさせる）、センスアンプ／ライトドラ
イバ１５はゲートＧｂ、Ｇ７からのＬレベル出力を受け
て前述の基１！１１ノベルを作る。
Ｇ ３はＨレベル出力を生じてノアゲー）Ｇ＋を閉じ、
またＬレベル出力を生じてこれをオアゲートＧｌｌを通
してノアゲートＧａ、Ｇｔを開き、ゲートＧ４で作られ
たＤ ＩＮ 、 Ｄ ＩＮをセンスアンプ／ライトド
ライバ１５へ導き、こ−でＤＩＮに従う前記Ｒ／Ｗ信号
が作られる。読出し時にはＷＥ信号はＩ、であり、従っ
゛ζゲートＧ３はノアゲートＧＩを開き （但して丙が
■、即ちチップセレクト時）、またゲー）０６．Ｇ７へ
は［Ｉレベル出力を送ってこれらのゲートを閉しく■、
レベル出力を生じさせる）、センスアンプ／ライトドラ
イバ１５はゲートＧｂ、Ｇ７からのＬレベル出力を受け
て前述の基１！１１ノベルを作る。
第１図の内部書込み信号作成回路２０は外部書込み信号
ＷＥを入力としてウェハプローブ試験時にはそれより狭
幅の内部書込み信号ＷＥ′を作成する。第２図はそのタ
イムチャートである。動作を説明する。試験時にはＨレ
ベルの信号ＰＴをパッド４１に与え、インバータ２１の
出力をＬにしておく。２２はインバータ２１の出力がＬ
の期間だけ外部書込み信号ＷＥを反転して通過させるノ
アゲートであり、その出力は遅延回路２３で適度に遅延
される。このｉ！延時間τは前述の３．５ ｎ Ｓなど
の最終出荷試験での書込み信号幅に選ぶ。オアゲート２
４は遅延出力Ａと信号ＷＥを入力され、これらが共にＬ
レベルの間のみＬレベルの出力ＷＥ′を生じる。このＷ
Ｅ′ を内部書込み信号として使用する。
ＷＥを入力としてウェハプローブ試験時にはそれより狭
幅の内部書込み信号ＷＥ′を作成する。第２図はそのタ
イムチャートである。動作を説明する。試験時にはＨレ
ベルの信号ＰＴをパッド４１に与え、インバータ２１の
出力をＬにしておく。２２はインバータ２１の出力がＬ
の期間だけ外部書込み信号ＷＥを反転して通過させるノ
アゲートであり、その出力は遅延回路２３で適度に遅延
される。このｉ！延時間τは前述の３．５ ｎ Ｓなど
の最終出荷試験での書込み信号幅に選ぶ。オアゲート２
４は遅延出力Ａと信号ＷＥを入力され、これらが共にＬ
レベルの間のみＬレベルの出力ＷＥ′を生じる。このＷ
Ｅ′ を内部書込み信号として使用する。
内部書込み信号ＷＥ′のパルス幅【は外部信号ＷＥのパ
ルス幅Ｔとは無関係にｉ！延開回路２３遅延時間だけで
設定できるので、数ｎＳのパルス幅を簡単に得ることが
できる。例えば、隼積回路のインバータ１段当りの遅延
時間は０．３５〜０．５ｎＳであるから、数ｎＳの書込
み信号幅を得るには遅延回路２３を該インバータの複数
個直列接続で構成すればよい。また、ウェハプローブ試
Ｍｆ＆はＰＴ＝Ｌに固定しておく （パッド４１はパッ
ケージ外部ピンには接続しない）ので、ノアゲート２２
の出力はり、従って遅延回路２３の出力は■、で内部書
込み信号作成回路２０は無いのと同様になり（チップに
形成したま＼にはしておくが）外部信号ＷＥはそのまま
ゲート２４を通過して内部信号ＷＥ′になる。そこで最
終出荷試験では所望とするパルス幅の信号ＷＥを外部か
ら供給して（パッド４２はパッケージの外部ビンに接続
する）書込み試験を行なうことができ、また通常動作時
には書込み信号を入力して書込みを行なうことかできる
。第２図の有半は通常動作時を示し、このときはＰＴ＝
ＬでＷＥ＝ＷＥ′になる。
ルス幅Ｔとは無関係にｉ！延開回路２３遅延時間だけで
設定できるので、数ｎＳのパルス幅を簡単に得ることが
できる。例えば、隼積回路のインバータ１段当りの遅延
時間は０．３５〜０．５ｎＳであるから、数ｎＳの書込
み信号幅を得るには遅延回路２３を該インバータの複数
個直列接続で構成すればよい。また、ウェハプローブ試
Ｍｆ＆はＰＴ＝Ｌに固定しておく （パッド４１はパッ
ケージ外部ピンには接続しない）ので、ノアゲート２２
の出力はり、従って遅延回路２３の出力は■、で内部書
込み信号作成回路２０は無いのと同様になり（チップに
形成したま＼にはしておくが）外部信号ＷＥはそのまま
ゲート２４を通過して内部信号ＷＥ′になる。そこで最
終出荷試験では所望とするパルス幅の信号ＷＥを外部か
ら供給して（パッド４２はパッケージの外部ビンに接続
する）書込み試験を行なうことができ、また通常動作時
には書込み信号を入力して書込みを行なうことかできる
。第２図の有半は通常動作時を示し、このときはＰＴ＝
ＬでＷＥ＝ＷＥ′になる。
以上述べたように本発明によれば、外部からテストカー
ドを通してチップ内部に入力することが不可能な狭幅の
書込みパルスを、ウェハプローブ試験時にチップ内部で
作成して書込み回路へ加えることができるので、高速書
込み動作のチェ７りを最終試験を待たずにウェハ段階で
行うことかでき、出荷段階の歩留りを向上させることが
できる利点がある。
ドを通してチップ内部に入力することが不可能な狭幅の
書込みパルスを、ウェハプローブ試験時にチップ内部で
作成して書込み回路へ加えることができるので、高速書
込み動作のチェ７りを最終試験を待たずにウェハ段階で
行うことかでき、出荷段階の歩留りを向上させることが
できる利点がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す構成図、第２図はその
動作を示すタイムチャート、第３図はうエバプローブ試
験の説明図、第４図はＲＡＭのブロック図、第５図はメ
モリセルアレイの回路図である。 図中、２はウェハ、３はチップ、４はパッド、５はプロ
ーブ、１０はＲＡＭ回路、２０は内部書８′“””″−
１１’＆４． 。
動作を示すタイムチャート、第３図はうエバプローブ試
験の説明図、第４図はＲＡＭのブロック図、第５図はメ
モリセルアレイの回路図である。 図中、２はウェハ、３はチップ、４はパッド、５はプロ
ーブ、１０はＲＡＭ回路、２０は内部書８′“””″−
１１’＆４． 。
Claims (1)
- 半導体チップに多数のメモリセルを構成し、外部から
書込み信号を与えて該セルに書込みを行う半導体記憶装
置において、該チップの書込み信号入力パッドと内部回
路との間に、ウェハプローブ試験信号が加えられるとき
前記パッドに供給される幅広の書込み信号よりパルス幅
の狭い内部書込み信号を出力し、ウェハプローブ試験が
終了して該試験信号が加えられるパッドを一定電位へ接
続したのちは前記試験信号をそのまゝ通す内部書込み信
号作成回路を設けてなることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153541A JPS6214398A (ja) | 1985-07-12 | 1985-07-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153541A JPS6214398A (ja) | 1985-07-12 | 1985-07-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6214398A true JPS6214398A (ja) | 1987-01-22 |
Family
ID=15564770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60153541A Pending JPS6214398A (ja) | 1985-07-12 | 1985-07-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6214398A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755598A (en) * | 1980-09-18 | 1982-04-02 | Nec Corp | Memory integrated circuit |
| JPS60245275A (ja) * | 1984-05-18 | 1985-12-05 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ・アレイ・チツプ |
-
1985
- 1985-07-12 JP JP60153541A patent/JPS6214398A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755598A (en) * | 1980-09-18 | 1982-04-02 | Nec Corp | Memory integrated circuit |
| JPS60245275A (ja) * | 1984-05-18 | 1985-12-05 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ・アレイ・チツプ |
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