JPS5851620A

JPS5851620A - デイジタル半導体集積回路

Info

Publication number: JPS5851620A
Application number: JP56149474A
Authority: JP
Inventors: Masao Mizukami; 水上　雅雄; Junichi Nakagawa; 中川　准一; Toru Suzuki; 徹鈴木
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1981-09-24
Filing date: 1981-09-24
Publication date: 1983-03-26
Also published as: JPH0429254B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、ディジタル牛導体集横回ｗＩＫｒ＃ａする
。

中導体集槓回路技術の進歩により、ディジタル牛導体集
積回路に形成するゲート数か増大してくると、内部論理
回路のｍａｒテストするためのテストパターン数が急増
する。Ｃｏため、ＩＯテスターで丁べての豫能ｔチェッ
クすることか出来ないか、又は膨大なテスト時間會要す
ることになる。

そこで、テスト用の入出力端子を設けることか考えられ
るが、テメｔの九めだ＃７に＋ｌ！！子数をふや丁こと
はＸＯの実装効率の上で大きな欠点となる。

この発明の目的は、外部端子を増加させることなく、内
部論ｍ回路の診断・テスｌ効率よく実現できるディジタ
ル半導体集積回路會提供することにある。

この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。

以下−この発明に実施例とともに詳細に説明する。

図面は、この発明の一実施例を示すブロック図である。

１は、ディジタル半導体集積回路装置であり、公知の集
積回路技術によって、以下ＶＣ＠明する各回路ブロック
が１個の半導体基板上に形成されている。

ｓ、ｙＦｉ、多段分周回路等を構成する針数回路で６Ｌ
　この実ｊＩ例では、図示のように２分割ちれている。

前段の針数回路６０入力には、入力回路５を通して入力
端子３からの入力パルスか供給ちれている。この前段の
計数回路６の人力信号と出力信号とは切換ゲート回路１
０７通して、選択的に後段の計数回路７の入力に伝えら
れる。

また、前段の計数回路６の出力信号灯、切換ゲート回路
９ｖｔ通して、出力８７７７回路４の入力に選択的に伝
えられることによって、出力端子２から直接出力できる
ようになっている。

また、後段の計数回路７の出力信号と、七の中間計数信
号を受けるグー１回路８の出力信号と轄切換ゲート回路
１２を通して選択的に上記切換ゲート回路９の他方の入
力に伝えられる。

１１は、上記切換ゲート回路９．１０及び１２の制＠信
号會保持するレジスタであり、外部端子１６からの人力
信号及びデコーダ回路１４からのストローブ信号管受け
て、上記制伽；信号が書き込まれる。上記デコーダ回路
１４は外部端子１７゜１８からの信号管受けて、上記ス
トローブ信号を形成する。

この実施例において、上記切換ゲート回路９゜１０及び
１２と、Ｃれらを制御するレジスタ１１及びデコーダ回
路１４が、テスト動作のために特に設けられたものであ
る。したがって、通常の使用状態、言い換えれば、ディ
ジタル半導体集積回路の内部−９回路としては、上記久
方回路５．計数回路６．７及び出力バッファ回路４だけ
で足りるものである。

このような多段計数回路では、その動作チェックＫＩＩ
Ｉ！する入力パルス数が膨大になることよシ、上記のよ
うに２分割しておりて、切換ゲート回路９．１０．及び
１２ｔ−設けておくことにより、それぞれｔ独立して動
作チェックを可能としているつまた、計数回路７の中間
段の出力信号を受けるゲート回路８のように、その出力
信号が内部回路だけで処３Ｎ！逼れて、外ｉｉｍ子Ｋ１
１［１ｍ出力δれないような信号に対しても、上記切換
ゲート回路１２゜９′ｑｒ通して、外部端子２に出力場
ゼるよう（している。

また、これらの内部論理回路の＃助・テストモードへの
切ｐ換え會、専用の外部端子１設ける仁とな（実現ｉ、
！まため、上記外部端子１６ないし１８は、図示し′＆
い他の内Ｓ論１１１ｉ！？回路の通常の動作状ｇｖ影響
を与えない、言い換えれば、無効となる瞼珊的な組み合
ゼのものが選ばれている。そして、これらの外Ｓ端子１
５ないし１８′ｖｒ時分割的に多重化して上記信号が入
力壊れる。

一方、出力端午２ＩＣ）％Ａても、計数回路６．１での
正頬の出力信号を得るとともに１テスト動作での中間的
な出力信号會得るものとして多重化して使用される。

以下、この実施例回路の動作ｔｖＩ明する。

まず、ディジタル半導体集積回路１の診断・テスト時に
は、例えは、レジスタ１１の８１ないしｇ、の内容ｔ−
’０’　＋　’　ｌ’　、’ｌ’［しておく０上記レジ
スタ１１［おける保持信号１１＝の１１＃によって切換
ゲート回路９１ｒｉｊｉして計数回路６からの分割１ま
た前段の計数出力信号が出力端午２に得られる。

したがって、針数回路６の動作チェックが単独で行なえ
るため、入力端子３からの少ない入力）（ルス数によっ
て、七の診断・テストｋｉＩ！ｌ１−ｓＫ行なうことが
できる。

次に、レジスタ１１の内容８Ｍないしｓｌ會、’Ｑｌ　
、’ｌ’　＠’Ｏ’に書き換えると、入力端子３からの
入力パルスが切換ゲート回Ｍ１０Ｙｔｉｈして直＊に８
ｍの針数回路７０入力に伝えられるとともに１その計数
出力信号が切換ゲート回路１２及び９を通して出力層端
２に得られる。したがって、上記同様に針数回路７の動
作チェックが卑詐で行な見るため、入力端子３からの少
ない人力パルス数によって、その診断ＯテスｌＦ”高速
に行なうことができる。

さらにルジスタ１１の内容Ｂ、ないしｈ【、＠Ｏｔ　、
％６１　、％６ＮＫ書き換えると、上記状態において切
換ゲート回路１２のみが＋ＪＪり換わり、上記後段の計
数出力信号に代え、その中間計数信号を受けるゲート回
路８の出力信号が出力端子に直＠に得られる。したがっ
て、内部回路で処理場れる信号ｔモニターできるため、
上記ゲート回路８に係わる内部動作の診断・テス）１−
極めて簡単に行なうことができる。

一方、ディジタル半導体集積回路ｌの通常の使用状態で
は、レジスタ１１の内容ｓ−ないし８ｓが、％　１１　
、Ｖｋ　ＩＩ　、％６１に書き込まれるものである。

この場合には、入力端子３からの入力パルスが、入力回
路５ｔ−通して前段の計数回路６０入力に伝えられる。

そして、その出力信号が切換ゲート回路１０ｔ−通して
後段の計数回路７の入力に伝えられる。

この計数回路７の出力信号は、切換ゲート回路１２及び
９會通して出カバソファ回路４の入力に伝えられ、出力
端子２から得られるものである。

したがって、通常の使用状態では、七の使用にあたって
、上述のようにレジスタ１１の内容ｔセットするもので
あるつこのような電源投入時でのレジスタ１１０セット
動作を省略するために、レジスタ１１【構成するラッチ
回路８層ないしｇｌとして、電源投入時において上記　
１　・　１　。

′θ′　となるように安定するオフセット＋＊ｔ−設け
るか、パワーオンクリア信号によって、上述のようにセ
ットさせることが便利である。

この実施例では、内部論理回路の診断・テストの簡素化
を図る上で便利な任意の回路点に、上記のような切換ゲ
ート回路會設けることによってその信号のモニターがで
きるから、その診断−テスト【効率よく実現することが
できる。

また、上記のように多重比重れた信号端子と、レジスタ
等のランチ回路によって、その切り換えがソフトウェア
的に行なえるから、外部端子を増加さゼることはない。

なお、診断・テストのために設は九切換ゲート回路、レ
ジスタ、デコーダ等の回路は、ディジタル牛導体集積回
路全体から見れば、その占有率は小路く、消費電力及び
回路実装効率を横なうことにはならない。

仁の発明は、前記実施例Ｖｃｌａ定逼れない。

例えば、上記レジスタ１１の内容を直接に切換え信号と
して用いることなく、デコーダ回路會通丁ことによシ、
３ビツトの情報では８通りの異なる制御信号を形成する
ようにしてもよい。

この発明は、ディジタル牛導体集積回路に広く利用でき
るものである。

【図面の簡単な説明】

図面は、この発明の一実施例を示すブロック図である。１・・・ディジタル牛導体集槓回路、２・・・出力端子
、３・・・入力端子、４・・・出力バッファ回路、５・
・・入力回路、６，７・・・計数回路、８・・・ゲート
回路、９゜１０．１２・・・切換ゲート回路、１１・・
・レジスタ、１４・・・デコーダ、１６ないし１８・・
・外部端子。／６；　　　　　　　　／／／７

Claims

【特許請求の範囲】

多重化逼れて入力賂れ穴テストモード信号を受けるラン
チ回路と、このランチ回路の保持信号ｒ受け、任意の内
部ディジタル信号パスを変艇し、又は内部信号を多重化
して外部端子に取り出丁ゲート回路とｔ含むこと１−ｗ
像とするディジタル牛導体集積回路。