JP2024010862A - テストパターン生成プログラム、テストパターン生成装置及びテストパターン生成方法 - Google Patents

Abstract

【課題】複数のクロック信号が用いられる半導体集積回路の試験コストを低減する。【解決手段】コンピュータに、半導体集積回路の設計情報に基づいて、複数のクロック信号の何れかにしたがってそれぞれ動作する複数のクロックドメインを検出し、複数のクロック信号の印加順序と対象回路への入力値とを含むテストパターンを生成する際に、ある回路領域に対して対象回路への入力値または対象回路からの応答値を送る第１の保持回路と、対象回路からの応答値を受ける第２の保持回路（図８の例では、領域１５ｆに対しては第１及び第２の保持回路は、ノンスキャンＦＦ部１８とスキャンＦＦ部１４ｅであり、領域１５ｃに対しては第１及び第２の保持回路は、スキャンＦＦ部１４ａとノンスキャンＦＦ部１８である）とが、複数のクロックドメインのうちの何れに属するかに基づいて、印加順序を変更し、テストパターンの情報を出力する、処理を実行させる。【選択図】図８

Description

本発明は、テストパターン生成プログラム、テストパターン生成装置及びテストパターン生成方法に関する。

半導体集積回路の試験では、シリアルに接続された複数のスキャンフリップフロップ（以下、スキャンＦＦという）を含む試験用回路を用いて、半導体集積回路内に仮定する故障を検出するためのテストパターンの生成と回路応答の観測が行われる。シリアルに接続された複数のスキャンＦＦによる経路はスキャンチェーンとも呼ばれる。

スキャンＦＦを用いた試験（スキャンテスト）は、スキャンイン動作、キャプチャ動作、スキャンアウト動作という動作順序で行われる。スキャンイン動作では、各スキャンＦＦに対象回路への入力値が設定される。キャプチャ動作では、送り側のスキャンＦＦに設定された入力値が、対象回路に送られ、対象回路からの応答値がクロック信号に同期して受け側のスキャンＦＦに取り込まれる。スキャンアウト動作では、各スキャンＦＦに保持されている値が読み出され、期待値と比較され故障の有無が判定される。

複数のクロック信号が用いられる半導体集積回路におけるテストパターンは、各スキャンＦＦに設定される０または１の値の組合せと、各クロック信号の印加順序を含む。このような半導体集積回路に対しては、異なるクロック信号で動作する回路領域（以下クロックドメインという）を跨ぐ部分（異なるクロックドメイン間の渡り部分）を考慮したテストパターンの生成が行われる。渡り部分に対する送り側と受け側のクロックドメインに対するクロック信号の印加順序を、受け側を後にした場合、受け側のスキャンＦＦに渡り部分の故障内容が反映される前に、送り側のスキャンＦＦの設定値が更新されてしまう（無効となる）ためである。逆に、送り側と受け側のクロックドメインに対するクロック信号の印加順序を、送り側を後にした場合、受け側のスキャンＦＦにより渡り部分の故障内容が反映された後に、送り側のスキャンＦＦの設定値が更新される。

上記のような渡り部分を含む半導体集積回路に対するテストパターンの生成方式として、たとえば、以下に示すような方式がある。
（ａ）単一クロック印加方式
この方式は、スキャンイン動作からスキャンアウト動作の間で、１つのクロック信号を印加するテストパターンを生成する方式である。この方式では１つのテストパターンの回路状態を表現する時間枠は１つであり、そのテストパターンにおいて異なるクロック信号の印加によるスキャンＦＦの状態の更新はないため、上記のような渡り部分を考慮しなくてもよい。

（ｂ）複数クロック印加方式（時間展開方式）
この方式は、スキャンイン動作からスキャンアウト動作の間で、複数のクロック信号を印加するテストパターンを生成する方式である。この方式では印加するクロック信号の数分の時間枠（クロック印加時刻ごとの回路情報）が用いられるため、クロック信号の印加によるスキャンＦＦの状態の更新が表現可能である。これにより、渡り部分を含む半導体集積回路に対する適切なテストパターンを生成することができる。なお、時間枠や時間展開の例については後述する（図４参照）。

（ｃ）複数クロック印加方式（クロック印加順序固定方式）（たとえば、特許文献１参照）
この方式も、（ｂ）の方式と同様にスキャンイン動作からスキャンアウト動作の間で、複数のクロック信号を印加するテストパターンを生成する方式である。しかし、この方式では（ｂ）の方式と異なり、渡り部分の認識とクロック信号の印加順序の決定の工夫を行うことで、１つのテストパターンに対して使用する時間枠を１つにすることを可能としている。この方式では、前述のように渡り部分に対する送り側と受け側のクロック信号の印加順序を、受け側を先にすることで送り側のスキャンＦＦの設定値は無効にならないため、渡り部分ごとの故障数に基づきクロック信号の印加順序の決定が行われる。このとき、スキャンＦＦの設定値が無効となる渡り部分は一時的に試験対象外とすることで無駄なテストパターンが生成されないようにしている。

（ｄ）クロック一本化、クロック供給・停止方式（たとえば、特許文献２参照）
上記（ａ）～（ｃ）の方式では、スキャンテストにおいて各クロックドメインに供給される複数のクロック信号は独立であるが、本方式では、各クロックドメインへのスキャンクロック信号の供給源が一本化されている。そして、各クロックドメインに供給されるスキャンクロック信号ごとに供給または停止が制御される。また、この方式では、タイミング解析を用いて、各クロックドメインに同時にスキャンクロック信号を印加しても回路が正常に動作するようにしている。

特開２０１６－１０９４２７号公報 特開２０１９－４６０８７号公報

上記のような従来の方式では、クロック信号の数が増加すると、試験コスト（時間や資源など）の増加やテスト品質の低下という問題がある。なお、上記（ａ）～（ｄ）の方式について試験コストの増加やテスト品質の低下が生じる理由については後述する。

１つの側面では、本発明は、複数のクロック信号が用いられる半導体集積回路の試験コストを低減することを目的とする。

１つの実施態様では、コンピュータに、半導体集積回路の設計情報に基づいて、複数のクロック信号の何れかにしたがってそれぞれ動作する複数のクロックドメインを検出し、前記複数のクロック信号の印加順序と第１の対象回路への第１の入力値とを含むテストパターンを生成する際に、第１の回路領域に対して前記第１の入力値または前記第１の対象回路からの第１の応答値を送る第１の保持回路と、前記第１の応答値を受ける第２の保持回路とが、前記複数のクロックドメインのうちの何れに属するかに基づいて、前記印加順序を変更し、前記テストパターンの情報を出力する、処理を実行させるテストパターン生成プログラムが提供される。

また、１つの実施態様ではテストパターン生成装置が提供される。
また、１つの実施態様ではテストパターン生成方法が提供される。

１つの側面では、本発明は、複数のクロック信号が用いられる半導体集積回路の試験コストを低減することができる。

第１の実施の形態のテストパターン生成方法及びテストパターン生成装置の一例を示す図である。 ＬＳＩにおける渡り部分の一例を示す図である。 単一クロック印加方式におけるテストパターンの生成例を示す図である。 複数クロック印加方式（時間展開方式）におけるテストパターンの生成例を示す図である。 複数クロック印加方式（クロック印加順序固定方式）におけるテストパターンの生成例を示す図である。 クロック信号数と追加テストパターンが生成される渡りの組合せを示す図である。 ノンスキャンＦＦを含む回路に対する（ｃ）の方式の問題点を説明する図である。 本実施の形態のテストパターン生成方法におけるテストパターン生成例を示す図である。 動的故障圧縮手法によるテストパターン生成例を示す図である。 クロック一本化、クロック供給・停止方式の例を示す図である。 テストパターン生成装置のハードウェア例を示すブロック図である。 テストパターン生成装置の機能例を示すブロック図である。 スタティック試験のテストパターンを生成する手順の一例を示すフローチャートである。 クロックドメインの検出手順の一例を示すフローチャートである。 クロックドメインの検出例を示す図である。 テストパターンの生成手順の一例を示すフローチャートである。 ゲート処理の手順の一例を示すフローチャートである。 クロック印加順序情報の詳細な例を示す図である。 決定木を用いたクロック印加順序情報の更新例を示す図である。 高速試験の概要を示す図である。 高速試験時における時間展開例を示す図である。 時間枠再利用方式の例を示す図である。 高速試験のテストパターンを生成する手順の一例を示すフローチャートである。 クロック切替処理の手順の一例を示すフローチャートである。 クロック切替準備処理の手順の一例を示すフローチャートである。 回路状態の取得処理の手順の一例を示すフローチャートである。 回路状態の取得及び設定処理の例を示す図である（その１）。 回路状態の取得及び設定処理の例を示す図である（その２）。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態のテストパターン生成方法及びテストパターン生成装置の一例を示す図である。

第１の実施の形態のテストパターン生成装置１０は、半導体集積回路（以下ＬＳＩ（Large Scale Integrated circuit）と表記する）の試験を行うためのテストパターンを生成し、生成したテストパターンを用いて試験（故障シミュレーション）を行う。

テストパターン生成装置１０は、記憶部１１及び処理部１２を有する。
記憶部１１は、ＲＡＭ（Random Access Memory）などの揮発性の記憶装置、または、ＨＤＤ（Hard Disk Drive）やフラッシュメモリなどの不揮発性の記憶装置である。

記憶部１１は、ＬＳＩの設計情報（回路モデル）１１ａや生成したテストパターン情報１１ｂなどを記憶する。なお、設計情報には、検出対象の故障や各種試験情報が含まれていてもよい。

なお、テストパターン生成装置１０が、ユーザによる入力を受け付けて、その入力に基づいて、設計情報１１ａなどを作成してもよいし、テストパターン生成装置１０は、他の装置から設計情報１１ａを取得してもよい。

処理部１２は、ＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）などのハードウェアであるプロセッサにより実現される。ただし、処理部１２は、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）などの電子回路を含んでもよい。プロセッサは、ＲＡＭなどのメモリに記憶されたプログラムを実行する。たとえば、テストパターン生成プログラムが実行される。なお、複数のプロセッサの集合を「マルチプロセッサ」または単に「プロセッサ」ということがある。

処理部１２は、異なるクロック信号で動作するクロックドメインを跨ぐ部分（異なるクロックドメイン間の渡り部分）を考慮したテストパターンの生成を行う。
まず、処理部１２は記憶部１１に記憶されている設計情報１１ａに基づいて、複数のクロック信号の何れかにしたがってそれぞれ動作する複数のクロックドメインを検出する（ステップＳ１）。クロックドメインの具体的な検出手順については後述する（図１４参照）。なお、複数のクロック信号は、たとえば、それぞれ異なる周波数（または位相）をもつ複数のクロック信号、同じ周波数（または位相）であるが別々に印加が制御される複数のクロック信号などである。

ステップＳ１の処理後、処理部１２は、テストパターンの生成を行う（ステップＳ２）。テストパターンには、対象回路への入力値（スキャンイン値とも呼ばれる）と複数のクロック信号の印加順序が含まれる。入力値は、スキャンＦＦなどの保持回路に設定される、０または１の組合せにより表される。入力値は、対象とする故障（たとえば、縮退故障など）を検出可能なように、たとえば、処理部１２が実行するＡＴＰＧ（Automatic Test Pattern Generator）機能により生成される。複数のクロック信号の仮の印加順序（本実施の形態の処理による印加順序変更前の印加順序）もＡＴＰＧ機能により決定可能である。

ここで処理部１２は、ＬＳＩの回路領域に対して、対象回路への入力値または対象回路からの応答値を送る第１の保持回路と、応答値を受ける第２の保持回路とが、複数のクロックドメインのうちの何れに属するかに基づいて、印加順序を変更する。応答値は、入力値に基づいて動作する対象回路の出力であり、故障が発生している場合には、その故障を反映した値となる。また、処理部１２は、印加順序を管理する。

図２は、ＬＳＩにおける渡り部分の一例を示す図である。
ＬＳＩ１３は、スキャンイン端子ＳＣＩＮとスキャンアウト端子ＳＣＯＵＴとの間にシリアルに接続されたスキャンＦＦ部１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆを有する。スキャンＦＦ部１４ａ～１４ｆのそれぞれは１つまたはシリアルに接続された複数のスキャンＦＦを有する。各スキャンＦＦには、スキャンイン動作時において、スキャンイン端子ＳＣＩＮからの入力値に含まれる０または１の値が設定される。

ここで、スキャンＦＦ部１４ａ～１４ｆのうち、スキャンＦＦ部１４ｂ，１４ｃ，１４ｆは、クロック端子ＣＬＫＡに印加されるクロック信号Ａにしたがって動作する。スキャンＦＦ部１４ａ～１４ｆのうち、スキャンＦＦ部１４ａ，１４ｄ，１４ｅは、クロック端子ＣＬＫＢに印加されるクロック信号Ｂにしたがって動作する。つまり、スキャンＦＦ部１４ａ，１４ｄ，１４ｅと、スキャンＦＦ部１４ｂ，１４ｃ，１４ｆは、異なるクロックドメインに属する。

さらに、ＬＳＩ１３は、領域１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆを有する。領域１５ａ～１５ｆは、たとえば、各種のゲート回路による組合せ回路による回路領域である。領域１５ａ～１５ｆの何れかまたは全てに上記対象回路が含まれる。

図２の例では、スキャンＦＦ部１４ａは、領域１５ａ，１５ｃに対して入力値を送る。スキャンＦＦ部１４ｂは、領域１５ｂに対して入力値を送る。スキャンＦＦ部１４ｃは、領域１５ｄ，１５ｆに対して入力値を送るとともに、領域１５ｂ，１５ｃから応答値を受ける。スキャンＦＦ部１４ｄは、領域１５ｅに対して入力値を送るとともに、領域１５ａから応答値を受ける。スキャンＦＦ部１４ｅは、領域１５ｅ，１５ｆから応答値を受け、スキャンＦＦ部１４ｆは、領域１５ｄから応答値を受ける。

このため、スキャンＦＦ部１４ａは、領域１５ｂに対して、上記の第１の保持回路に相当し、スキャンＦＦ部１４ｂは、領域１５ａ，１５ｃに対して、上記の第１の保持回路に相当する。また、スキャンＦＦ部１４ｃは、領域１５ｄ，１５ｆに対して、上記の第１の保持回路に相当するとともに、領域１５ｂ，１５ｃに対して、上記の第２の保持回路に相当する。スキャンＦＦ部１４ｄは、領域１５ｅに対して、上記の第１の保持回路に相当するとともに、領域１５ａに対して、上記の第２の保持回路に相当する。スキャンＦＦ部１４ｅは、領域１５ｅ，１５ｆに対して、上記の第２の保持回路に相当し、スキャンＦＦ部１４ｆは、領域１５ｄに対して、上記の第２の保持回路に相当する。

なお、領域１５ａ～１５ｆのそれぞれに表示されている“Ａ→Ａ”、“Ａ→Ｂ”などは、各領域に対象回路への入力値を送る第１の保持回路が属するクロックドメインと、各領域からの出力を受ける第２の保持回路が属するクロックドメインを表している。“Ａ”は、クロック信号Ａにしたがって動作するクロックドメインを表し、“Ｂ”は、クロック信号Ｂにしたがって動作するクロックドメインを表している。

図２において、“Ｂ→Ａ”と表示されている領域１５ｃと、“Ａ→Ｂ”と表示されている領域１５ｆが前述の渡り部分に相当する。
前述のように、渡り部分に対する送り側と受け側のクロックドメインに対するクロック信号の印加順序を、受け側を後にした場合、受け側の第２の保持回路に渡り部分の故障内容が反映される前に、送り側の第１の保持回路の設定値が更新されてしまう。

このため、たとえば、処理部１２は、“Ａ→Ｂ”と表示されている領域１５ｆを試験対象または対象回路からの応答値を伝搬する経路とする場合に、クロック信号Ａ，Ｂの順序で印加順序が仮に決定されている場合、このような印加順序を避けるように印加順序を変更する。具体的な印加順序の変更例については後述する（図８参照）。

処理部１２は、生成したテストパターンの情報（テストパターン情報１１ｂ）を出力する（ステップＳ３）。たとえば、処理部１２は、記憶部１１にテストパターン情報１１ｂを出力して記憶させてもよいし、テストパターン生成装置１０の外部にテストパターン情報１１ｂを出力してもよい。

このように出力されたテストパターン情報１１ｂは、たとえば、実際のＬＳＩの出荷前の試験などにおいて故障の有無を確認するために使用される。
以上のようなテストパターン生成装置１０によれば、無駄なテストパターンの生成を防ぐことができるため、試験コストを低減することができる。以下、前述した（ａ）～（ｄ）のテストパターンの生成方式と比較した本実施の形態のテストパターン生成装置１０の効果を説明する。

（ａ）単一クロック印加方式との比較
図３は、単一クロック印加方式におけるテストパターンの生成例を示す図である。図３には、前述のＬＳＩ１３（図２参照）が示されている。ただし、動作しないスキャンＦＦや領域は、破線で示されている。

パターンｔ１は、クロック信号Ａが印加されるテストパターンである。パターンｔ２は、クロック信号Ｂが印加されるテストパターンである。
単一クロック印加方式では、スキャンイン動作からスキャンアウト動作の間で印加されるクロック信号は１つに限定されるため、試験される回路の範囲も限定される。このため、クロック信号の数が増加すると回路全体の試験を行うために用いられるテストパターンの数が増加し、スキャンイン動作とスキャンアウト動作の回数も増えるため、試験コストが増加する。

この方式と比較して本実施の形態のテストパターン生成方法では、スキャンイン動作からスキャンアウト動作の間で印加されるクロック信号は１つに限定されるわけではない。後述のように、スキャンイン動作からスキャンアウト動作の間で複数のクロック信号を印加することが可能である（図９参照）。このため、試験コストの増加を抑えることができる。

（ｂ）複数クロック印加方式（時間展開方式）との比較
この方式では、スキャンイン動作からスキャンアウト動作の間で印加されるクロック信号数分の時間枠が用いられ、クロック信号数が増加すると展開する時間枠も増加する。そして、時間枠が増加することは故障検出条件を探す探索空間が増加することであり、扱う探索問題が複雑化することを意味する。

図４は、複数クロック印加方式（時間展開方式）におけるテストパターンの生成例を示す図である。図４には、前述のＬＳＩ１３（図２参照）が示されているが、スキャンイン動作とクロック信号Ａの印加が行われる時間枠と、クロック信号Ｂの印加とスキャンアウト動作が行われる時間枠が示されている。

図４において、領域１５ｆで発生する故障を検出することを考える。この場合、故障検出条件の探索は、観測が行われる時間枠［クロック信号Ｂ印加＋スキャンアウト動作］だけでなく、対象回路への入力値の設定が行われる時間枠［スキャンイン動作＋クロック信号Ａ印加］においても行われる。そして、さらに、時間枠［クロック信号Ｂ印加＋スキャンアウト動作］での探索は、クロック信号Ａによる回路状態の更新を考慮して行われる。

このように探索問題が複雑化すると、探索時間が長大化しテストパターン生成時間が増加する。
一般に実際のテストパターンの生成では、探索時間の無限(長大)化回避のため探索打ち切り基準が設定される。そのため扱う探索問題の複雑化に伴い、探索打ち切りにより故障を検出可能なテストパターンを生成できない可能性が増加する。つまり、この方式ではクロック信号数の増加に伴い、テストパターン生成の失敗による故障検出率の低下というテスト品質低下の問題もある。

この方式と比較して本実施の形態のテストパターン生成方法では、スキャンイン動作からスキャンアウト動作の間で１つの時間枠が用いられるため、探索問題の複雑化が避けられ、試験コストの増加や探索打ち切りによるテスト品質の低下を抑えることができる。

（ｃ）複数クロック印加方式（クロック印加順序固定方式）との比較
図５は、複数クロック印加方式（クロック印加順序固定方式）におけるテストパターンの生成例を示す図である。図５には前述のＬＳＩ１３（図２参照）が示されている。

図５の例では、クロック信号Ａ、クロック信号Ｂの印加順序のテストパターンが生成されている。このテストパターンでは、渡り部分である領域１５ｃに対する試験が可能であるが、スキャンＦＦ部１４ｃの入力値が無効となる渡り部分である領域１５ｆは一時的に試験対象外とされる。

そして、クロック信号Ｂだけが印加される追加テストパターンが生成され、領域１５ｆの渡り部分が試験対象に復帰され、試験が行われる。追加テストパターンが増えるごとに、スキャンイン動作及びスキャンアウト動作の回数も増えるため、試験コストが増加する。以下、送り側と受け側のクロックドメインに印加される異なる２つのクロック信号の符号の組合せで表される“Ａ→Ｂ”や“Ｂ→Ａ”などを、渡りの組合せという。

この方式では印加するクロック信号の順序が最初に固定されるため、クロック信号数が増加すると、追加テストパターンが生成される渡りの組合せが増加する。
図６は、クロック信号数と追加テストパターンが生成される渡りの組合せを示す図である。“×”印は、追加テストパターンが生成される渡りの組合せを表している。

クロック信号が｛Ａ，Ｂ｝の順で印加される場合、追加テストパターンが生成される渡りの組合せ（試験対象外の領域が発生する組合せ）は、送り側と受け側のクロックドメインに印加されるクロック信号の全４通りの組合せ中の１通り（２５％）である。

クロック信号が｛Ａ，Ｂ，Ｃ｝の順で印加される場合、追加テストパターンが生成される渡りの組合せは、送り側と受け側のクロックドメインに印加されるクロック信号の全９通りの組合せ中の３通り（３３％）である。

クロック信号が｛Ａ，Ｂ，Ｃ，Ｄ｝の順で印加される場合、追加テストパターンが生成される渡りの組合せは、送り側と受け側のクロックドメインに印加されるクロック信号の全１６通りの組合せ中の６通り（３８％）である。

クロック信号が｛Ａ，Ｂ，Ｃ，Ｄ，Ｅ｝の順で印加される場合、追加テストパターンが生成される渡りの組合せは、送り側と受け側のクロックドメインに印加されるクロック信号の全２５通りの組合せ中の１０通り（４０％）である。

このようにクロック信号数が増加すると、追加テストパターンが生成される渡りの組合せも増加する。つまり、（ｃ）の方式ではクロック信号数の増加に伴い追加テストパターンが増加し、試験コストが増加する。

ところで、高性能なＬＳＩでは実装密度向上のためスキャンＦＦよりも回路面積の小さい、フリップフロップ（以下ノンスキャンＦＦという）やラッチ回路といった保持回路（順序回路）が使われることがある。このような保持回路は、スキャンチェーンに含まれない。（ｃ）の方式ではこのような保持回路を用いた場合に、正しいテストパターンが生成できない場合がある。

図７は、ノンスキャンＦＦを含む回路に対する（ｃ）の方式の問題点を説明する図である。図７には、クロック信号Ｂで動作するスキャンＦＦ１６ａ，１６ｂの間に、クロック信号Ａで動作するノンスキャンＦＦ１７が存在する回路の例が示されている。なお、図７では、スキャンＦＦ１６ａとノンスキャンＦＦ１７との間の回路領域や、ノンスキャンＦＦ１７とスキャンＦＦ１６ｂとの間の回路領域は図示が省略されている。

クロック信号の印加順序が｛Ａ，Ｂ｝のテストパターンｐにより、スキャンＦＦ１６ａからノンスキャンＦＦ１７の間の回路領域に仮定される故障ｆが正しく伝搬されるが、ノンスキャンＦＦ１７とスキャンＦＦ１６ｂとの間では、正しく伝搬されない。

クロック信号の印加順序が｛Ａ，Ｂ｝のテストパターンｐ＋１を追加しても、クロック信号Ａの印加により、テストパターンｐでノンスキャンＦＦ１７に取り込まれた故障ｆのデータが破壊される可能性がある。このため、次にクロック信号Ｂが印加されても、故障ｆがスキャンＦＦ１６ｂに伝搬されない可能性がある。つまり時刻を跨いだ故障伝搬ができない可能性がある。

このように、（ｃ）の方式では、スキャンＦＦ以外の保持回路が試験結果のデータ（上記の例では故障ｆ）の伝搬に用いられる場合、実際には故障検出が行えない無効なテストパターンが生成されている可能性がある。

この方式と比較して本実施の形態のテストパターン生成方法では、上記のような無効なテストパターンの生成を防ぐことができる。以下、その理由をより具体的に説明する。
図８は、本実施の形態のテストパターン生成方法におけるテストパターン生成例を示す図である。図８に示したＬＳＩ１３ａにおいて、図２に示したＬＳＩ１３と同じ要素については同一符号が付されている。なお、図２に示したスキャンイン端子ＳＣＩＮ、スキャンアウト端子ＳＣＯＵＴやスキャンＦＦ部間を接続する配線などについては図示が省略されている。また、図８では、領域１５ａ～１５ｆのそれぞれに対する送り側と受け側のクロックドメインに印加されるクロック信号の組合せが（Ａ，Ａ）、（Ａ，Ｂ）、（Ｂ，Ａ）、（Ｂ，Ｂ）と表示されている。

図８に示したＬＳＩ１３ａは、ノンスキャンＦＦ部１８を有する。ノンスキャンＦＦ部１８は、１または複数のノンスキャンＦＦを有する。ノンスキャンＦＦ部１８は、領域１５ｄ，１５ｆに対して、対象回路への入力値を送る前述の第１の保持回路に相当するとともに、領域１５ｂ，１５ｃの出力（対象回路からの応答値）を受ける前述の第２の保持回路に相当する。

図８に示すようなＬＳＩ１３ａに対するテストパターンの生成の際、処理部１２は、たとえば、以下のようにクロック信号の印加順序を決定する。印加順序は、たとえば、図８に示すようなクロック印加順序情報として記憶部１１に保存される。クロック印加順序情報は、前述のテストパターン情報１１ｂに含まれるものである。なお、以下の例では、渡り部分の１つである領域１５ｃの故障がターゲットである。

処理部１２は、テストパターンｐの生成の初期状態において、領域１５ｃの故障（領域１５ｃの対象回路からの応答値）がノンスキャンＦＦ部１８に伝搬したときに、ノンスキャンＦＦ部１８に故障をキャプチャさせるようにする。そのため、処理部１２は、たとえばＡＴＰＧ機能により、印加順序の先頭にクロック信号Ａを設定する。

処理部１２は、クロックドメインの検出結果に基づいて、領域１５ｃに対する送り側と受け側のクロックドメインに印加されるクロック信号の組合せが（Ｂ，Ａ）であるから、クロック信号Ａの印加順序が先頭の場合、適切に故障伝搬が行えると判定する。このため、処理部１２は、ノンスキャンＦＦ部１８におけるキャプチャを有効にする。

次に、処理部１２は、故障が領域１５ｆを通りスキャンＦＦ部１４ｅに伝搬したときにスキャンＦＦ部１４ｅで故障をキャプチャするため、たとえばＡＴＰＧ機能により、クロック信号Ａの次の印加順序としてクロック信号Ｂを設定する。

処理部１２は、クロックドメインの検出結果に基づいて、領域１５ｆに対する送り側と受け側のクロックドメインに印加されるクロック信号の組合せが（Ａ，Ｂ）であるから、クロック信号Ａ，Ｂの印加順序の場合、適切に故障伝搬が行えないと判定する。このため、処理部１２は、スキャンＦＦ部１４ｅにおける故障（応答値）のキャプチャを無効にする（たとえば、データ入力端子の状態を非制御状態に設定する）。

処理部１２は、テストパターンｐにおける故障のキャプチャが失敗したため、クロック印加順序情報から、クロック信号Ｂを２番目の印加順序としていた情報を削除する。つまり、テストパターンｐにおいて、クロック信号Ｂを印加する設定が削除されることで、ＡＴＰＧ機能によって仮に設定された印加順序が変更される。

処理部１２は、テストパターンｐにおける故障伝搬が失敗したため、故障伝搬を可能とするために、テストパターンｐ＋１の生成を開始する。
処理部１２は、ノンスキャンＦＦ部１８に保持されている領域１５ｃの故障がスキャンＦＦ部１４ｅに伝搬したときに、スキャンＦＦ部１４ｅで故障をキャプチャさせるため、印加順序の先頭にクロック信号Ｂを設定する。

処理部１２は、クロックドメインの検出結果に基づいて、領域１５ｃに対する送り側と受け側のクロックドメインに印加されるクロック信号の組合せが（Ａ，Ｂ）であるから、クロック信号Ｂの印加順序が先頭の場合、適切に故障伝搬が行えると判定する。このため、処理部１２は、スキャンＦＦ部１４ｅにおけるキャプチャを有効にする。

以上のように、本実施の形態のテストパターン生成方法では、（ｃ）の方式では認識できないノンスキャンＦＦなどのスキャンＦＦ以外の保持回路を通過するパスを認識できるので、無効なテストパターンの生成を防ぐことができる。

なお、ノンスキャンＦＦ部１８の代わりに、ＲＡＭなどの保持回路を用いても同様の効果を得ることができる。
さらに、本実施の形態のテストパターン生成方法では、以下のような手法を用いることにより、（ｃ）の方式で発生するようなクロック信号数の増加に伴う追加テストパターンの増大を抑制できる。

図９は、動的故障圧縮手法によるテストパターン生成例を示す図である。
処理部１２は、同一のテストパターンでより多くの故障を検出するために、以下のような動的故障圧縮手法を実行できる。図９では、図８に示したテストパターンｐ，ｐ＋１が生成されている状態を初期状態としている。

たとえば、処理部１２は、テストパターンｐでさらに領域１５ａの故障を検出できるように以下のような変更を行う。
領域１５ａの故障がスキャンＦＦ部１４ｄに伝搬したときに、スキャンＦＦ部１４ｄで故障をキャプチャするため、処理部１２は、たとえばＡＴＰＧ機能により、印加順序の２番目にクロック信号Ｂを設定する。

処理部１２は、クロックドメインの検出結果に基づいて、領域１５ａに対する送り側と受け側のクロックドメインに印加されるクロック信号の組合せが（Ｂ，Ｂ）であるから、クロック信号Ａ，Ｂの印加順序でも適切に故障伝搬が行えると判定する。このため、処理部１２は、スキャンＦＦ部１４ｄにおけるキャプチャを有効にする。

このようなテストパターンｐでは、（Ａ，Ｂ）と表されている渡り部分以外の領域が試験対象となる。
次に、処理部１２は、テストパターンｐ＋１でさらに領域１５ｄの故障を検出できるように以下のような変更を行う。

領域１５ｄの故障がスキャンＦＦ部１４ｆに伝搬したときに、スキャンＦＦ部１４ｆで故障をキャプチャするため、処理部１２は、たとえばＡＴＰＧ機能により、印加順序の２番目にクロック信号Ａを設定する。

処理部１２は、クロックドメインの検出結果に基づいて、領域１５ｄに対する送り側と受け側のクロックドメインに印加されるクロック信号の組合せが（Ａ，Ａ）であるから、クロック信号Ｂ，Ａの印加順序でも適切に故障伝搬が行えると判定する。このため、処理部１２は、スキャンＦＦ部１４ｆにおけるキャプチャを有効にする。

このようなテストパターンｐ＋１では、（Ｂ，Ａ）と表されている渡り部分以外の領域が試験対象となる。
以上のように、本実施の形態のテストパターン生成方法では、クロック信号の印加順序は、｛Ａ，Ｂ｝、｛Ｂ，Ａ｝のように可変となるので、クロック信号数が増えても、クロック印加順序を固定する（ｃ）の方式よりも、テストパターンの追加数を抑えることができる。

（ｄ）クロック一本化、クロック供給・停止方式との比較
図１０は、クロック一本化、クロック供給・停止方式の例を示す図である。図１０において、図２に示したＬＳＩ１３と同じ要素については同一符号が付されている。図１０に示したＬＳＩ１３ｂは、制御回路１９が追加されている。

制御回路１９は、キャプチャ動作時において、クロック端子ＣＬＫに印加される共通のクロック信号を、クロック端子ＣＬＫＡ，ＣＬＫＢを介して、各クロックドメインに供給する。

この方式は、テスタでの端子数の制約から元の複数のクロック信号を一本化することを前提とするため、回路内に供給するクロック信号数は元のクロック信号数以下になる。
つまり、回路が正常動作する（元のクロック信号数以下の）クロック信号の組み合わせでテストパターンを生成した後、別のクロック信号の組み合わせによる追加のテストパターンを生成することになる。このため、（ｃ）の方式と類似し、クロック信号数の増加に伴うテストパターンの追加による試験コストの増加の問題がある。

たとえば、図１０において、クロック一本化を行ってもスキューの問題がなく正常動作する回路に対してクロック端子ＣＬＫＡ，ＣＬＫＢを介してクロック信号を供給、制御して試験が行われる。他方、スキューのため正常動作しない回路に対してはクロック端子ＣＬＫＡ，ＣＬＫＢのどちらかを介してのクロック信号の供給、制御を停止するテストパターンを生成する場合がある。

この方式と比較して本実施の形態のテストパターン生成方法では、前述の図９のような動的故障圧縮手法の適用が可能であり、追加のテストパターンの増加を抑えることができる。

なお、上記の説明では、スタティック試験におけるテストパターンを生成する例を説明したが、処理部１２は、高速試験におけるテストパターンを生成することもできる。高速試験におけるテストパターンの生成方法については、次の第２の実施の形態にて説明する。

（第２の実施の形態）
次に、第２の実施の形態を説明する。
図１１は、テストパターン生成装置のハードウェア例を示すブロック図である。

テストパターン生成装置２０は、ＣＰＵ２１、ＲＡＭ２２、ＨＤＤ２３、ＧＰＵ（Graphics Processing Unit）２４、入力インタフェース２５、媒体リーダ２６及び通信インタフェース２７を有する。上記ユニットは、バスに接続されている。

ＣＰＵ２１は、プログラムの命令を実行する演算回路を含むプロセッサである。ＣＰＵ２１は、ＨＤＤ２３に記憶されたプログラムやデータの少なくとも一部をＲＡＭ２２にロードし、プログラムを実行する。なお、ＣＰＵ２１は複数のプロセッサコアを備えてもよく、テストパターン生成装置２０は複数のプロセッサを備えてもよく、以下で説明する処理を複数のプロセッサまたはプロセッサコアを用いて並列に実行してもよい。また、複数のプロセッサの集合（マルチプロセッサ）を「プロセッサ」と呼んでもよい。

ＲＡＭ２２は、ＣＰＵ２１が実行するプログラムやＣＰＵ２１が演算に用いるデータを一時的に記憶する揮発性の半導体メモリである。なお、テストパターン生成装置２０は、ＲＡＭ以外の種類のメモリを備えてもよく、複数個のメモリを備えてもよい。

ＨＤＤ２３は、ＯＳ（Operating System）やミドルウェアやアプリケーションソフトウェアなどのソフトウェアのプログラム、及び、データを記憶する不揮発性の記憶装置である。プログラムには、たとえば、テストパターン生成装置２０にテストパターンの生成などの処理を行わせるテストパターン生成プログラムが提供される。なお、テストパターン生成装置２０は、フラッシュメモリやＳＳＤ（Solid State Drive）などの他の種類の記憶装置を備えてもよく、複数の不揮発性の記憶装置を備えてもよい。

ＧＰＵ２４は、ＣＰＵ２１からの命令にしたがって、テストパターン生成装置２０に接続されたディスプレイ２４ａに画像を出力する。ディスプレイ２４ａとしては、ＣＲＴ（Cathode Ray Tube）ディスプレイ、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）、プラズマディスプレイ（ＰＤＰ：Plasma Display Panel）、有機ＥＬ（ＯＥＬ：Organic Electro-Luminescence）ディスプレイなどを用いることができる。

入力インタフェース２５は、テストパターン生成装置２０に接続された入力デバイス２５ａから入力信号を取得し、ＣＰＵ２１に出力する。入力デバイス２５ａとしては、マウスやタッチパネルやタッチパッドやトラックボールなどのポインティングデバイス、キーボード、リモートコントローラ、ボタンスイッチなどを用いることができる。また、テストパターン生成装置２０に、複数の種類の入力デバイスが接続されていてもよい。

媒体リーダ２６は、記録媒体２６ａに記録されたプログラムやデータを読み取る読み取り装置である。記録媒体２６ａとして、たとえば、磁気ディスク、光ディスク、光磁気ディスク（ＭＯ：Magneto-Optical disk）、半導体メモリなどを使用できる。磁気ディスクには、フレキシブルディスク（ＦＤ：Flexible Disk）やＨＤＤが含まれる。光ディスクには、ＣＤ（Compact Disc）やＤＶＤ（Digital Versatile Disc）が含まれる。

媒体リーダ２６は、たとえば、記録媒体２６ａから読み取ったプログラムやデータを、ＲＡＭ２２やＨＤＤ２３などの他の記録媒体にコピーする。読み取られたプログラムは、たとえば、ＣＰＵ２１によって実行される。なお、記録媒体２６ａは、可搬型記録媒体であってもよく、プログラムやデータの配布に用いられることがある。また、記録媒体２６ａやＨＤＤ２３を、コンピュータ読み取り可能な記録媒体ということがある。

通信インタフェース２７は、ネットワーク２７ａに接続され、ネットワーク２７ａを介して他の情報処理装置と通信を行うインタフェースである。通信インタフェース２７は、スイッチなどの通信装置とケーブルで接続される有線通信インタフェースでもよいし、基地局と無線リンクで接続される無線通信インタフェースでもよい。

図１に示した第１の実施の形態のテストパターン生成装置１０についても上記のようなハードウェア構成にて実現可能である。
次に、テストパターン生成装置２０の機能及び処理手順を説明する。

図１２は、テストパターン生成装置の機能例を示すブロック図である。
テストパターン生成装置２０は、設計情報記憶部３１、情報取得部３２、クロックドメイン検出部３３、ドメイン情報記憶部３４、テストパターン生成部３５、テストパターン情報記憶部３６、故障シミュレーション部３７、出力部３８を有する。設計情報記憶部３１、ドメイン情報記憶部３４、テストパターン情報記憶部３６は、図１の記憶部１１に相当し、たとえば、ＲＡＭ２２またはＨＤＤ２３に確保した記憶領域を用いて実装できる。情報取得部３２、クロックドメイン検出部３３、テストパターン生成部３５、故障シミュレーション部３７、出力部３８は、図１の処理部１２に相当し、たとえば、ＣＰＵ２１が実行するプログラムモジュールを用いて実装できる。

設計情報記憶部３１は、ＬＳＩの設計情報（回路モデル）を記憶する。なお、テストパターン生成装置２０が、ユーザによる入力を受け付けて、その入力に基づいて設計情報を作成し、設計情報記憶部３１に記憶してもよいし、テストパターン生成装置２０は、他の装置から設計情報を取得して設計情報記憶部３１に記憶してもよい。なお、検出対象の故障や各種試験条件が、設計情報に含まれていてもよい。

情報取得部３２は、設計情報記憶部３１から設計情報を取得する（読み込む）。なお、情報取得部３２は、検出対象の故障や各種試験条件などを、たとえば、テストパターン生成装置２０の外部から取得してもよい。

クロックドメイン検出部３３は、設計情報に基づいて、複数のクロック信号の何れかにしたがってそれぞれ動作する複数のクロックドメインを検出する。
ドメイン情報記憶部３４は、検出された複数のクロックドメインの情報を記憶する。

テストパターン生成部３５は、複数のクロックドメインの情報に基づいて、テストパターンの生成を行う。
テストパターン情報記憶部３６は、生成されたテストパターンの情報を記憶する。

故障シミュレーション部３７は、生成されたテストパターンを用いて、スタティック試験や高速試験などの故障シミュレーションを行う。そして、故障シミュレーション部３７は、用いたテストパターンによる故障検出率の評価を行い、期待値を含んだテストパターンをテストパターン情報記憶部３６に記憶する。

出力部３８は、期待値を含んだテストパターンの情報を出力する。出力部３８は、テストパターンの情報をディスプレイ２４ａに出力して表示させてもよいし、ＨＤＤ２３などの記憶装置に記憶して記憶させてもよい。また、出力部３８は、テストパターンの情報を、外部の装置に送信してもよい。

（スタティック試験におけるテストパターン生成）
図１３は、スタティック試験のテストパターンを生成する手順の一例を示すフローチャートである。

情報取得部３２は、設計情報記憶部３１から設計情報を読み込む（ステップＳ１０）。その後、クロックドメイン検出部３３やテストパターン生成部３５などの初期化が行われる（ステップＳ１１）。

次に、クロックドメイン検出部３３によるクロックドメインの検出が行われる（ステップＳ１２）。
テストパターン生成部３５は、対象回路への入力値と複数のクロック信号の印加順序を含むテストパターンを生成する（ステップＳ１３）。ここでテストパターン生成部３５は、試験対象の個々の領域に対して対象回路への入力値を送る第１の保持回路と、個々の領域からの出力を受ける第２の保持回路とが、複数のクロックドメインのうちの何れに属するかに基づいて、印加順序を変更／管理する。

故障シミュレーション部３７は、生成されたテストパターンを用いて、故障シミュレーションを行う（ステップＳ１４）。
テストパターン生成部３５は、検出対象の故障が残っているか否かを判定し（ステップＳ１５）、検出対象の故障が残っていると判定した場合、ステップＳ１３の処理を再び行う。

検出対象の故障が残っていないと判定された場合、出力部３８は、故障シミュレーションによって得られた期待値を含むテストパターンの情報を出力する（ステップＳ１６）。これにより、テストパターンの生成処理が終了する。

（クロックドメイン検出手順）
図１４は、クロックドメインの検出手順の一例を示すフローチャートである。
また、図１５は、クロックドメインの検出例を示す図である。図１５は、図８に示したＬＳＩ１３ａに対するクロックドメインの検出例が示されている。

クロックドメイン検出部３３は、１つのクロック端子を選択し、同端子からフォワードトレースを行い到達可能な保持回路（スキャンＦＦ部またはノンスキャンＦＦ部）を抽出する（ステップＳ２０）。たとえば、クロックドメイン検出部３３は、図１５に示したようなＬＳＩ１３ａにおいてクロック端子ＣＬＫＡを選択し、クロック端子ＣＬＫＡからフォワードトレースにより到達可能な、スキャンＦＦ部１４ｂ，１４ｆ、ノンスキャンＦＦ部１８を抽出する。

さらに、クロックドメイン検出部３３は、到達した保持回路から次段の保持回路までフォワードトレースする（ステップＳ２１）。たとえば、クロックドメイン検出部３３は、図１５に示したような、スキャンＦＦ部１４ｂからノンスキャンＦＦ部１８まで、ノンスキャンＦＦ部１８からスキャンＦＦ部１４ｆまで、フォワードトレース（図１５では“ｆ－ｔｒａｃｅ”）する。

その後、クロックドメイン検出部３３は、到達した保持回路から前段の保持回路までバックトレースを行う（ステップＳ２２）。たとえば、クロックドメイン検出部３３は、図１５に示したようなスキャンＦＦ部１４ｆからノンスキャンＦＦ部１８まで、ノンスキャンＦＦ部１８からスキャンＦＦ部１４ｂまで、バックトレース（図１５では“ｂ－ｔｒａｃｅ”）する。

クロックドメイン検出部３３は、フォワードトレースの領域に「送り」をマークし（ステップＳ２３）、バックトレースの領域に「受け」をマークする（ステップＳ２４）。より具体的には、「送り」のマークは、たとえば、フォワードトレースが始まる保持回路に含まれるＦＦのデータ入力端子に付与され、「受け」のマークは、たとえば、バックトレースが始まる保持回路に含まれるＦＦのデータ入力端子に付与される。

「送り」と「受け」は、それぞれ送り側と受け側のクロックドメインに印加されるクロック信号名により表現できる。たとえば、図１５において、領域１５ｂ，１５ｄに対する送り側と受け側のクロックドメインに印加されるクロック信号はともにクロック信号Ａであるため、（Ａ，Ａ）と表記される。このようなマークの結果が、クロックドメイン情報としてドメイン情報記憶部３４に記憶される。

その後、クロックドメイン検出部３３は、全てのクロック信号について処理済みであるか否かを判定する（ステップＳ２５）。クロックドメイン検出部３３は、全てのクロック信号について処理済みではないと判定した場合、ステップＳ２０からの処理を繰り返す。クロックドメイン検出部３３は、全てのクロック信号について処理済みであると判定した場合、クロックドメインの検出処理を終了する。

たとえば、図１５において、クロック端子ＣＬＫＢを選択して、ステップＳ２０～Ｓ２４までの処理が繰り返される。これによって、図１５に示すＬＳＩ１３ａの任意の領域に対する（送り、受け）は、（Ａ，Ａ）、（Ｂ，Ｂ）、（Ａ，Ｂ）、（Ｂ，Ａ）の４通りの何れかとなる。

（テストパターン生成手順）
図１６は、テストパターンの生成手順の一例を示すフローチャートである。図１６では、ＡＴＰＧ機能における含意処理の全体フローが示されている。

テストパターン生成部３５は、含意処理におけるイベント（あるクロック端子をＯＮするイベントなど）があるか否かを判定する（ステップＳ３０）。テストパターン生成部３５は、イベントがあると判定した場合、ステップＳ３１の処理を行い、イベントがないと判定した場合、テストパターン生成処理を終える。

ステップＳ３１の処理では、テストパターン生成部３５は、着目するイベントを取り出す。そして、テストパターン生成部３５は、そのイベントがクロック端子をＯＮするものであるか否かを判定する（ステップＳ３２）。

テストパターン生成部３５は、取り出したイベントがクロック端子をＯＮするものであると判定した場合、印加順序保存処理を行う（ステップＳ３３）。印加順序保存処理は、印加順序を、前述の図８に示したようなクロック印加順序情報として保存する処理である。ステップＳ３２の処理で、イベントがクロック端子をＯＮするものであると判定した場合、そのクロック端子に印加されるクロック信号名（図８の例ではＡまたはＢ）が印加順序に追加される。

ステップＳ３３の処理後、またはステップＳ３２の処理で、取り出したイベントがクロック端子をＯＮにするものではないと判定した場合、テストパターン生成部３５は、ゲート処理を行う（ステップＳ３４）。ゲート処理の手順については後述する。

ゲート処理後、テストパターン生成部３５が、故障を検出するための各保持回路への設定値に矛盾があるか否かを判定し、矛盾がないと判定した場合、ステップＳ３０からの処理を繰り返す。矛盾があると判定した場合、ＮＧとなりテストパターンの生成処理が終了する。

（ゲート処理手順）
図１７は、ゲート処理の手順の一例を示すフローチャートである。なお、図１７には、保持回路の一例であるフリップフロップ（ＦＦ）またはラッチ回路（Ｌａｔｃｈ）の、端子例（ＣＫ端子（クロック端子）、Ｄ端子（データ入力端子）、Ｑ端子（出力端子））が示されている。

テストパターン生成部３５は、イベントがクロック端子をＯＮするものであるか否かを判定する（ステップＳ４０）。イベントがクロック端子をＯＮするものであると判定した場合、テストパターン生成部３５は、ステップＳ４１の処理を行う。イベントがクロック端子をＯＮするものではないと判定した場合、テストパターン生成部３５は、ステップＳ４５の処理を行う。

ステップＳ４１の処理では、テストパターン生成部３５は、クロックドメインの認識を行う。テストパターン生成部３５は、Ｄ端子に対応するクロックドメイン情報を参照し、「送り」、「受け」のクロック信号を取得することでクロックドメインの認識を行う。

そして、テストパターン生成部３５は、「送り」と「受け」が同じであるか否かを判定する（ステップＳ４２）。テストパターン生成部３５は、「送り」と「受け」が同じであると判定した場合、ステップＳ４５の処理を行い、「送り」と「受け」が同じではないと判定した場合、ステップＳ４３の処理を行う。

ステップＳ４３の処理では、テストパターン生成部３５は、クロック印加順序情報を参照して、クロック印加順序が｛…、受け、…、送り、…｝であるか否かを判定する。より具体的には、テストパターン生成部３５は、図１５に示した領域１５ａ～１５ｆに対する（送り、受け）とクロック印加順序情報から、領域１５ａ～１５ｆのそれぞれについて、クロック印加順序が｛…、受け、…、送り、…｝となっているか判定する。これにより、ＯＮとされるクロック端子に印加されるクロック信号を印加順序に追加したときに、適切に故障を伝達できる印加順序になっているか否かが判定される。

たとえば、図８に示したように、（送り、受け）が（Ａ，Ｂ）である領域１５ｆについて、クロック印加順序が｛Ａ，Ｂ｝となる場合、クロック印加順序が｛…、受け、…、送り、…｝となっていないと判定される。

なお、｛…、受け、…、送り、…｝の表記は、着目する領域に対する「送り」または「受け」のクロック信号とは異なるクロック信号が、「…」の部分に含まれてよいことを示している。

テストパターン生成部３５は、クロック印加順序が｛…、受け、…、送り、…｝となっていると判定した場合、ステップＳ４５の処理を行い、クロック印加順序が｛…、受け、…、送り、…｝となっていないと判定した場合、ステップＳ４４の処理を行う。

ステップＳ４４の処理では、テストパターン生成部３５は、クロック印加順序が｛…、受け、…、送り、…｝となっていない領域に対する受け側の保持回路のＤ端子のステートを“Ｕ”（制御不能）とし、ステップＳ４５の処理を行う。

ステップＳ４５の処理では、テストパターン生成部３５は、保持回路の通常のゲート処理を行う。ステップＳ４５の処理では、テストパターン生成部３５は、テストパターンに含まれる対象回路への入力値をＤ端子に設定する。

これにより、ゲート処理が終了する。
このようなゲート処理により、テストパターンごとにクロック印加順序がチェックされ、故障を適切に伝搬できないクロック印加順序となっている場合には、そのテストパターンにおけるＤ端子でのキャプチャが無効とされる。

（クロック印加順序情報の詳細）
図１８は、クロック印加順序情報の詳細な例を示す図である。
クロック印加順序情報は、作成されるテストパターン数分の大きさの配列データである。配列の各要素には、クロック信号が印加されたクロック端子の端子名（図１８の例では“ＣｌｏｃｋＡ”、“ＣｌｏｃｋＢ”など）のリストが格納される。端子名は、印加順に格納される。なお、図８に示したように、クロック信号名（“Ａ”や“Ｂ”など）が配列の各要素に格納されるようにしてもよい。

（決定木を用いたクロック印加順序情報の更新例）
図１９は、決定木を用いたクロック印加順序情報の更新例を示す図である。図１９では、図８に示したテストパターンの生成例と同様の印加順序が、決定木を用いて決定される例が示されている。

まず、ノードｎ１の選択がクロック印加順序情報に追加される。ノードｎ１の選択は、パターンｐでクロック信号Ａ（端子名“ＣｌｏｃｋＡ”のクロック端子に印加されるクロック信号）を印加することに相当する。

次に、ノードｎ２の選択がクロック印加順序情報に追加される。ノードｎ２の選択は、パターンｐでクロック信号Ｂ（端子名“ＣｌｏｃｋＢ”のクロック端子に印加されるクロック信号）を印加することに相当する。

その後、図８に示したように、クロック信号Ａ，Ｂの印加順序の場合、適切に故障伝搬が行えないと判定されるため（探索の結果：ＮＧ）、ノードｎ２の選択（クロック信号Ｂを印加すること）が、クロック印加順序情報から削除される。

そして、ノードｎ２の次の選択がクロック印加順序情報に追加される。ノードｎ２の次の選択は、パターンｐ＋１でクロック信号Ｂを印加することに相当する。
（高速試験のテストパターンの生成）
高速試験（ａｔ－ｓｐｅｅｄ試験とも呼ばれる）は、フリップフロップやラッチ回路などの保持回路間の被測定パスの遅延故障を検出する試験である。以下では保持回路の一例として、フリップフロップまたはラッチ回路（ＦＦ／Ｌａｔｃｈと表記する）を用いた場合について説明する。

図２０は、高速試験の概要を示す図である。図２０では、ＦＦ／Ｌａｔｃｈ４０，４１の間の被測定パス（ＮＡＮＤ（否論理積）回路４２を含む）の遅延故障を検出する高速試験の例が示されている。

高速試験では、送り側と受け側の両方のＦＦ／Ｌａｔｃｈ４０，４１に同じ（同相の）クロック信号（実際に用いられるシステム周波数に近い周波数をもつ）のペアが印加される。図２０の例では、ＦＦ／Ｌａｔｃｈ４０のＱ端子から出力される、論理レベルがＬ（Low）レベルからＨ（High）レベルに立ち上がる信号は、被測定パスにおいて論理レベルがＨレベルからＬレベルに反転する。しかし、ＦＦ／Ｌａｔｃｈ４１に印加されるクロック信号の立ち上がりタイミングまでに、Ｄ端子において論理レベルの変化が検出されない場合、遅延故障が発生したものと判定される。

図８に示したようなＬＳＩ１３ａの例では、高速試験の対象となる領域は、クロック信号Ａが送り側と受け側の保持回路に印加される領域１５ｂ，１５ｄ、クロック信号Ｂが送り側と受け側の保持回路に印加される領域１５ａ，１５ｅである。

前述の（ａ）～（ｄ）の方式では、高速試験を行うに際し、以下の問題がある。
（ａ）単一クロック印加方式の問題
高速試験ではクロック信号がペアとなる違いがあるが、スタティック試験と同様に各クロック信号について試験を行うので、クロック信号数の増加に伴いＬＳＩの試験コストが増加する。

（ｂ）複数クロック印加方式（時間展開方式）の問題
高速試験ではクロック信号がペアとなる違いがあるが、スタティック試験と同様に各クロック信号についての時間展開が行われるため、クロック信号数の増加に伴い、展開する時間枠が増加し、故障検出条件を探す探索空間が増加する。これにより、扱う探索問題が複雑化する。

図２１は、高速試験時における時間展開例を示す図である。図２１には、前述のＬＳＩ１３（図２参照）が示されているが、スキャンイン動作とクロック信号Ａの印加が行われる送りの時間枠と、クロック信号Ａの印加とスキャンアウト動作が行われる受けの時間枠が示されている。送りの時間枠は、試験対象の回路領域にデータを送る時間の回路状態を表し、受けの時間枠は、試験対象の回路領域からデータを受ける時間の回路状態を表す。

たとえば、領域１５ｄ内のＮＡＮＤ回路１５ｄ１を含む被測定パスの遅延故障を検出する場合、送りの時間枠ではスキャンＦＦ部１４ｃ内のＦＦ／Ｌａｔｃｈに値＝１が設定される。そして、受けの時間枠では、被測定パスを経由したデータがスキャンＦＦ部１４ｆのＦＦ／Ｌａｔｃｈに取り込まれる。

（ｂ）の方式では、クロック信号ごとに、上記のような時間枠のペアを用いて回路状態が表現されるため、扱う探索問題はスタティック試験よりもさらに複雑化することになる。

（ｃ）複数クロック印加方式（クロック印加順序固定方式）の問題
高速試験では、たとえば、図５に示したようなＬＳＩ１３において、“Ａ→Ａ”、“Ｂ→Ｂ”といった送り側と受け側のクロックドメインに印加されるクロック信号が同じ（同相）の領域が試験対象となる。したがって、（ｃ）の方式における“Ａ→Ｂ”や“Ｂ→Ａ”といった渡り部分に関する判定基準は、高速試験における試験コストの増加や、テスト品質の低下といった問題に対する解決手段を提供するものではない。

（ｄ）クロック一本化、クロック供給・停止方式の問題
（ｄ）の方式は、クロック信号を一本化するため、時間展開が簡単になる。しかし、高速試験でも、複数のクロック信号の組み合わせでテストパターン生成した後、別の複数のクロック信号の組み合わせによる追加のテストパターンが必要なのはスタティック試験と同様である。このため、クロック信号数の増加に伴うテストパターンの追加による試験コストの増加の問題がある。

（時間枠再利用方式）
本実施の形態のテストパターン生成方法では、高速試験時において、以下のような方式（時間枠再利用方式という）が用いられる。

図２２は、時間枠再利用方式の例を示す図である。図２２には、前述のＬＳＩ１３（図２参照）が示されているが、スキャンイン動作とクロック信号の印加が行われる送りの時間枠と、クロック信号の印加とスキャンアウト動作が行われる受けの時間枠が示されている。

図２２の例では、最初に送りと受けのクロック信号をクロック信号Ａ、次の送りと受けのクロック信号をクロック信号Ｂとする高速試験のテストパターンの例が示されている。また、図２２の例では、クロック信号Ａの印加の際には、ＮＡＮＤ回路１５ｄ１を含む被測定パスを有する領域１５ｄが高速試験の対象となっている。また、クロック信号Ｂの印加の際には、ＮＡＮＤ回路１５ｅ１を含む被測定パスを有する領域１５ｅが高速試験の対象となっている。

本実施の形態のテストパターン生成方法では、たとえば、送りの時間枠と受けの時間枠のペアのそれぞれにおいてクロック信号Ａの印加が行われ、その後、クロック切替処理により、同じ時間枠ペアにおいてクロック信号Ｂの印加が行われる。つまり、前述の（ｂ）の方式とは異なり、クロック信号数が増えても、同じ時間枠ペアが再使用されるため、時間枠は増加しない。これにより、探索問題の複雑化を防ぐことができ、探索打ち切りによるテスト品質の低下を低減できる。

図２３は、高速試験のテストパターンを生成する手順の一例を示すフローチャートである。なお、図２３の手順には、図１３に示したスタティック試験における手順が内包されている。スタティック試験における処理と同様の処理については説明を省略する。

ステップＳ５０～Ｓ５２の処理は、図１３に示したステップＳ１０～Ｓ１２の処理と同じである。
ステップＳ５２の処理後、テストパターン生成部３５は、高速試験におけるクロック信号の印加順序を決定する（ステップＳ５３）。たとえば、テストパターン生成部３５は、複数のクロックドメインの情報と、遅延故障に関する故障情報とに基づいて、故障数の多い領域に対する送り側及び受け側のクロックドメインに印加されるクロック信号を優先するように印加順序を決定する。

次に、テストパターン生成部３５は、クロック切替処理を行う（ステップＳ５４）。ステップＳ５４の処理では、送りの時間枠と受けの時間枠において、印加するクロック信号を切り替えたときの回路状態の設定が行われる。回路状態の例や、クロック切替処理の手順の例については後述する。

ステップＳ５４の処理後、テストパターン生成部３５は、設定された回路状態で高速試験用のテストパターンを生成する（ステップＳ５５）。
ステップＳ５５の処理後、テストパターン生成部３５は、クロック切替準備処理を行う（ステップＳ５６）。ステップＳ５６の処理では、次に選択されるクロック信号のための初期化用回路状態の取得が行われる。クロック切替準備処理の手順の例については後述する。

ステップＳ５６の処理後、テストパターン生成部３５は、ステップＳ５４のクロック切替処理でまだ切替が行われていないクロック信号（残クロック）があるか否かを判定する（ステップＳ５７）。残クロックがあると判定された場合、ステップＳ５４からの処理が繰り返され、残クロックがないと判定された場合、ステップＳ５８の処理が行われる。

ステップＳ５８～Ｓ６０の処理は、図１３に示したステップＳ１４～Ｓ１６の処理と同じである。ただし、ステップＳ５９の処理で、残故障がありと判定された場合、ステップＳ５３からの処理が繰り返される。

（クロック切替処理の手順）
図２４は、クロック切替処理の手順の一例を示すフローチャートである。
テストパターン生成部３５は、送りの時間枠と受けの時間枠の回路状態を初期化する（ステップＳ７０）。

テストパターン生成部３５は、前述のステップＳ５３の処理で決定された印加順序に基づいて、送りの時間枠と受けの時間枠において、何れかのクロック信号が印加されるクロック端子を選択してＯＮする（ステップＳ７１）。

テストパターン生成部３５は、上記選択されたクロック端子に印加されるクロック信号を用いて高速試験を行うための回路状態を設定する（ステップＳ７２）。ステップＳ７２の処理では、テストパターン生成部３５は、以前のクロック信号の印加により設定される回路状態のうち、今回のクロック信号の印加時に設定可能な回路状態を取得し、回路状態の設定を行う。回路状態は、たとえば、保持回路（前述のＦＦ部に含まれるＦＦ／Ｌａｔｃｈなど）の送り“ｓ”と受け“ｒ”の値である。

以上で、クロック切替処理が終了する。
（クロック切替準備処理の手順）
図２５は、クロック切替準備処理の手順の一例を示すフローチャートである。

テストパターン生成部３５は、未使用のＦＦ／Ｌａｔｃｈのクロック端子をＯＦＦに設定し（ステップＳ８０）し、次の印加順のクロック信号を印加する際に用いる回路状態の取得を行う（ステップＳ８１）。

以上で、クロック切替準備処理が終了する。
図２６は、回路状態の取得処理の手順の一例を示すフローチャートである。図２６には、上記ステップＳ８１の処理の手順の一例が示されている。

テストパターン生成部３５は、保持回路（ＦＦ／Ｌａｔｃｈなど）ごとに以下の処理を行う。
まず、テストパターン生成部３５は、クロックドメイン情報に基づいて、保持回路に印加されるクロック信号を特定する（ステップＳ９０）。

そして、テストパターン生成部３５は、クロック信号の種別を判定する（ステップＳ９１）。ステップＳ９１の処理では、特定したクロック信号が、ステップＳ５４の処理で切り替えられる前のクロック信号であるか、切り替えられた後のクロック信号であるか、今後切り替えられる予定のクロック信号であるかが判定される。以下、切り替えられる前のクロック信号を過去のクロック、切り替えられた後のクロック信号を現在のクロック、今後切り替えられる予定のクロック信号を未来のクロックという。

特定したクロック信号を過去のクロックと判定した場合、テストパターン生成部３５は、ステップＳ９２の処理を行う。ステップＳ９２の処理では、テストパターン生成部３５は、送りの時間枠における保持回路の出力値（送り．ｑ）が決定しているとき、テストパターン生成部３５は、送り．ｑを、次のクロック信号を印加する際に用いる回路状態（送り、送り）として取得する。送りの時間枠において保持回路の出力値であるｑが決まっているならば、その保持回路の状態は更新されることはないので、このように、次のクロック信号で設定する回路状態として取得される。（送り、送り）は、送りの時間枠と受けの時間枠の両方においてその保持回路の出力値として、送り．ｑと同じ値が設定される回路状態を示す。

特定したクロック信号を現在のクロックと判定した場合、テストパターン生成部３５は、ステップＳ９３の処理を行う。ステップＳ９３の処理では、テストパターン生成部３５は、受けの時間枠において保持回路の出力値（受け．ｑ）が決定しているとき、テストパターン生成部３５は、受け．ｑを、次のクロック信号を印加する際に用いる回路状態（受け、受け）として取得する。（受け、受け）は、送りの時間枠と受けの時間枠の両方においてその保持回路の出力値として、受け．ｑと同じ値が設定される回路状態を示す。また、テストパターン生成部３５は、受けの時間枠において保持回路の出力値（受け．ｑ）が未定であり、かつ、クロック端子≠ＯＦＦのとき、次のクロック信号を印加する際に用いる回路状態を（Ｕ、Ｕ）として取得する。（Ｕ、Ｕ）は、送りの時間枠と受けの時間枠の両方においてその保持回路の出力値として設定される回路状態が制御不能であることを示す。

特定したクロック信号を未来のクロックと判定した場合、送りの時間枠において保持回路の出力値（送り．ｑ）が決定しているとき、テストパターン生成部３５は、送り．ｑを、次のクロック信号を印加する際に用いる回路状態（送り、＿）として取得する（ステップＳ９４）。（送り、＿）は、送りの時間枠においてその保持回路の出力値として、送り．ｑと同じ値が設定される回路状態を示す。

ステップＳ９２～Ｓ９４の処理後、テストパターン生成部３５は、残りの保持回路があるか否かを判定する（ステップＳ９５）。
テストパターン生成部３５は、残りの保持回路があると判定した場合、ステップＳ９０からの処理を繰り返し、残りの保持回路がないと判定した場合、回路状態の取得処理を終える。

図２７及び図２８は、回路状態の取得及び設定処理の例を示す図である。なお、図２７、図２８では、図８に示したＬＳＩ１３ａとほぼ同様のＬＳＩについての回路状態の取得及び設定処理の例が示されている。ただし、説明の便宜上、スキャンＦＦ部１４ｄについては、クロック信号Ｂではなく、クロック信号Ａで動作するものとしている。

図２７では、｛送りの時間枠のクロック信号、受けの時間枠のクロック信号｝を、｛Ａ，Ａ｝、｛Ｂ，Ｂ｝の印加順序としたテストパターンを生成する場合の例が示されている。図２７の左側には、クロック信号Ａによるテストパターン生成後の、前述の図２３のステップＳ５６のクロック切替準備処理における回路状態の取得の様子が示されている。また、図２７の右側には、クロック信号Ｂによるテストパターン生成前の、前述の図２３のステップＳ５４のクロック切替処理における回路状態の設定の様子が示されている。

図２７の左側に示されているように、受けの時間枠において、現在のクロックであるクロック信号Ａによって動作するノンスキャンＦＦ部１８の回路状態が、ｑ＝１やｑ＝０と決定されている。このような回路状態は、次のクロック信号Ｂの印加によっては更新されない。そのため、このような回路状態は、図２７の右側に示されているように、クロック信号Ｂのテストパターン生成の際の送りの時間枠及び受けの時間枠における初期値として取得され、設定される。このような取得処理は、図２６のステップＳ９３の処理の受け．ｑが決定している場合の回路状態の取得の処理に対応する。

一方、図２７の左側に示されているように、受けの時間枠において、クロック信号Ａによって動作するスキャンＦＦ部１４ｄの回路状態が、ｑ＝ｘ（未決定）と決定していない。このような回路状態では、次のクロック信号Ｂの印加によって、スキャンＦＦ部１４ｄの出力値であるｑの値は０になるか１になるかが不明である。そのため、このような回路状態は、図２７の右側に示されているように、クロック信号Ｂのテストパターン生成の際の送りの時間枠及び受けの時間枠において、受け．ｑ＝Ｕ（制御不能）して取得され、設定される。このような取得処理は、図２６のステップＳ９３の処理の受け．ｑが未定で、かつクロック端子≠ＯＦＦの場合の回路状態の取得の処理に対応する。

さらに、図２７の左側に示されているように、送りの時間枠において、未来のクロックであるクロック信号Ｂによって動作するスキャンＦＦ部１４ａの回路状態が、ｑ＝１と決定されている。このような回路状態は、次に印加されるクロック信号Ｂの影響を受ける前の入力値（スキャンイン値）によるものである。そのため、このような回路状態は、図２７の右側に示されているように、クロック信号Ｂのテストパターン生成の際の送りの時間枠における初期値として取得され、設定される。このような取得処理は、図２６のステップＳ９４の処理に対応する。

図２８では、｛Ａ，Ａ｝、｛Ｂ，Ｂ｝の後に、クロック信号Ｘが送りの時間枠と受けの時間枠において印加されるテストパターンを生成する場合の例が示されている。なお、図２８の例ではクロック信号Ａ，Ｂしか印加されないため、実際にはクロック信号Ｘは印加されないが、説明の都合上、このようなクロック信号Ｘが仮定されている。

図２８の左側には、クロック信号Ｂによるテストパターン生成後の、前述の図２３のステップＳ５６のクロック切替準備処理における回路状態の取得の様子が示されている。また、図２８の右側には、クロック信号Ｘによるテストパターン生成前の、前述の図２３のステップＳ５４のクロック切替処理における回路状態の設定の様子が示されている。

図２８の左側に示されているように、送りの時間枠において、過去のクロックであるクロック信号Ａによって動作するノンスキャンＦＦ部１８とスキャンＦＦ部１４ｄの回路状態が、ｑ＝１、ｑ＝０、ｑ＝Ｕと決定されている。このような回路状態は、以降のクロック信号Ｘの印加では更新されない。そのため、このような回路状態は、図２８の右側に示されているように、クロック信号Ｘのテストパターン生成の際の送りの時間枠及び受けの時間枠における初期値として取得され、設定される。このような取得処理は、図２６のステップＳ９２の処理に対応する。

以上のように、第２の実施の形態のテストパターン生成装置２０によれば、第１の実施の形態のテストパターン生成装置１０と同様に、より一層の多機能化によりクロック信号数が増えてもスタティック試験における試験コストを低減できる。また、（ｂ）の方式に見られるようなテスト品質の低下を低減できる。

さらに、第２の実施の形態のテストパターン生成装置２０によれば、試験対象の回路領域に対してデータを送る時間のＬＳＩの回路状態を表す送りの時間枠と、回路領域からデータを受ける時間のＬＳＩの回路状態を表す受けの時間枠を用いて、テストパターンが生成される。この際に、所定の順序で使用するクロック信号が切り替えられるとともに、切替前のクロック信号による動作の結果に基づいて、切替後のクロック信号を印加する際の、送りの時間枠または受けの時間枠の回路状態が設定される（図２７、図２８参照）。つまり、クロック信号が変わっても時間枠のペアが再利用される。このような時間枠再利用方式を用いることで、高速試験における試験コストの低減効果や、テスト品質の低減効果が得られる。

なお、上記の各フローチャートで示した処理の順序は一例であり、適宜処理の順序を入れ替えてもよい。
なお、前述のように、上記の処理内容は、テストパターン生成装置１０，２０にプログラム（テストパターン生成プログラム）を実行させることで実現できる。

プログラムは、コンピュータ読み取り可能な記録媒体（たとえば、記録媒体２６ａ）に記録しておくことができる。記録媒体として、たとえば、磁気ディスク、光ディスク、光磁気ディスク、半導体メモリなどを使用できる。磁気ディスクには、ＦＤ及びＨＤＤが含まれる。光ディスクには、ＣＤ、ＣＤ－Ｒ（Recordable）／ＲＷ（Rewritable）、ＤＶＤ及びＤＶＤ－Ｒ／ＲＷが含まれる。プログラムは、可搬型の記録媒体に記録されて配布されることがある。その場合、可搬型の記録媒体から他の記録媒体（たとえば、ＨＤＤ２３）にプログラムをコピーして実行してもよい。

以上、実施の形態に基づき、本発明のテストパターン生成プログラム、テストパターン生成装置及びテストパターン生成方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１０ テストパターン生成装置
１１ 記憶部
１１ａ 設計情報（回路モデル）
１１ｂ テストパターン情報
１２ 処理部

Claims (8)

1. コンピュータに、
   半導体集積回路の設計情報に基づいて、複数のクロック信号の何れかにしたがってそれぞれ動作する複数のクロックドメインを検出し、
   前記複数のクロック信号の印加順序と第１の対象回路への第１の入力値とを含むテストパターンを生成する際に、第１の回路領域に対して前記第１の入力値または前記第１の対象回路からの第１の応答値を送る第１の保持回路と、前記第１の応答値を受ける第２の保持回路とが、前記複数のクロックドメインのうちの何れに属するかに基づいて、前記印加順序を変更し、
   前記テストパターンの情報を出力する、
   処理を実行させるテストパターン生成プログラム。
2. 前記第１の保持回路に印加される第１のクロック信号の次に、前記第２の保持回路に印加される第２のクロック信号が印加されるように前記印加順序が設定された場合、前記テストパターンにおいて、前記第２のクロック信号を印加する設定を削除することで、前記印加順序を変更する、
   処理を前記コンピュータに実行させる請求項１に記載のテストパターン生成プログラム。
3. 前記第２のクロック信号を印加する前記設定を削除する場合、前記第２の保持回路による前記第１の応答値の取り込みを無効にし、
   前記第１の回路領域とは異なる第２の回路領域に対して前記テストパターンに含まれる第２の対象回路への第２の入力値を送る第３の保持回路と、前記第２の回路領域の前記第２の対象回路からの第２の応答値を受ける第４の保持回路とが、同じクロックドメインに属する場合、前記第３の保持回路及び前記第４の保持回路に印加される第３のクロック信号を、前記第１のクロック信号の次に印加するように前記印加順序を変更する、
   処理を前記コンピュータに実行させる請求項２に記載のテストパターン生成プログラム。
4. 前記第１の保持回路または前記第２の保持回路の一方は、シリアルに接続された複数のスキャンフリップフロップのうちの１つであり、前記第１の保持回路または前記第２の保持回路の他方は、前記複数のスキャンフリップフロップに含まれない保持回路である、請求項１に記載のテストパターン生成プログラム。
5. 試験対象の回路領域に対してデータを送る時間の前記半導体集積回路の第１の回路状態を表す第１の時間枠と、前記回路領域からデータを受ける時間の前記半導体集積回路の第２の回路状態を表す第２の時間枠を用いて、前記半導体集積回路の高速試験の前記テストパターンを生成する際に、
   所定の順序で前記複数のクロック信号のうち使用するクロック信号を切り替えるとともに、切替前のクロック信号による前記半導体集積回路の動作の結果に基づいて、切替後のクロック信号を印加する際の、前記第１の回路状態または前記第２の回路状態を設定する、
   処理を前記コンピュータに実行させる請求項１に記載のテストパターン生成プログラム。
6. 前記第１の回路状態と前記第２の回路状態は、前記第１の保持回路または前記第２の保持回路の出力値である、請求項５に記載のテストパターン生成プログラム。
7. 半導体集積回路の設計情報を記憶する記憶部と、
   前記設計情報に基づいて、複数のクロック信号の何れかにしたがってそれぞれ動作する複数のクロックドメインを検出し、前記複数のクロック信号の印加順序と第１の対象回路への第１の入力値とを含むテストパターンを生成する際に、第１の回路領域に対して前記第１の入力値または前記第１の対象回路からの第１の応答値を送る第１の保持回路と、前記第１の応答値を受ける第２の保持回路とが、前記複数のクロックドメインのうちの何れに属するかに基づいて、前記印加順序を変更し、前記テストパターンの情報を出力する処理部と、
   を有するテストパターン生成装置。
8. コンピュータが、
   半導体集積回路の設計情報に基づいて、複数のクロック信号の何れかにしたがってそれぞれ動作する複数のクロックドメインを検出し、
   前記複数のクロック信号の印加順序と第１の対象回路への第１の入力値とを含むテストパターンを生成する際に、第１の回路領域に対して前記第１の入力値または前記第１の対象回路からの第１の応答値を送る第１の保持回路と、前記第１の応答値を受ける第２の保持回路とが、前記複数のクロックドメインのうちの何れに属するかに基づいて、前記印加順序を変更し、
   前記テストパターンの情報を出力する、
   テストパターン生成方法。

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