JPH04195639A - 多重プロセッサシステム及びその出力管理方法 - Google Patents
多重プロセッサシステム及びその出力管理方法Info
- Publication number
- JPH04195639A JPH04195639A JP2331377A JP33137790A JPH04195639A JP H04195639 A JPH04195639 A JP H04195639A JP 2331377 A JP2331377 A JP 2331377A JP 33137790 A JP33137790 A JP 33137790A JP H04195639 A JPH04195639 A JP H04195639A
- Authority
- JP
- Japan
- Prior art keywords
- output
- processor
- processors
- outputs
- trouble
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title description 3
- 238000009499 grossing Methods 0.000 claims abstract description 9
- 239000000872 buffer Substances 0.000 claims description 13
- 238000007726 management method Methods 0.000 claims description 9
- 230000002159 abnormal effect Effects 0.000 abstract description 2
- 235000020004 porter Nutrition 0.000 description 13
- 238000004891 communication Methods 0.000 description 8
- 238000011144 upstream manufacturing Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- RZVHIXYEVGDQDX-UHFFFAOYSA-N 9,10-anthraquinone Chemical compound C1=CC=C2C(=O)C3=CC=CC=C3C(=O)C2=C1 RZVHIXYEVGDQDX-UHFFFAOYSA-N 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/187—Voting techniques
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多重化により冗長性を持たせた多重プロセッ
サシステム及びその出力管理方法に関する。
サシステム及びその出力管理方法に関する。
従来、高度な信顛性を要求されるコンピュータシステム
、例えば航空機の飛行制御用コンピュータシステムにお
いては、複数のプロセッサを並列に設けて同一目的の処
理を実行させ、例えば１つのプロセッサに故障が発生し
た場合には他の正常なプロセッサの出力を利用し、シス
テム全体の機能を停止させないような出力管理が行われ
ている。
、例えば航空機の飛行制御用コンピュータシステムにお
いては、複数のプロセッサを並列に設けて同一目的の処
理を実行させ、例えば１つのプロセッサに故障が発生し
た場合には他の正常なプロセッサの出力を利用し、シス
テム全体の機能を停止させないような出力管理が行われ
ている。
また、このように多重化によって冗長性を持たせた多重
プロセッサシステムでは、ソフトウェアやプロセッサハ
ードウェアに通常の検査では発見できないような潜在的
バグ又は欠陥等が含まれる場合を考慮して、複数のプロ
セッサを各々異種類のもので構成し、これらに独立した
異なるソフトウェアを採用するというような工夫がされ
ている。
プロセッサシステムでは、ソフトウェアやプロセッサハ
ードウェアに通常の検査では発見できないような潜在的
バグ又は欠陥等が含まれる場合を考慮して、複数のプロ
セッサを各々異種類のもので構成し、これらに独立した
異なるソフトウェアを採用するというような工夫がされ
ている。
さらに、システムの入力側における信顛性を高めるべく
、上流側コンピュータやセンサ等を多重化するようなこ
とも試みられている。
、上流側コンピュータやセンサ等を多重化するようなこ
とも試みられている。
しかしながら、このような従来の多重プロセッサシステ
ム及びその出力管理方法にあっては、上流側コンピュー
タ等から各プロセッサへの入力が非同期でそのデータも
完全には一致しないにも拘らず、各々独立した異種のハ
ードウェア及びソフトウェアを使用してこれらの入力を
処理していたため、各プロセッサの出力の同期性が更に
低下してしまい、各プロセッサ出力のばらつきや変動が
大きくなっていた。このため、多重プロセッサシステム
の出力管理に際して、自然にばらついた各プロセッサ出
力を相互に比較するのが容易でなく、このように自然に
ばらついた出力をデータネ一致と判断することにより故
障でもないのに誤って故障と判定するおそれがあった。
ム及びその出力管理方法にあっては、上流側コンピュー
タ等から各プロセッサへの入力が非同期でそのデータも
完全には一致しないにも拘らず、各々独立した異種のハ
ードウェア及びソフトウェアを使用してこれらの入力を
処理していたため、各プロセッサの出力の同期性が更に
低下してしまい、各プロセッサ出力のばらつきや変動が
大きくなっていた。このため、多重プロセッサシステム
の出力管理に際して、自然にばらついた各プロセッサ出
力を相互に比較するのが容易でなく、このように自然に
ばらついた出力をデータネ一致と判断することにより故
障でもないのに誤って故障と判定するおそれがあった。
そこで、本発明は、自然なばらつきを誤ってデータネ一
致と判断するのを防止し、故障判定の信頼性を向上させ
ることを目的としている。
致と判断するのを防止し、故障判定の信頼性を向上させ
ることを目的としている。
上記目的達成のため、請求項１記載の発明は、複数のプ
ロセッサを含んだ多重ブロセノサシステムテあって、各
プロセッサの出力を平滑処理するディジタルフィルタお
よび該ディジタルフィルタによって平滑処理された出力
データを比較する比較器を有し、多数決原理によって各
プロセッサ系の故障の有無を判定する故障判定手段と、
故障判定手段の判定結果と所定の優先順位に基づき、故
障がなく優先順位の高いプロセッサ系の出力を選択して
、該出力をシステム出力として出力させる選択出力手段
とを備えたことを特徴とするものであり、 請求項２記
載の発明は、前記各プロセッサと前記ディジタルフィル
タの間、および、前記各プロセッサと前記選択出力手段
の間に、各プロセッサの出力を蓄積するバッファを設け
たことを特徴とするものである。
ロセッサを含んだ多重ブロセノサシステムテあって、各
プロセッサの出力を平滑処理するディジタルフィルタお
よび該ディジタルフィルタによって平滑処理された出力
データを比較する比較器を有し、多数決原理によって各
プロセッサ系の故障の有無を判定する故障判定手段と、
故障判定手段の判定結果と所定の優先順位に基づき、故
障がなく優先順位の高いプロセッサ系の出力を選択して
、該出力をシステム出力として出力させる選択出力手段
とを備えたことを特徴とするものであり、 請求項２記
載の発明は、前記各プロセッサと前記ディジタルフィル
タの間、および、前記各プロセッサと前記選択出力手段
の間に、各プロセッサの出力を蓄積するバッファを設け
たことを特徴とするものである。
また、上記目的達成のため、請求項３記載の発明は、複
数のプロセッサを含んだ多重プロセッサシステムにおけ
る出力管理方法であって、各プロセッサの出力をディジ
タルフィルタにより平滑処理し、該平滑処理した出力デ
ータを比較して多数決原理により各プロセッサ系の故障
の有無を判定するとともに、該故障判定の結果と予め設
定した所定の優先順位とに基づき、故障がなく優先順位
の高いプロセッサ系の出力を選択してシステム出力とす
ることを特徴とするものであり、請求項４記載の発明は
、前記ディジタルフィルタによる平滑処理および選択出
力手段による選択出力に先立って、各プロセッサからの
出力をハ・２フアに蓄積することを特徴とするものであ
る。
数のプロセッサを含んだ多重プロセッサシステムにおけ
る出力管理方法であって、各プロセッサの出力をディジ
タルフィルタにより平滑処理し、該平滑処理した出力デ
ータを比較して多数決原理により各プロセッサ系の故障
の有無を判定するとともに、該故障判定の結果と予め設
定した所定の優先順位とに基づき、故障がなく優先順位
の高いプロセッサ系の出力を選択してシステム出力とす
ることを特徴とするものであり、請求項４記載の発明は
、前記ディジタルフィルタによる平滑処理および選択出
力手段による選択出力に先立って、各プロセッサからの
出力をハ・２フアに蓄積することを特徴とするものであ
る。
請求項１．３記載の発明では、各プロセッサの出力がデ
ィジタルフィルタにより平滑処理されて比較され、多数
決原理により各プロセッサ系の故障の有無が判定される
一方、該故障判定の結果と予め設定した所定の優先順位
とに基づいて、故障がなく優先順位の高いプロセッサ系
の出力が選択されてそのままシステム出力として出力さ
れる。
ィジタルフィルタにより平滑処理されて比較され、多数
決原理により各プロセッサ系の故障の有無が判定される
一方、該故障判定の結果と予め設定した所定の優先順位
とに基づいて、故障がなく優先順位の高いプロセッサ系
の出力が選択されてそのままシステム出力として出力さ
れる。
したがって、各プロセッサ出力を比較する際、平滑処理
された各プロセッサ出力のばらつきが極小になり、自然
なばらつきを誤ってデータネ一致と判断するのが防止さ
れる。
された各プロセッサ出力のばらつきが極小になり、自然
なばらつきを誤ってデータネ一致と判断するのが防止さ
れる。
また、請求項２．４記載の発明では、ディジタルフィル
タによる平滑処理と、選択出力手段による選択出力とに
先立って、各プロセッサからの出力がバッファに蓄積さ
れる。したがって、各プロセッサ出力の非同期性をバッ
ファにより吸収し、故障判定の信顛性をより向上させる
ことができる。
タによる平滑処理と、選択出力手段による選択出力とに
先立って、各プロセッサからの出力がバッファに蓄積さ
れる。したがって、各プロセッサ出力の非同期性をバッ
ファにより吸収し、故障判定の信顛性をより向上させる
ことができる。
以下、本発明を図面に基づいて説明する。
第１．２図は本発明に係る多重プロセッサシステムの一
実施例を示す図である。
実施例を示す図である。
まず、そのシステムの構成を説明する。
このシステムは、第１図に示すように、冗長性を持たせ
るために複数かつ例えば異種類のマイクロプロセッサ１
１．１２．１３を含んだ多重プロセッサシステムである
。この多重プロセッサシステムの入力側、つまり各プロ
セッサ１１〜１３に信号を送る上流側コンピュータやセ
ンサ等（図示じていない）も、システム全体の信転性向
上のため多重化されている。各マイクロプロセッサ１１
〜１３は通信ターミナル１４．１５．１６に接続してい
る。これら通信ターミナル１４〜１６はそれぞ通信ハス
に結合されていて、上述した上流側コンピュータ又はセ
ンサ等から通信バスに送られたデータをマイクロプロセ
ッサ１１〜１３に入力させる。各マイクロプロセッサ１
１〜１３は、それぞれ１つのハスラインから取り込んだ
データを個々に異なる所定のプログラムに従って演算処
理し、結果的に同一目的の演算を実行するようになって
おり、出力データの信転性の面で例えば１１．１２．１
３の順で各プロセッサ系に優先順位がつけられている。
るために複数かつ例えば異種類のマイクロプロセッサ１
１．１２．１３を含んだ多重プロセッサシステムである
。この多重プロセッサシステムの入力側、つまり各プロ
セッサ１１〜１３に信号を送る上流側コンピュータやセ
ンサ等（図示じていない）も、システム全体の信転性向
上のため多重化されている。各マイクロプロセッサ１１
〜１３は通信ターミナル１４．１５．１６に接続してい
る。これら通信ターミナル１４〜１６はそれぞ通信ハス
に結合されていて、上述した上流側コンピュータ又はセ
ンサ等から通信バスに送られたデータをマイクロプロセ
ッサ１１〜１３に入力させる。各マイクロプロセッサ１
１〜１３は、それぞれ１つのハスラインから取り込んだ
データを個々に異なる所定のプログラムに従って演算処
理し、結果的に同一目的の演算を実行するようになって
おり、出力データの信転性の面で例えば１１．１２．１
３の順で各プロセッサ系に優先順位がつけられている。
これらプロセッサ１１〜１３の出力は、それぞれバッフ
ァ１７．１８．１９に入力されて保持（蓄積）され、移
動平均フィルタ等のディジタルフィルタ２１．２２．２
３に取り込まれて平滑処理される一方、平滑処理される
ことなくそのままセレクタ・アンド・スイッチ２４に入
力される。ディジタルフィルタ２１〜２３は、それぞれ
取り込んだデータをならすよう平滑処理し、この処理を
したデータを所定のタイミングでポーター２５に出力す
る。ポーター２５は、ディジタルフィルタ２１〜２３に
よって平滑処理された出力データを比較し、その結果に
基づく多数決原理によって各プロセッサ１１〜１３の出
力の異常、つまり各プロセッサ系の故障の有無を判定し
てその判定結果をセレクタ・アンド・スイッチ２４に与
える故障判定手段である。
ァ１７．１８．１９に入力されて保持（蓄積）され、移
動平均フィルタ等のディジタルフィルタ２１．２２．２
３に取り込まれて平滑処理される一方、平滑処理される
ことなくそのままセレクタ・アンド・スイッチ２４に入
力される。ディジタルフィルタ２１〜２３は、それぞれ
取り込んだデータをならすよう平滑処理し、この処理を
したデータを所定のタイミングでポーター２５に出力す
る。ポーター２５は、ディジタルフィルタ２１〜２３に
よって平滑処理された出力データを比較し、その結果に
基づく多数決原理によって各プロセッサ１１〜１３の出
力の異常、つまり各プロセッサ系の故障の有無を判定し
てその判定結果をセレクタ・アンド・スイッチ２４に与
える故障判定手段である。
セレクタ・アンド・スイッチ２４は、ポーター２５の判
定結果と予め設定された所定のプロセッサ１１〜１３の
優先Ｉ＠位とに基づき、故障がなく優先順位の高いプロ
セッサ１１〜１３の出力を選択して、システム出力とし
て出力する選択出力手段となっている。 また、ここで
の多数決原理とは、仮にマイクロプロセッサ１１−１３
の出力が、ディジタルフィルタ２１〜２３による平滑処
理の後に第１表のようになった場合、所定の上位ビット
、例えば上位６ビツトを比較して、マイクロプロセッサ
１１（＃１）が他と一致せず、マイクロプロセッサ１２
．１３（＃２、＃３）が一致していることから、多数決
をとってマイクロプロセッサ１１（＃１）の出力が間違
いであると判定することをいう。
定結果と予め設定された所定のプロセッサ１１〜１３の
優先Ｉ＠位とに基づき、故障がなく優先順位の高いプロ
セッサ１１〜１３の出力を選択して、システム出力とし
て出力する選択出力手段となっている。 また、ここで
の多数決原理とは、仮にマイクロプロセッサ１１−１３
の出力が、ディジタルフィルタ２１〜２３による平滑処
理の後に第１表のようになった場合、所定の上位ビット
、例えば上位６ビツトを比較して、マイクロプロセッサ
１１（＃１）が他と一致せず、マイクロプロセッサ１２
．１３（＃２、＃３）が一致していることから、多数決
をとってマイクロプロセッサ１１（＃１）の出力が間違
いであると判定することをいう。
第１表
また、ここでの判定はマイクロプロセッサ１１〜１３出
力の通常の或は自然なばらつきを排除する意味から所定
ピント（下位２ビツト）を無視して行なうようにしてい
る。すなわち、各プロセッサ１１〜１３出力が通常のば
らつき範囲内にあるときは、プロセッサ１１〜１３の比
較値が一致であると判断されるように、比較するビット
を上位所定ビット（６ビツト）に設定している。例えば
、上位６ビツトの比較によっては一致するものがない（
多数決を採れない）ような事態が想定される場合は、適
当なロジック回路（シーケンス回路）を判定回路に組み
入れることにより、第２表に示すような上位５ビツトの
比較を行い、更には、第３表に示すように上位４ピント
で比較するというようなことができる。
力の通常の或は自然なばらつきを排除する意味から所定
ピント（下位２ビツト）を無視して行なうようにしてい
る。すなわち、各プロセッサ１１〜１３出力が通常のば
らつき範囲内にあるときは、プロセッサ１１〜１３の比
較値が一致であると判断されるように、比較するビット
を上位所定ビット（６ビツト）に設定している。例えば
、上位６ビツトの比較によっては一致するものがない（
多数決を採れない）ような事態が想定される場合は、適
当なロジック回路（シーケンス回路）を判定回路に組み
入れることにより、第２表に示すような上位５ビツトの
比較を行い、更には、第３表に示すように上位４ピント
で比較するというようなことができる。
第２表
第３表
また、バッファ１７．１８．１９へのデータの書込み中
にフィルタ計算やボーティング（故障判定）することが
ないように、例えばこれらを含むチップの制御信号によ
り、ディジタルフィルタ２１〜２３とポーター２５をタ
イミング制御することができる。
にフィルタ計算やボーティング（故障判定）することが
ないように、例えばこれらを含むチップの制御信号によ
り、ディジタルフィルタ２１〜２３とポーター２５をタ
イミング制御することができる。
本発明によるこのような冗長管理回路は、ソフトウェア
を使わないハードウェアディジタル回路にて構成可能で
あるので、本実施例においては、各プロセッサ１１〜１
３の出力以降の回路、すなわち、バッファ１７〜１９、
ディジタルフィルタ２１〜２３、セレクタ・アンド・ス
イッチ２４、ポーター２５等は、すべてハードウェアデ
ィジタル回路で構成し、冗長管理そのものの信鎖性向上
を図っている。
を使わないハードウェアディジタル回路にて構成可能で
あるので、本実施例においては、各プロセッサ１１〜１
３の出力以降の回路、すなわち、バッファ１７〜１９、
ディジタルフィルタ２１〜２３、セレクタ・アンド・ス
イッチ２４、ポーター２５等は、すべてハードウェアデ
ィジタル回路で構成し、冗長管理そのものの信鎖性向上
を図っている。
次に、その作用と共に本発明に係る多重プロセッサシス
テムの出力管理方法について説明する。
テムの出力管理方法について説明する。
上流側コンピュータやセンサ（ここでは、これらが夫々
多重化されているものとする）から通信バスにデータが
転送される。これらのデータは基本的には同一であるが
上流側コンピュータ又はセンサの違い等によって微妙に
同期性がなく、データも僅かながらばらついていると考
えられる。したがって、通信ターミナル１４〜１６から
マイクロプロセッサ１１〜１３への入力は僅かながらば
らつきがあり、各プロセッサ１１〜１３の出力は完全な
同期性はなく、自然なばらつきを含んだものとなる。
多重化されているものとする）から通信バスにデータが
転送される。これらのデータは基本的には同一であるが
上流側コンピュータ又はセンサの違い等によって微妙に
同期性がなく、データも僅かながらばらついていると考
えられる。したがって、通信ターミナル１４〜１６から
マイクロプロセッサ１１〜１３への入力は僅かながらば
らつきがあり、各プロセッサ１１〜１３の出力は完全な
同期性はなく、自然なばらつきを含んだものとなる。
本実施例では、このようなマイクロブロセ・７す１１〜
１３の出力を、まず、ハ゛ツファ１７．１８．１９に保
持させ、その保持データをディジタルフィルタ２１〜２
３によって平滑処理する。したがって、ディジタルフィ
ルタ２１．２２．２３により、例えば一定時間内のデー
タが平均化され、データの自然なばらつきが緩和される
。また、各マイクロプロセッサ１１〜１３の出力とバッ
ファ１７．１８．１９の保持データとは、例えば第２図
に示すような関係になり、マイクロプロセッサ１１〜１
３の出力タイミングのばらつきが影響しないタイミング
Ｔでフィルタ計算とポーター２５によるボーティングが
行われる。すなわち、ディジタルフィルタ２１．２２．
２３による平滑処理と、セレクタ・アンド・スイッチ２
４による選択出力とに先立って、各マイクロプロセッサ
１１．１２．１３からの出力がバッファ１７．１８．１
９に蓄積され、各プロセッサ出力の非同期性がバッファ
１７．１８．１９により吸収される。この結果、ポータ
ー２５によるデータ比較が可能になる。
１３の出力を、まず、ハ゛ツファ１７．１８．１９に保
持させ、その保持データをディジタルフィルタ２１〜２
３によって平滑処理する。したがって、ディジタルフィ
ルタ２１．２２．２３により、例えば一定時間内のデー
タが平均化され、データの自然なばらつきが緩和される
。また、各マイクロプロセッサ１１〜１３の出力とバッ
ファ１７．１８．１９の保持データとは、例えば第２図
に示すような関係になり、マイクロプロセッサ１１〜１
３の出力タイミングのばらつきが影響しないタイミング
Ｔでフィルタ計算とポーター２５によるボーティングが
行われる。すなわち、ディジタルフィルタ２１．２２．
２３による平滑処理と、セレクタ・アンド・スイッチ２
４による選択出力とに先立って、各マイクロプロセッサ
１１．１２．１３からの出力がバッファ１７．１８．１
９に蓄積され、各プロセッサ出力の非同期性がバッファ
１７．１８．１９により吸収される。この結果、ポータ
ー２５によるデータ比較が可能になる。
次いで、ディジタルフィルタ２１〜２３により平滑処理
された出力データがポーター２５により比較され、ポー
ター２５は、多数決原理によって各プロセッサ１１〜１
３の故障の有無を判定して、判定結果をセレクタ・アン
ド・スイッチ２４に８カする。このとき、すなわち、各
プロセッサ１１〜１３の出力をポーター２５によって比
較する際、平滑処理されたディジタルフィルタ２１．２
２．２３からの出力データのばらつきは極小になり、自
然なばらつきを誤ってデータネ一致と判断するのが防止
される。次いで、セレクタ・アンド・スイッチ２４が、
ポーター２５による故障判定の判定結果と、予め設定し
たプロセッサ１１〜１３間の所定の優先順位とに基づき
、故障がなく優先順位の高いプロセッサ系の出力を選択
して外部に出力する。したがって、マイクロプロセッサ
１１．１２．１３自体あるいはそれらの上流側回路の何
れか、例えばマイクロプロセッサ１１に故障が発生した
とすると、その出力はシステム出力から切り離され、次
の優先順位にある正常なマイクロプロセッサ１２の系の
出力が選択され、バッファ１８に蓄積されていた実際の
プロセッサ出力がシステム出力として出力される。
された出力データがポーター２５により比較され、ポー
ター２５は、多数決原理によって各プロセッサ１１〜１
３の故障の有無を判定して、判定結果をセレクタ・アン
ド・スイッチ２４に８カする。このとき、すなわち、各
プロセッサ１１〜１３の出力をポーター２５によって比
較する際、平滑処理されたディジタルフィルタ２１．２
２．２３からの出力データのばらつきは極小になり、自
然なばらつきを誤ってデータネ一致と判断するのが防止
される。次いで、セレクタ・アンド・スイッチ２４が、
ポーター２５による故障判定の判定結果と、予め設定し
たプロセッサ１１〜１３間の所定の優先順位とに基づき
、故障がなく優先順位の高いプロセッサ系の出力を選択
して外部に出力する。したがって、マイクロプロセッサ
１１．１２．１３自体あるいはそれらの上流側回路の何
れか、例えばマイクロプロセッサ１１に故障が発生した
とすると、その出力はシステム出力から切り離され、次
の優先順位にある正常なマイクロプロセッサ１２の系の
出力が選択され、バッファ１８に蓄積されていた実際の
プロセッサ出力がシステム出力として出力される。
また、通信ハスへの電磁障害等の外部要因によって、例
えば優先順位の高いマイクロプロセッサ１１が一時的に
異常データを出力するような場合には、ポーター２５の
比較結果に基づき、セレクタ・アンド・スイッチ２４に
よって一時的にマイクロプロセッサ１１を通る伝送ライ
ンが遮断される。この場合、前記外部要因が除去されて
マイクロプロセッサ１１．１２．１３の出カムこ異常が
無くなれば、本来信転性の高いマイクロプロセッサ１１
の出力がセレクタ・アンド・スイッチ２４により選択さ
れ、通常のシステム出力状態に復帰することになる。
えば優先順位の高いマイクロプロセッサ１１が一時的に
異常データを出力するような場合には、ポーター２５の
比較結果に基づき、セレクタ・アンド・スイッチ２４に
よって一時的にマイクロプロセッサ１１を通る伝送ライ
ンが遮断される。この場合、前記外部要因が除去されて
マイクロプロセッサ１１．１２．１３の出カムこ異常が
無くなれば、本来信転性の高いマイクロプロセッサ１１
の出力がセレクタ・アンド・スイッチ２４により選択さ
れ、通常のシステム出力状態に復帰することになる。
このような本実施例では、セレクタ・アンド・スイッチ
２４、ポーター２５等のプロセッサ出力以降の回路をハ
ードウェアロジック回路にて構成しているから、高い信
頼性を確保することができる。
２４、ポーター２５等のプロセッサ出力以降の回路をハ
ードウェアロジック回路にて構成しているから、高い信
頼性を確保することができる。
なお、本実施例では、３重のシステムとしたが、それ以
上の多重システムについても同様な冗長管理が可能であ
り、故障判断に際しての前記比較ビット数も、任意に設
定でき、例えば、１６ビソトＣＰＵで比較ビット数Ｎ＝
１５とすることもできる。
上の多重システムについても同様な冗長管理が可能であ
り、故障判断に際しての前記比較ビット数も、任意に設
定でき、例えば、１６ビソトＣＰＵで比較ビット数Ｎ＝
１５とすることもできる。
本発明によれば、システム出力を選択するために各プロ
セ、す出力を比較する際、ディジタルフィルタによって
各出力データのばらつきが極小になるよう平滑処理を行
なうことができ、自然なばらつきを誤ってデータネ一致
と判断するようなことを防止して故障判断を正確に行な
うことができ、システムの信頼性を向上させることがで
きる。
セ、す出力を比較する際、ディジタルフィルタによって
各出力データのばらつきが極小になるよう平滑処理を行
なうことができ、自然なばらつきを誤ってデータネ一致
と判断するようなことを防止して故障判断を正確に行な
うことができ、システムの信頼性を向上させることがで
きる。
第１．２図は本発明に係る多重プロセッサシステムの一
実施例を示す図であり、 第１図はその構成図、 第２図はそのバッファの作用説明図である。 １１．１２．１３・−・−・・マイクロプロセッサ、１
４．１５．１６・・・・・・通信ターミナル、１７．１
８．１９・・・−・・バッファ、２１．２２．２３・・
・・・・ディジタルフィルタ、２４・・・・・・セレク
タ・アンド・スイッチ（選択出力手段）、 ２５・−・・・・ポーター（故障判定手段）。
実施例を示す図であり、 第１図はその構成図、 第２図はそのバッファの作用説明図である。 １１．１２．１３・−・−・・マイクロプロセッサ、１
４．１５．１６・・・・・・通信ターミナル、１７．１
８．１９・・・−・・バッファ、２１．２２．２３・・
・・・・ディジタルフィルタ、２４・・・・・・セレク
タ・アンド・スイッチ（選択出力手段）、 ２５・−・・・・ポーター（故障判定手段）。
Claims (4)
- （１）複数のプロセッサを含んだ多重プロセッサシステ
ムであって、 各プロセッサの出力を平滑処理するディジタルフィルタ
、および、該ディジタルフィルタによって平滑処理され
た出力データを比較する比較器を有し、多数決原理によ
って各プロセッサ系の故障の有無を判定する故障判定手
段と、故障判定手段の判定結果と所定の優先順位に基づ
き、故障がなく優先順位の高いプロセッサ系の出力を選
択して、該出力をシステム出力として出力させる選択出
力手段と、 を備えたことを特徴とする多重プロセッサシステム。 - （２）前記各プロセッサと前記ディジタルフィルタの間
、および、前記各プロセッサと前記選択出力手段の間に
、 各プロセッサの出力を蓄積するバッファを設けたことを
特徴とする請求項１記載の多重プロセッサシステム。 - （３）複数のプロセッサを含んだ多重プロセッサシステ
ムにおける出力管理方法であって、 各プロセッサの出力をディジタルフィルタにより平滑処
理し、該平滑処理した出力データを比較して多数決原理
により各プロセッサ系の故障の有無を判定するとともに
、 該故障判定の結果と予め設定した所定の優先順位とに基
づき、故障がなく優先順位の高いプロセッサ系の出力を
選択してシステム出力とすることを特徴とする多重プロ
セッサシステムの出力管理方法。 - （４）前記ディジタルフィルタによる平滑処理および選
択出力手段による選択出力に先立って、各プロセッサか
らの出力をバッファに蓄積することを特徴とする請求項
３記載の多重プロセッサシステムの出力管理方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331377A JPH04195639A (ja) | 1990-11-28 | 1990-11-28 | 多重プロセッサシステム及びその出力管理方法 |
| US07/796,674 US5278843A (en) | 1990-11-28 | 1991-11-25 | Multiple processor system and output administration method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331377A JPH04195639A (ja) | 1990-11-28 | 1990-11-28 | 多重プロセッサシステム及びその出力管理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04195639A true JPH04195639A (ja) | 1992-07-15 |
Family
ID=18243008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2331377A Pending JPH04195639A (ja) | 1990-11-28 | 1990-11-28 | 多重プロセッサシステム及びその出力管理方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5278843A (ja) |
| JP (1) | JPH04195639A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402757B1 (ko) * | 2001-08-22 | 2003-10-22 | 한국전자통신연구원 | 시스템보드의 오류검사 장치 및 방법 |
| JP2008225752A (ja) * | 2007-03-12 | 2008-09-25 | Nec Corp | フォールトトレラントコンピュータ、フォールトトレラントコンピュータにおける同期制御方法 |
| JP2009534738A (ja) * | 2006-04-21 | 2009-09-24 | ハネウェル・インターナショナル・インコーポレーテッド | フォールト・トレランス・コンピューティング・システムにおけるエラー・フィルタリング |
| JP2016503844A (ja) * | 2012-10-17 | 2016-02-08 | トランスオーシャン イノベーション ラブス リミテッド | 水中掘削構動作のための海中プロセッサ |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3063334B2 (ja) * | 1991-12-19 | 2000-07-12 | 日本電気株式会社 | 高信頼度化情報処理装置 |
| US5515282A (en) * | 1994-04-25 | 1996-05-07 | The Boeing Company | Method and apparatus for implementing a databus voter to select flight command signals from one of several redundant asynchronous digital primary flight computers |
| US5864654A (en) * | 1995-03-31 | 1999-01-26 | Nec Electronics, Inc. | Systems and methods for fault tolerant information processing |
| US5796935A (en) * | 1995-07-20 | 1998-08-18 | Raytheon Company | Voting node for a distributed control system |
| SE505091C2 (sv) | 1995-10-03 | 1997-06-23 | Ericsson Telefon Ab L M | Redundansstruktur vid digital väljare |
| US6360333B1 (en) * | 1998-11-19 | 2002-03-19 | Compaq Computer Corporation | Method and apparatus for determining a processor failure in a multiprocessor computer |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1253309A (en) * | 1969-11-21 | 1971-11-10 | Marconi Co Ltd | Improvements in or relating to data processing arrangements |
| US3946214A (en) * | 1972-07-05 | 1976-03-23 | Rixon, Incorporated | Multi-level digital filter |
| US4327437A (en) * | 1980-07-30 | 1982-04-27 | Nasa | Reconfiguring redundancy management |
| JPS60116464A (ja) * | 1983-11-30 | 1985-06-22 | Toshiba Corp | プリンタ |
| JP2556017B2 (ja) * | 1987-01-17 | 1996-11-20 | 日本電気株式会社 | 論理集積回路 |
| JPH01245335A (ja) * | 1988-03-28 | 1989-09-29 | Hitachi Ltd | プログラマブルコントローラの多重化システム |
| US5023804A (en) * | 1989-05-23 | 1991-06-11 | The Perkin-Elmer Corporation | Method and apparatus for comparing spectra |
-
1990
- 1990-11-28 JP JP2331377A patent/JPH04195639A/ja active Pending
-
1991
- 1991-11-25 US US07/796,674 patent/US5278843A/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402757B1 (ko) * | 2001-08-22 | 2003-10-22 | 한국전자통신연구원 | 시스템보드의 오류검사 장치 및 방법 |
| JP2009534738A (ja) * | 2006-04-21 | 2009-09-24 | ハネウェル・インターナショナル・インコーポレーテッド | フォールト・トレランス・コンピューティング・システムにおけるエラー・フィルタリング |
| JP2008225752A (ja) * | 2007-03-12 | 2008-09-25 | Nec Corp | フォールトトレラントコンピュータ、フォールトトレラントコンピュータにおける同期制御方法 |
| JP4640359B2 (ja) * | 2007-03-12 | 2011-03-02 | 日本電気株式会社 | フォールトトレラントコンピュータ、フォールトトレラントコンピュータにおける同期制御方法 |
| JP2016503844A (ja) * | 2012-10-17 | 2016-02-08 | トランスオーシャン イノベーション ラブス リミテッド | 水中掘削構動作のための海中プロセッサ |
| US10539010B2 (en) | 2012-10-17 | 2020-01-21 | Transocean Innovation Labs Ltd. | Subsea processor for underwater drilling operations |
Also Published As
| Publication number | Publication date |
|---|---|
| US5278843A (en) | 1994-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5515282A (en) | Method and apparatus for implementing a databus voter to select flight command signals from one of several redundant asynchronous digital primary flight computers | |
| JP5337022B2 (ja) | フォールト・トレランス・コンピューティング・システムにおけるエラー・フィルタリング | |
| US4497059A (en) | Multi-channel redundant processing systems | |
| EP0381334B1 (en) | Apparatus for management, comparison, and correction of redundant digital data | |
| US7539897B2 (en) | Fault tolerant system and controller, access control method, and control program used in the fault tolerant system | |
| US9170569B2 (en) | Method for electing an active master device from two redundant master devices | |
| US7562154B2 (en) | System and method for filtering stale messages resulting from membership changes in a distributed computing environment | |
| JPH04195639A (ja) | 多重プロセッサシステム及びその出力管理方法 | |
| JP5013309B2 (ja) | フォールトトレラントコンピュータ、そのトランザクション同期制御方法 | |
| EP0686921B1 (en) | Decentralized system and multiprocessor system | |
| JPH08241217A (ja) | 情報処理装置 | |
| CN114509981B (zh) | 控制器硬件冗余控制方法及系统 | |
| US20130226880A1 (en) | Information processing system, memory device, information processing apparatus, and method of controlling information processing system | |
| JP6804572B2 (ja) | 分散処理方法及び分散処理システム | |
| GB2238143A (en) | Voters for fault-tolerant computer systems | |
| CN114115046A (zh) | 工业安全控制器、控制方法、电子设备和存储介质 | |
| US20180276088A1 (en) | Controlling device, controlling method, and fault tolerant apparatus | |
| JP3884643B2 (ja) | プロセス制御装置 | |
| JPH0628003B2 (ja) | 多重化制御装置のデ−タ制御方法及び装置 | |
| JPS6343779B2 (ja) | ||
| US6507916B1 (en) | Method and circuit arrangement for using two processors to read values of two independently clocked counters, exchanging values therebetween, comparing two values to determine error when the comparison exceed a threshold | |
| JP4640359B2 (ja) | フォールトトレラントコンピュータ、フォールトトレラントコンピュータにおける同期制御方法 | |
| CN107659413A (zh) | 小型通信设备 | |
| JP2839664B2 (ja) | 計算機システム | |
| Silva et al. | Master replication and bus error detection in FTT-CAN with multiple buses |