JP2839664B2 - 計算機システム - Google Patents
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- JP2839664B2 JP2839664B2 JP2187252A JP18725290A JP2839664B2 JP 2839664 B2 JP2839664 B2 JP 2839664B2 JP 2187252 A JP2187252 A JP 2187252A JP 18725290 A JP18725290 A JP 18725290A JP 2839664 B2 JP2839664 B2 JP 2839664B2
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- computer
- pipeline
- processor
- busy
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/2035—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant without idle spare hardware
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- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
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- G06F11/203—Failover techniques using migration
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、複数の計算機で構成される冗長化された
計算機システムなど、少なくとも１つの計算機を持つ計
算機システムに係り、特に命令列実行等の処理に伴なう
計算機の内部的な各動作相互のタイミングを可変とする
ためのタイミング制御方式に関する。
計算機システムなど、少なくとも１つの計算機を持つ計
算機システムに係り、特に命令列実行等の処理に伴なう
計算機の内部的な各動作相互のタイミングを可変とする
ためのタイミング制御方式に関する。
（従来の技術） 一般に計算機システムの信頼性を確保するための技法
として、システムを構成する各モジュールに冗長性を持
たせることが知られている。代表的な例として、システ
ム自体を２重化したマルチコンピュータ構成でシステム
の無停止性を確保するというものがある。これは一方の
系を運用させると共に、他方を待機させておき、運用中
の系が異常を検出して停止した場合に、待機していた系
が処理を引継ぐことにより、システム停止を回避するよ
うにしたものである。但し、この種のシステムは、運用
系の切替えは通常はソフトウェア制御により行われてお
り、一時的な停止は避けられない。また最近では、無停
止性を特に重視したFTC（フォールトトレラントコンピ
ュータ）と呼ばれる分野の計算機システムが注目されて
いる。その無停止性の確保の手法は様々であるが、特に
ハードウェアの対故障性を重視するものでは、複数のプ
ロセッサ（計算機）で同じ処理を行い、その比較結果で
異常を検出し、異常が検出されたプロセッサをシステム
から切離して、システムとしての機能を確保するといっ
た手法が知られている。
として、システムを構成する各モジュールに冗長性を持
たせることが知られている。代表的な例として、システ
ム自体を２重化したマルチコンピュータ構成でシステム
の無停止性を確保するというものがある。これは一方の
系を運用させると共に、他方を待機させておき、運用中
の系が異常を検出して停止した場合に、待機していた系
が処理を引継ぐことにより、システム停止を回避するよ
うにしたものである。但し、この種のシステムは、運用
系の切替えは通常はソフトウェア制御により行われてお
り、一時的な停止は避けられない。また最近では、無停
止性を特に重視したFTC（フォールトトレラントコンピ
ュータ）と呼ばれる分野の計算機システムが注目されて
いる。その無停止性の確保の手法は様々であるが、特に
ハードウェアの対故障性を重視するものでは、複数のプ
ロセッサ（計算機）で同じ処理を行い、その比較結果で
異常を検出し、異常が検出されたプロセッサをシステム
から切離して、システムとしての機能を確保するといっ
た手法が知られている。
（発明が解決しようとする課題） 上記したシステムの無停止性を確保するための従来の
手法で想定されているものはあくまで故障である。とこ
ろが、例えば設計上の不具合による異常発生時には、冗
長化された複数のプロセッサが連鎖的に切離されてシス
テム停止に至る可能性が高く、問題であった。特に、カ
スタムのプロセッサを使用するようなシステムでは、主
として開発後間もない時期において、こうした設計上の
不具合がしばしば故障以上に深刻な問題となっていた。
手法で想定されているものはあくまで故障である。とこ
ろが、例えば設計上の不具合による異常発生時には、冗
長化された複数のプロセッサが連鎖的に切離されてシス
テム停止に至る可能性が高く、問題であった。特に、カ
スタムのプロセッサを使用するようなシステムでは、主
として開発後間もない時期において、こうした設計上の
不具合がしばしば故障以上に深刻な問題となっていた。
この発明は上記事情に鑑みてなされたものでその目的
は、計算機内部の各基本動作相互のタイミングを可変と
することにより、設計上の不具合等に起因する計算機の
異常発生の再発を防止し、システムの無停止性の向上が
図れる計算機システムを提供することにある。
は、計算機内部の各基本動作相互のタイミングを可変と
することにより、設計上の不具合等に起因する計算機の
異常発生の再発を防止し、システムの無停止性の向上が
図れる計算機システムを提供することにある。
［発明の構成］ （課題を解決するための手段） この発明は、例えば複数のプロセッサ（計算機）で構
成される冗長化された計算機システムにおいて、プロセ
ッサ切離しに至るようなハードウェア異常でも、多くの
場合は単一の基本動作の異常に帰結することに着目して
成されたものである。この単一の基本動作の異常の原因
としては、故障、ノイズ、バグ等があるが、いずれによ
る異常でも、他の動作との特定タイミングでのみ誤動作
となる、という場合が少なくないことを本発明者は認識
するに至っている。特に近年はパイプライン制御が一般
化しており、こうしたマシンではタイミング上の問題で
ある可能性が一層大きい。例えば各パイプラインユニッ
ト間における情報の授受のタイミングが、或るパイプラ
インユニットにとっては、自身の処理が終了していない
状態で上流ユニットから実行結果が入力されるタイミン
グとなっていた場合には、パイプライン制御を適用する
計算機では、各パイプラインユニットにおいて処理が完
了するタイミングと、各ユニット間の情報授受のタイミ
ング、つまりパイプライン動作のタイミング（計算機内
部の基本動作相互のタイミング）とのずれにより誤動作
が発生することがあり得る。したがって、この種の誤動
作では、パイプライン制御における各パイプラインユニ
ット相互間のパイプライン動作のタイミングをずらすこ
とができるならば、再発防止が可能となることが多いは
ずである。
成される冗長化された計算機システムにおいて、プロセ
ッサ切離しに至るようなハードウェア異常でも、多くの
場合は単一の基本動作の異常に帰結することに着目して
成されたものである。この単一の基本動作の異常の原因
としては、故障、ノイズ、バグ等があるが、いずれによ
る異常でも、他の動作との特定タイミングでのみ誤動作
となる、という場合が少なくないことを本発明者は認識
するに至っている。特に近年はパイプライン制御が一般
化しており、こうしたマシンではタイミング上の問題で
ある可能性が一層大きい。例えば各パイプラインユニッ
ト間における情報の授受のタイミングが、或るパイプラ
インユニットにとっては、自身の処理が終了していない
状態で上流ユニットから実行結果が入力されるタイミン
グとなっていた場合には、パイプライン制御を適用する
計算機では、各パイプラインユニットにおいて処理が完
了するタイミングと、各ユニット間の情報授受のタイミ
ング、つまりパイプライン動作のタイミング（計算機内
部の基本動作相互のタイミング）とのずれにより誤動作
が発生することがあり得る。したがって、この種の誤動
作では、パイプライン制御における各パイプラインユニ
ット相互間のパイプライン動作のタイミングをずらすこ
とができるならば、再発防止が可能となることが多いは
ずである。
そこで、この発明は、複数のパイプラインユニットを
備えた各プロセッサ（計算機）に、特定周期でパイプラ
イン動作の「待ち状態」を生成するための以下に述べる
機構を設けたことを特徴とする。即ち、この発明は、相
異なる周期で真値をとる複数の第１の信号を発生する手
段と、常に偽値をとる第２の信号を発生する手段と、上
記プロセッサの状態が通常状態にあるか異常状態にある
かを示すと共に、異常状態にある場合にはその異常レベ
ルを示す情報が設定される計算機状態設定手段と、この
計算機状態設定手段の示す計算機状態に応じて上記複数
の第１の信号および上記第２の信号のうちからいずれか
１つを選択する選択手段と、各パイプラインユニット内
に設けられ、ビジー信号によりパイプライン動作の同期
を行うビジー制御回路であって、上記選択手段によって
選択された信号が真値をとるタイミングでは無条件でビ
ジー信号を発生するビジー制御回路とを持つ機構を、各
プロセッサに設け、「待ち状態」の発生をビジー制御に
より行うことで、プロセッサの各パイプラインユニット
間のパイプライン動作のタイミングをずらして、つまり
変更して、ハードウェアの誤動作の再発を防止するよう
にしたことを特徴とする。
備えた各プロセッサ（計算機）に、特定周期でパイプラ
イン動作の「待ち状態」を生成するための以下に述べる
機構を設けたことを特徴とする。即ち、この発明は、相
異なる周期で真値をとる複数の第１の信号を発生する手
段と、常に偽値をとる第２の信号を発生する手段と、上
記プロセッサの状態が通常状態にあるか異常状態にある
かを示すと共に、異常状態にある場合にはその異常レベ
ルを示す情報が設定される計算機状態設定手段と、この
計算機状態設定手段の示す計算機状態に応じて上記複数
の第１の信号および上記第２の信号のうちからいずれか
１つを選択する選択手段と、各パイプラインユニット内
に設けられ、ビジー信号によりパイプライン動作の同期
を行うビジー制御回路であって、上記選択手段によって
選択された信号が真値をとるタイミングでは無条件でビ
ジー信号を発生するビジー制御回路とを持つ機構を、各
プロセッサに設け、「待ち状態」の発生をビジー制御に
より行うことで、プロセッサの各パイプラインユニット
間のパイプライン動作のタイミングをずらして、つまり
変更して、ハードウェアの誤動作の再発を防止するよう
にしたことを特徴とする。
（作用） この発明においては、プロセッサ内の各パイプライン
ユニットのパイプライン動作の「待ち状態」が、ビジー
制御回路を用いることで周期的に発生される構成となっ
ている。この周期（を決定する第１の信号）は複数用意
されており、プロセッサの異常状態のレベルに応じて選
択可能なようになっている。通常状態では、その旨を示
す情報が計算機状態設定手段に設定され、その情報に応
じて選択手段により常に偽値をとる信号（第２の信号）
が各パイプラインユニットのビジー制御回路に与えられ
うことで、（内部処理の過程で生じる以外の）「待ち状
態」の発生は行われない。
ユニットのパイプライン動作の「待ち状態」が、ビジー
制御回路を用いることで周期的に発生される構成となっ
ている。この周期（を決定する第１の信号）は複数用意
されており、プロセッサの異常状態のレベルに応じて選
択可能なようになっている。通常状態では、その旨を示
す情報が計算機状態設定手段に設定され、その情報に応
じて選択手段により常に偽値をとる信号（第２の信号）
が各パイプラインユニットのビジー制御回路に与えられ
うことで、（内部処理の過程で生じる以外の）「待ち状
態」の発生は行われない。
一方、プロセッサ異常発生によるシステムからの切離
し時等においては、つまりプロセッサの異常状態におい
ては、計算機状態設定手段の内容は、その異常状態のレ
ベルを示す情報に切り替えられる。これにより、選択手
段から各ユニットのビジー制御回路には第１の信号が与
えられ、同信号で示される周期で「待ち状態」が発生さ
れる。この周期的な「待ち状態」の発生により、例えば
或るユニットでは、第１の信号が与えられる前に、自身
の処理の完了前に上流ユニットからの実行結果が入力さ
れていたものが、処理完了後に当該実行結果が入力され
るというように、プロセッサ内部における各パイプライ
ンユニット間のパイプライン動作のタイミング（つまり
基本動作相互のタイミング）が変えられる。この結果、
故障、ノイズ、バク等に起因する他のパイプラインユニ
ットの動作との特定タイミングでの誤動作の場合には、
同一誤動作の再発が防止され、そのプロセッサをシステ
ムに復帰させることが可能となる。
し時等においては、つまりプロセッサの異常状態におい
ては、計算機状態設定手段の内容は、その異常状態のレ
ベルを示す情報に切り替えられる。これにより、選択手
段から各ユニットのビジー制御回路には第１の信号が与
えられ、同信号で示される周期で「待ち状態」が発生さ
れる。この周期的な「待ち状態」の発生により、例えば
或るユニットでは、第１の信号が与えられる前に、自身
の処理の完了前に上流ユニットからの実行結果が入力さ
れていたものが、処理完了後に当該実行結果が入力され
るというように、プロセッサ内部における各パイプライ
ンユニット間のパイプライン動作のタイミング（つまり
基本動作相互のタイミング）が変えられる。この結果、
故障、ノイズ、バク等に起因する他のパイプラインユニ
ットの動作との特定タイミングでの誤動作の場合には、
同一誤動作の再発が防止され、そのプロセッサをシステ
ムに復帰させることが可能となる。
もし、或る周期での「待ち状態」の発生でも同一誤動
作の再発防止が図れない場合、または別の要因で誤動作
が発生した場合には、計算機状態設定手段には現在より
高い異常レベルを示す情報が設定される。この場合、現
在より短い周期の第１の信号が選択手段により各パイプ
ラインユニットのビジー制御回路に与えられるため、つ
まりパイプライン動作の「待ち状態」がそれまでよりも
頻繁に発生するため、処理速度は遅くなるものの、故
障、ノイズ、バク等に起因する他のパイプラインユニッ
トの動作との特定タイミングでの誤動作の再発が防止さ
れる可能性が高くなる。このように、異常が発生する毎
にタイミングを段階的にずらしていくことにより、プロ
セッサの処理速度を極力犠牲にすることなく、誤動作の
再発防止を図ることができる。当然、タイミングを段階
的にずらすだけでは救済不可能な場合もあるが、その場
合にはそのプロセッサは最終的にシステムから切離され
ることになり、異常のまま動き続けることはない。
作の再発防止が図れない場合、または別の要因で誤動作
が発生した場合には、計算機状態設定手段には現在より
高い異常レベルを示す情報が設定される。この場合、現
在より短い周期の第１の信号が選択手段により各パイプ
ラインユニットのビジー制御回路に与えられるため、つ
まりパイプライン動作の「待ち状態」がそれまでよりも
頻繁に発生するため、処理速度は遅くなるものの、故
障、ノイズ、バク等に起因する他のパイプラインユニッ
トの動作との特定タイミングでの誤動作の再発が防止さ
れる可能性が高くなる。このように、異常が発生する毎
にタイミングを段階的にずらしていくことにより、プロ
セッサの処理速度を極力犠牲にすることなく、誤動作の
再発防止を図ることができる。当然、タイミングを段階
的にずらすだけでは救済不可能な場合もあるが、その場
合にはそのプロセッサは最終的にシステムから切離され
ることになり、異常のまま動き続けることはない。
（実施例） 以下、この発明の一実施例を、４ステージのパイプラ
イン制御を行う複数のプロセッサで構成された冗長化さ
れた計算機システムに適用した場合を例に、図面を参照
して説明する。
イン制御を行う複数のプロセッサで構成された冗長化さ
れた計算機システムに適用した場合を例に、図面を参照
して説明する。
第１図は上記プロセッサのこの発明に直接関係する部
分を抜出して示すブロック構成図である。同図におい
て、11はプロセッサ内の同期をとるために用いられるク
ロック信号、12−1,12−2,12−３…12−ｎはクロック信
号11を入力として、固有のフィルタをかけることで、そ
れぞれ異なる周期で真値となるビジー制御のための信号
（以下、ビジー制御信号と称する）13−1,13−2,13−３
…13−ｎを発生するビジー信号発生回路（以下、フィル
タと称する）、14は常に偽値をとり、通常状態で使用さ
れる信号（以下、通常モード信号と称する）である。こ
の実施例において、上記ビジー制御信号13−1,13−2,13
−３…13−ｎのうち、信号13−１の周期が最も長く、以
下信号13−２、信号13−３…の順で周期が短くなり、信
号13−ｎの周期が最も短い。ここでビジー制御信号13−
1,13−2,13−３の信号波形の一例を、クロック信号11お
よび通常モード信号14と対比させて第２図に示す。
分を抜出して示すブロック構成図である。同図におい
て、11はプロセッサ内の同期をとるために用いられるク
ロック信号、12−1,12−2,12−３…12−ｎはクロック信
号11を入力として、固有のフィルタをかけることで、そ
れぞれ異なる周期で真値となるビジー制御のための信号
（以下、ビジー制御信号と称する）13−1,13−2,13−３
…13−ｎを発生するビジー信号発生回路（以下、フィル
タと称する）、14は常に偽値をとり、通常状態で使用さ
れる信号（以下、通常モード信号と称する）である。こ
の実施例において、上記ビジー制御信号13−1,13−2,13
−３…13−ｎのうち、信号13−１の周期が最も長く、以
下信号13−２、信号13−３…の順で周期が短くなり、信
号13−ｎの周期が最も短い。ここでビジー制御信号13−
1,13−2,13−３の信号波形の一例を、クロック信号11お
よび通常モード信号14と対比させて第２図に示す。
再び第１図を参照すると、15はフィルタ12−１〜12−
ｎから出力されるビジー制御信号13−１〜13−ｎ、およ
び通常モード信号14のうちのいずれか１信号を選択する
選択回路、16は選択回路15に対して選択すべき信号を指
定するための情報（選択指定情報）が設定されるレジス
タである。
ｎから出力されるビジー制御信号13−１〜13−ｎ、およ
び通常モード信号14のうちのいずれか１信号を選択する
選択回路、16は選択回路15に対して選択すべき信号を指
定するための情報（選択指定情報）が設定されるレジス
タである。
21は図示せぬ主記憶上の命令語群（の一部）の写しが
置かれる命令キャッシュユニット、22はパイプラインの
命令フェッチステージを成し、命令キャッシュユニット
21から命令語をパイプラインに取込む命令フェッチユニ
ットである。23はパイプラインのデコードステージを成
し、命令語をデコードするデコードユニット、24はパイ
プラインの実行ステージを成し、命令語で指定された演
算を実行する実行ユニットである。26はパイプラインの
ライトバックステージを成し、演算結果を定された場所
に格納するライトバックユニット、31〜35はパイプライ
ンを構成する上記各ユニット21〜25内のビジー制御回路
である。ビジー制御回路31〜35は、種々の要因によるパ
イプラインハザードの際に（種々の条件により）ビジー
信号41〜45を発生して、対応するパイプライン内の後続
の処理を持たせる等の同期を行うためのものである。こ
のビジー制御回路31〜35には選択回路15の出力信号がビ
ジー制御の条件の１つとして入力されており、ビジー制
御回路31〜35は選択回路15の出力信号が真値をとる場合
に無条件でビジー信号41〜45を発生するように構成され
ている。
置かれる命令キャッシュユニット、22はパイプラインの
命令フェッチステージを成し、命令キャッシュユニット
21から命令語をパイプラインに取込む命令フェッチユニ
ットである。23はパイプラインのデコードステージを成
し、命令語をデコードするデコードユニット、24はパイ
プラインの実行ステージを成し、命令語で指定された演
算を実行する実行ユニットである。26はパイプラインの
ライトバックステージを成し、演算結果を定された場所
に格納するライトバックユニット、31〜35はパイプライ
ンを構成する上記各ユニット21〜25内のビジー制御回路
である。ビジー制御回路31〜35は、種々の要因によるパ
イプラインハザードの際に（種々の条件により）ビジー
信号41〜45を発生して、対応するパイプライン内の後続
の処理を持たせる等の同期を行うためのものである。こ
のビジー制御回路31〜35には選択回路15の出力信号がビ
ジー制御の条件の１つとして入力されており、ビジー制
御回路31〜35は選択回路15の出力信号が真値をとる場合
に無条件でビジー信号41〜45を発生するように構成され
ている。
次に、第１図の構成を持つ複数のプロセッサで構成さ
れる冗長化された計算機システムの動作を説明する。
れる冗長化された計算機システムの動作を説明する。
まず、通常のシステム運用中は、各プロセッサの内部
のレジスタ16には、通常モード信号14の選択を指定する
ための通常状態（通常モード）を示す情報が設定されて
いる。選択回路15は、レジスタ16に通常状態を示す情報
が設定されている場合には、フィルタ12−１〜12−ｎか
ら出力されるそれぞれ異なる周期で真値をとるビジー制
御信号13−１〜13−ｎ、および常に偽値をとる通常モー
ド信号14のうち、通常モード信号14を選択する。この選
択回路15によって選択された信号（ここでは通常モード
信号14）は、パイプラインを構成する各ユニット21〜25
内のビジー制御回路31〜35に入力される。ビジー制御回
路31〜35は、選択回路15によって選択されて入力された
信号が本実施例のように常に偽値をとる（通常モード信
号14の）場合には、その入力信号によってビジー信号41
〜45を発生することはない。
のレジスタ16には、通常モード信号14の選択を指定する
ための通常状態（通常モード）を示す情報が設定されて
いる。選択回路15は、レジスタ16に通常状態を示す情報
が設定されている場合には、フィルタ12−１〜12−ｎか
ら出力されるそれぞれ異なる周期で真値をとるビジー制
御信号13−１〜13−ｎ、および常に偽値をとる通常モー
ド信号14のうち、通常モード信号14を選択する。この選
択回路15によって選択された信号（ここでは通常モード
信号14）は、パイプラインを構成する各ユニット21〜25
内のビジー制御回路31〜35に入力される。ビジー制御回
路31〜35は、選択回路15によって選択されて入力された
信号が本実施例のように常に偽値をとる（通常モード信
号14の）場合には、その入力信号によってビジー信号41
〜45を発生することはない。
さて、以上のシステム運用中に或るプロセッサでハー
ドウェア異常が検出されたものとする。この場合、その
異常発生プロセッサはハードウェア的に或いはソフトウ
ェア的にシステムから切離される。その際に、当該プロ
セッサ内のレジスタ16には、ビジー制御信号13−１の選
択を指定するための第１の異常レベルを示す情報が、ハ
ードウェア的或いはソフトウェア的に設定される。も
し、システムがプロセッサ異常をオペレータに通知する
ように構成されていれば、この動作（レジスタ16に対す
る操作）はオペレータ介在でもよい。
ドウェア異常が検出されたものとする。この場合、その
異常発生プロセッサはハードウェア的に或いはソフトウ
ェア的にシステムから切離される。その際に、当該プロ
セッサ内のレジスタ16には、ビジー制御信号13−１の選
択を指定するための第１の異常レベルを示す情報が、ハ
ードウェア的或いはソフトウェア的に設定される。も
し、システムがプロセッサ異常をオペレータに通知する
ように構成されていれば、この動作（レジスタ16に対す
る操作）はオペレータ介在でもよい。
選択回路15は、レジスタ16に第１の異常レベルを示す
情報が設定されている場合には、フィルタ12−１〜12−
ｎから出力されるそれぞれ異なる周期で真値をとるビジ
ー制御信号13−１〜13−ｎ、および常に偽値をとる通常
モード信号14のうち、最も周期の長いビジー制御信号13
−１（第２図参照）を選択する。即ち、選択回路15は周
期的に真値を出力する。パイプラインを構成する各ユニ
ット21〜25内のビジー制御回路31〜35は、この選択回路
15からの周期的な真値出力（ビジー制御信号13−１）を
受け、通常のビジー制御に加えて、この真値出力（ビジ
ー制御信号13−１）に同期したビジー信号41〜45の発生
を行う。このため、異常プロセッサの各パイプライン
（を構成する各ユニット21〜25）内では、各基本動作の
タイミングがずれ、外部からみればハードウェア異常の
発生時と全く同じ動作でも、プロセッサ内部の動きは変
ってくる。したがって、先に（発明が解決しようとする
課題）および（作用）の項で述べたように、多くのハー
ドウェア不具合（故障を含めて）は、上記の如くタイミ
ングがずらされることにより再発が防止されることにな
り、当該プロセッサをシステムに復帰させることができ
る。
情報が設定されている場合には、フィルタ12−１〜12−
ｎから出力されるそれぞれ異なる周期で真値をとるビジ
ー制御信号13−１〜13−ｎ、および常に偽値をとる通常
モード信号14のうち、最も周期の長いビジー制御信号13
−１（第２図参照）を選択する。即ち、選択回路15は周
期的に真値を出力する。パイプラインを構成する各ユニ
ット21〜25内のビジー制御回路31〜35は、この選択回路
15からの周期的な真値出力（ビジー制御信号13−１）を
受け、通常のビジー制御に加えて、この真値出力（ビジ
ー制御信号13−１）に同期したビジー信号41〜45の発生
を行う。このため、異常プロセッサの各パイプライン
（を構成する各ユニット21〜25）内では、各基本動作の
タイミングがずれ、外部からみればハードウェア異常の
発生時と全く同じ動作でも、プロセッサ内部の動きは変
ってくる。したがって、先に（発明が解決しようとする
課題）および（作用）の項で述べたように、多くのハー
ドウェア不具合（故障を含めて）は、上記の如くタイミ
ングがずらされることにより再発が防止されることにな
り、当該プロセッサをシステムに復帰させることができ
る。
以上の動作（第１の異常レベルでのビジー制御）でも
プロセッサのハードウェア不具合の再発が防止できなか
った場合、或いは別の要因でハードウェア異常が検出さ
れた場合、したがって当該プロセッサが再びシステムか
ら切離された場合には、当該プロセッサ内のレジスタ16
に上記と同じ手順で第２の異常レベルを示す情報が設定
される。この第２の異常レベルを示す情報により、今度
は先のビジー制御信号13−１の次に周期の長いビジー制
御信号13−２が選択回路15により選択されて、各パイプ
ラインのユニット21〜25内のビジー制御回路31〜35によ
る第２の異常レベルでのビジー制御に用いられる。も
し、この第２の異常レベルでのビジー制御でもプロセッ
サのハードウェア不具合の再発が防止できなかった場
合、或いは別の要因でハードウェア異常が検出された場
合には、今度はビジー制御信号13−３に従う第３の異常
レベルでのビジー制御が行われる。以下、同様にして最
も周期の短いビジー制御信号13−ｎに従う第ｎの異常レ
ベルまで進んでも、なおハードウェア異常となった場合
には、プロセッサのシステムへの復帰は行われず、最終
的にシステムから切離される。
プロセッサのハードウェア不具合の再発が防止できなか
った場合、或いは別の要因でハードウェア異常が検出さ
れた場合、したがって当該プロセッサが再びシステムか
ら切離された場合には、当該プロセッサ内のレジスタ16
に上記と同じ手順で第２の異常レベルを示す情報が設定
される。この第２の異常レベルを示す情報により、今度
は先のビジー制御信号13−１の次に周期の長いビジー制
御信号13−２が選択回路15により選択されて、各パイプ
ラインのユニット21〜25内のビジー制御回路31〜35によ
る第２の異常レベルでのビジー制御に用いられる。も
し、この第２の異常レベルでのビジー制御でもプロセッ
サのハードウェア不具合の再発が防止できなかった場
合、或いは別の要因でハードウェア異常が検出された場
合には、今度はビジー制御信号13−３に従う第３の異常
レベルでのビジー制御が行われる。以下、同様にして最
も周期の短いビジー制御信号13−ｎに従う第ｎの異常レ
ベルまで進んでも、なおハードウェア異常となった場合
には、プロセッサのシステムへの復帰は行われず、最終
的にシステムから切離される。
当然、プロセッサが異常レベルで動作中は、その性能
は何割か低下するが、機能的には保証される。しかも、
システム的にみれば、即座にプロセッサを切離すよりは
性能低下も少なく、無停止性も向上する。一般にプロセ
ッサ切離しとなった場合には、当該プロセッサがその時
点で実行中であった処理を他のプロセッサが引継ぐこと
になる。しかし、ハードウェアバクに起因する異常の場
合には、従来であれば、処理を引継いだプロセッサも同
じ要因で異常となって連鎖的に切離されることになるた
め、システム停止に至る。ところが、本実施例では、特
にこのような場合において、上記した基本動作のタイミ
ングをずらすことでハードウェアバグを含めて救済でき
る可能性が高いため、無停止性が大幅に向上する。
は何割か低下するが、機能的には保証される。しかも、
システム的にみれば、即座にプロセッサを切離すよりは
性能低下も少なく、無停止性も向上する。一般にプロセ
ッサ切離しとなった場合には、当該プロセッサがその時
点で実行中であった処理を他のプロセッサが引継ぐこと
になる。しかし、ハードウェアバクに起因する異常の場
合には、従来であれば、処理を引継いだプロセッサも同
じ要因で異常となって連鎖的に切離されることになるた
め、システム停止に至る。ところが、本実施例では、特
にこのような場合において、上記した基本動作のタイミ
ングをずらすことでハードウェアバグを含めて救済でき
る可能性が高いため、無停止性が大幅に向上する。
なお前記実施例では、異常が検出されたプロセッサに
おいてのみ、上記したビジー制御が行われるものとして
設定したが、冗長化された計算機システムが、例えば複
数のプロセッサから成る幾つかのグループで構成され、
グループ単位で処理の引継ぎが行われ、グループ内では
各プロセッサが同一の処理を行うようなものである場合
には、異常が検出されたプロセッサが属するグループ内
の全プロセッサにおいて上記のビジー制御を行うように
してもよい。また前記実施例では、プロセッサ異常時の
ビジー制御を、第１の異常レベルから順に異常が解消さ
れるまで段階的に行う場合について説明したが、これに
限るものではない。例えば、特定周期のビジー制御信号
を１つだけ用意し、１レベルだけのビジー制御を行うも
のであってもよい。更に前記実施例では、複数のプロセ
ッサで構成される冗長化された計算機システムについて
説明したが、単体のプロセッサで構成される計算機シス
テムにも同様に応用可能である。
おいてのみ、上記したビジー制御が行われるものとして
設定したが、冗長化された計算機システムが、例えば複
数のプロセッサから成る幾つかのグループで構成され、
グループ単位で処理の引継ぎが行われ、グループ内では
各プロセッサが同一の処理を行うようなものである場合
には、異常が検出されたプロセッサが属するグループ内
の全プロセッサにおいて上記のビジー制御を行うように
してもよい。また前記実施例では、プロセッサ異常時の
ビジー制御を、第１の異常レベルから順に異常が解消さ
れるまで段階的に行う場合について説明したが、これに
限るものではない。例えば、特定周期のビジー制御信号
を１つだけ用意し、１レベルだけのビジー制御を行うも
のであってもよい。更に前記実施例では、複数のプロセ
ッサで構成される冗長化された計算機システムについて
説明したが、単体のプロセッサで構成される計算機シス
テムにも同様に応用可能である。
［発明の効果］ 以上詳述したようにこの発明によれば、計算機（プロ
セッサ）の異常発生時に、計算機内部の各基本動作相互
のタイミング、具体的には各パイプラインユニット間の
パイプライン動作のタイミングをずらす構成とすること
により、設計上の不具合等に起因する計算機の異常発生
の再発を防止して、その計算機をシステムから切離さず
にシステムに復帰させることができるようになり、シス
テムの無停止性を大幅に向上することができる。
セッサ）の異常発生時に、計算機内部の各基本動作相互
のタイミング、具体的には各パイプラインユニット間の
パイプライン動作のタイミングをずらす構成とすること
により、設計上の不具合等に起因する計算機の異常発生
の再発を防止して、その計算機をシステムから切離さず
にシステムに復帰させることができるようになり、シス
テムの無停止性を大幅に向上することができる。
第１図はこの発明の一実施例に係る計算機システムのプ
ロセッサ内部の構成を一部だけ抜出して示すブロック
図、第２図は同実施例で適用される各種信号の信号波形
の一例を示す図である。 11……クロック信号、12−１〜12−ｎ……フィルタ（ビ
ジー信号発生回路、第１の信号発生手段）、13−１〜13
−ｎ……ビジー制御信号（第１の信号）、14……通常モ
ード信号（第２の信号）、15……選択回路、16……レジ
スタ（選択指定手段）、21……命令キャッシュユニッ
ト、22……命令フェッチユニット、23……デコードユニ
ット、24……実行ユニット、25……ライトバックユニッ
ト、31〜35……ビジー制御回路、41〜45……ビジー信
号。
ロセッサ内部の構成を一部だけ抜出して示すブロック
図、第２図は同実施例で適用される各種信号の信号波形
の一例を示す図である。 11……クロック信号、12−１〜12−ｎ……フィルタ（ビ
ジー信号発生回路、第１の信号発生手段）、13−１〜13
−ｎ……ビジー制御信号（第１の信号）、14……通常モ
ード信号（第２の信号）、15……選択回路、16……レジ
スタ（選択指定手段）、21……命令キャッシュユニッ
ト、22……命令フェッチユニット、23……デコードユニ
ット、24……実行ユニット、25……ライトバックユニッ
ト、31〜35……ビジー制御回路、41〜45……ビジー信
号。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38,9/30,11/00,9/22
Claims (2)
- 【請求項１】パイプラインステージを成す複数のパイプ
ラインユニットを備えた少なくとも１つの計算機を持つ
計算機システムにおいて、 上記計算機に、 それぞれ相異なる周期で真値をとる複数の第１の信号を
発生する第１の信号発生手段と、 常に偽値をとる第２の信号を発生する第２の信号発生手
段と、 上記計算機の状態が通常状態にあるか異常状態にあるか
を示すと共に、異常状態にある場合にはその異常レベル
を示す情報が設定される計算機状態設定手段と、 上記計算機状態設定手段の示す計算機状態に応じて上記
複数の第１の信号および上記第２の信号のうちからいず
れか１つを選択する選択手段とを設けると共に、 上記計算機内の各パイプラインユニットに、ビジー信号
によりパイプライン動作の同期を行うビジー制御回路で
あって、上記選択手段によって選択された信号が真値を
とるタイミングでは無条件でビジー信号を発生するビジ
ー制御回路とを設けたことを特徴とする計算機システ
ム。 - 【請求項２】上記選択手段は、上記計算機状態設定手段
により通常状態が示されている場合には上記第２の信号
を選択し、異常状態が示されている場合には異常レベル
に応じ、高レベルほど上記複数の第１の信号のうち真値
をとる周期がより短い第１の信号を選択することを特徴
とする請求項１記載の計算機システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187252A JP2839664B2 (ja) | 1990-07-17 | 1990-07-17 | 計算機システム |
| KR1019910011989A KR950005524B1 (ko) | 1990-07-17 | 1991-07-15 | 신뢰성이 높은 계산기 시스템 |
| US08/347,199 US5426778A (en) | 1990-07-17 | 1994-11-21 | Computer system for shifting an operation timing thereof in response to a detected abnormal states |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187252A JP2839664B2 (ja) | 1990-07-17 | 1990-07-17 | 計算機システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0474222A JPH0474222A (ja) | 1992-03-09 |
| JP2839664B2 true JP2839664B2 (ja) | 1998-12-16 |
Family
ID=16202715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2187252A Expired - Lifetime JP2839664B2 (ja) | 1990-07-17 | 1990-07-17 | 計算機システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5426778A (ja) |
| JP (1) | JP2839664B2 (ja) |
| KR (1) | KR950005524B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812822A (en) * | 1995-12-19 | 1998-09-22 | Selway; David W. | Apparatus for coordinating clock oscillators in a fully redundant computer system |
| US7716528B2 (en) * | 2004-09-07 | 2010-05-11 | Broadcom Corporation | Method and system for configurable trigger logic for hardware bug workaround in integrated circuits |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3702463A (en) * | 1970-12-23 | 1972-11-07 | Nasa | Data processor with conditionally supplied clock signals |
| JPS57164636A (en) * | 1981-04-03 | 1982-10-09 | Hitachi Ltd | Control method for transmission system |
| EP0077153B1 (en) * | 1981-10-01 | 1987-03-04 | Stratus Computer, Inc. | Digital data processor with fault-tolerant bus protocol |
| US4644498A (en) * | 1983-04-04 | 1987-02-17 | General Electric Company | Fault-tolerant real time clock |
| US4651277A (en) * | 1983-09-16 | 1987-03-17 | Sanyo Electric Co., Ltd. | Control system for a magnetic disk drive unit |
| BR8503913A (pt) * | 1984-08-18 | 1986-05-27 | Fujitsu Ltd | Sistema e processo de recuperacao de erros em um processador de dados do tipo de canalizacao tendo um dispositivo de memoria de controle e processo de recuperacao de erros em um processador de dados do tipo de canalizacao |
| US4835728A (en) * | 1986-08-13 | 1989-05-30 | Amdahl Corporation | Deterministic clock control apparatus for a data processing system |
| US5261082A (en) * | 1987-11-20 | 1993-11-09 | Hitachi, Ltd. | Semiconductor integrated circuit having a plurality of oscillation circuits |
| JPH0387909A (ja) * | 1989-05-10 | 1991-04-12 | Seiko Epson Corp | 情報処理装置およびマイクロプロセッサ |
| US5235698A (en) * | 1989-09-12 | 1993-08-10 | Acer Incorporated | Bus interface synchronization control system |
-
1990
- 1990-07-17 JP JP2187252A patent/JP2839664B2/ja not_active Expired - Lifetime
-
1991
- 1991-07-15 KR KR1019910011989A patent/KR950005524B1/ko not_active IP Right Cessation
-
1994
- 1994-11-21 US US08/347,199 patent/US5426778A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR950005524B1 (ko) | 1995-05-25 |
| KR920003158A (ko) | 1992-02-29 |
| JPH0474222A (ja) | 1992-03-09 |
| US5426778A (en) | 1995-06-20 |
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