JPH0474222A - 計算機システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、複数の計算機で構成される冗長化された計
算機システムなど、少なくとも１つの計算機を持つ計算
機システムに係り、特に命令列実行等の処理に伴なう計
算機の内部的な各動作相互のタイミングを可変とするた
めのタイミング制御方式に関する。

（従来の技術） 一般に計算機システムの信頼性を確保するための技法と
して、システムを構成する各モジュールに冗長性を持た
せることが知られている。代表的な例として、システム
自体を２重化したマルチコンピュータ構成でシステムの
無停止性を確保するというものがある。これは一方の系
を運用させると共に、他方を待機させておき、運用中の
系か異常を検出して停止した場合に、待機していた系か
処理を引継ぐことにより、システム停止を回避するよう
にしたものである。但し、この種のシステムは、運用系
の切替えは通常はソフトウェア制御により行われており
、−時的な停止は避けられない。また最近では、無停止
性を特に重視したＦＴＣ（フォールトトレラントコンピ
ュータ）と呼ばれる分野の計算機システムが注目されて
いる。

その無停止性の確保の手法は様々であるが、特にハード
ウェアの対故障性を重視するものでは、複数のプロセッ
サ（計算機）で同じ処理を行い、その比較結果で異常を
検出し、異常が検出されたプロセッサをシステムから切
離して、システムとしての機能を確保するといった手法
が知られている。

（発明か解決しようとする課題） 上記したシステムの無停止性を確保するための従来の手
法で想定されているものはあくまで故障である。ところ
が、例えば設計上の不具合による異常発生時には、冗長
化された複数のプロセッサが連鎖的に切離されてシステ
ム停止に至る可能性が高く、問題であった。特に、カス
タムのプロセッサを使用するようなシステムでは、主と
して開発後間もない時期において、こうした設計上の不
具合かしばしば故障以上に深刻な問題となっていた。

この発明は上記事情に鑑みてなされたものでその目的は
、計算機内部の各基本動作相互のタイミングを可変とす
ることにより、設計上の不具合等に起因する計算機の異
常発生の再発を防止し、システムの無停止性の向上が図
れる計算機システムを提供することにある。

［発明の構成］ （課題を解決するための手段） この発明は、例えば複数のプロセッサ（計算機）で構成
される冗長化された計算機システムにおいて、プロセッ
サ切離しに至るようなハードウェア異常でも、多くの場
合は単一の基本動作の異常に帰結することに着目して成
されたものである。この単一の基本動作の異常の原因と
しては、故障、ノイズ、バグ等があるが、いずれによる
異常でも、他の動作との特定タイミングでのみ誤動作と
なる、という場合が少なくないことを本発明者は認識す
るに至っている。特に近年はパイプラタイミング上の問
題である可能性か一層大きい。

したがって、この種の誤動作では、ハードウェアの各基
本動作間のタイミングをずらすことができイン制御が一
般化しており、こうしたマシンではるならば、再発防止
か可能となることが多いはすである。

そこで、この発明は、例えばパイプライン中に特定周期
で「待ち状態」を生成するための機構、即ち特定周期で
真値とる１つの、またはそれぞれ相異なる周期で真値を
とる複数の第１の信号を発生する手段と、常に偽値をと
る第２の信号を発生する手段と、上記周期的に真値をと
る１つまたは複数の第１の信号および上記常に偽値をと
る第２の信号のうちからいずれか１つを選択する選択手
段と、この選択手段に対していずれを選択すべきかを指
定する選択指定手段と、ビジー信号により内部基本動作
の同期を行うビジー制御回路であって、選択手段によっ
て選択された信号が真値をとるタイミングでは無条件で
ビジー信号を発生するビジー制御回路とを持つ機構、を
各プロセッサに設け、「待ち状態」の発生をビジー制御
により行うことで、プロセッサの各基本動作間のタイミ
ングをずらして、ハードウェアの誤動作の再発を防止す
るようにしたものである。

（作用） この発明においては、プロセッサ（における例えばパイ
プライン動作）の「待ち状態」が、ビジー制御回路を用
いることで周期的に発生される構成となっている。この
周期（を決定する第１の信号）は１つだけても、或いは
複数用意して選択可能としてもよい。通常状態では、常
に偽値をとる信号（第２の信号）を選択指定手段の指定
によってビジー制御回路に与えることで、（内部処理の
過程で生じる以外の）「待ち状態」の発生を行わせず、
プロセッサ異常発生によるシステムからの切離し時に第
１の信号をビジー制御回路に与えることで、同信号で示
される周期で「待ち状態」を発生させる。この周期的な
「待ち状態」の発生により、プロセッサ内部の各基本動
作間のタイミングがずらされ、この結果、故障、ノイズ
、バグ等に起因する他の動作との特定タイミングでの誤
動作の場合には、同一誤動作の再発が防止され、そのプ
ロセッサをシステムに復帰させることが可能となる。

もし、周期（を決定する第１の信号）を複数用意してお
くならば、成る周期での「待ち状態」の発生でも同一誤
動作の再発防止が図れない場合、または別の要因で誤動
作が発生した場合に、異なる周期（現在より短い周期の
第１の信号）を選択してビジー制御回路に与えることに
より、そのプロセッサをシステムに復帰させることが可
能となる。このように、異常が発生する毎にタイミング
を段階的にずらしていくことにより、プロセッサの処理
速度を極力犠牲にすることなく、誤動作の再発防止を図
ることができる。当然、タイミングを段階的にずらすだ
けでは救済不可能な場合もあるが、その場合にはそのプ
ロセッサは最終的にシステムから切離されることになり
、異常のまま動き続けることはない。

（実施例） 以下、この発明の一実施例を、４ステージのパイプライ
ン制御を行う複数のプロセッサで構成された冗長化され
た計算機システムに適用した場合を例に、図面を参照し
て説明する。

第１図は上記プロセッサのこの発明に直接関係する部分
を抜出して示すブロック構成図である。

同図において、ＩＩはプロセッサ内の同期をとるために
用いられるクロック信号、１２−１．１２−２．１２−
３・・１２−〇はクロック信号１１を入力として、固有
のフィルタをかけることで、それぞれ異なる周期で真値
となるビジー制御のための信号（以下、ビジー制御信号
と称する）　１３−１．１３−２．１３−３＝１３−ｎ
を発生するビジー信号発生回路（以下、フィルタと称す
る）、１４は常に偽値をとり、通常状態で使用される信
号（以下、通常モード信号と称する）である。この実施
例において、上記ビジー制御信号１３−１．　１３−２
．　１３−３・・・１３−ｎのうち、信号１３−１の周
期か最も長く、以下信号１３−２、信号１３−３・・・
の順で周期か短くなり、信号１３−ｎの周期が最も短い
。ここでビジー制御信号１３−１．１３−２．１３−３
の信号波形の一例を、クロック信号１１および通常モー
ド信号１４と対比させて第２図に示す。

再び第１図を参照すると、１５はフィルタ１２−１〜１
２−ｎから出力されるビジー制御信号１３−１〜１３−
ｎ、および通常モード信号１４のうちのいずれか１信号
を選択する選択回路、１６は選択回路１５に対して選択
すべき信号を指定するだめの情報（選択指定情報）が設
定されるレジスタである。

２］は図示せぬ主記憶上の命令語群（の一部）の写しが
置かれる命令キャッシュユニット、２２はバイブライン
の命令フェッチステージを成し、命令キャッシュユニッ
ト２１から命令語をパイプラインに取込む命令フェッチ
ユニットである。２３はパイプラインのデコードステー
ジを成し、命令語をデコードするデコードユニット、２
４はパイプラインの実行ステージを成し、命令語で指定
された演算を実行する実行ユニットである。２６はパイ
プラインのライトバックステージを成し、演算結果を定
された場所に格納するライトバックユニット、３１〜３
５はパイプラインを構成する上記各ユニット２１〜２５
内のビジー制御回路である。ビジー制御回路３１〜３５
は、種々の要因によるパイプラインノ＼ザードの際に（
種々の条件により）ビジー信号４１〜４５を発生して、
対応するバイブライン内、の後続の処理を待たせる等の
同期を行うだめのものである。このビジー制御回路３１
〜３５には選択回路１５の出力信号かとジー制御の条件
の１つとして入力されており、ビジー制御回路３１〜３
５は選択回路１５の出力信号か真値をとる場合に無条件
でビジー信号４１〜４５を発生するように構成されてい
る。

次に、第１図の構成を持つ複数のプロセッサで構成され
る冗長化された計算機システムの動作を説明する。

まず、通常のシステム運用中は、各プロセッサの内部の
レジスタ１６には、通常モード信号１４の選択を指定す
るための通常状態（通常モード）を示す情報か設定され
ている。選択回路１５は、レジスタ１６に通常状態を示
す情報が設定されている場合には、フィルタ１２−１〜
１２−ｎから出力されるそれぞれ異なる周期で真値をと
るビジー制御信号１３−１〜１３−ｎ、および常に偽値
をとる通常モード信号１４のうち、通常モード信号１４
を選択する。この選択回路１５によって選択された信号
（ここでは通常モード信号１４）は、パイプラインを構
成する各ユニット２１〜２５内のビジー制御回路３１〜
３５に入力される。ビジー制御回路３１〜３５は、選択
回路Ｉ５によって選択されて入力された信号が本実施例
のように常に偽値をとる（通常モード信号工４の）場合
には、その入力信号によってはビジー信号４１〜４５を
発生することはない。

さて、以上のシステム運用中に成るプロセッサでハード
ウェア異常が検出されたものとする。

この場合、その異常発生プロセッサはハードウェア的に
或いはソフトウェア的にシステムから切離される。その
際に、当該プロセッサ内のレジスタ■６には、ビジー制
御信号１３−１の選択を指定するための第１の異常レベ
ルを示す情報が、ハードウェア的或いはソフトウェア的
に設定される。もし、システムがプロセッサ異常をオペ
レータに通知するように構成されていれば、この動作（
レジスタ１６に対する操作）はオペレータ介在でもよい
。

選択回路１５は、レジスタ■６に第１の異常レベルを示
す情報が設定されている場合には、フィルタ１２−１〜
１２−ｎから出力されるそれぞれ異なる周期で真値をと
るビジー制御信号１ｇ−１−１３−ｎ、および常に偽値
をとる通常モード信号Ｉ４のうち、最も周期の長いビジ
ー制御信号１３−１　（第２図参照）を選択する。即ち
、選択回路Ｉ５は周期的に真値を出力する。パイプライ
ンを構成する各ユニット２１〜２５内のビジー制御回路
３１〜３５は、この選択回路１５からの周期的な真値出
力（ビジー制御信号１３−１）を受け、通常のビジー制
御に加えて、この真値出力（ビジー制御信号１３−１）
に同期したビジー信号４１〜４５の発生を行う。このた
め、異常プロセッサの各パイプライン（を構成する各ユ
ニット２１〜２５）内では、各基本動作のタイミングが
ずれ、外部からみればハードウェア異常の発生時と全く
同じ動作でも、プロセッサ内部の動きは変ってくる。し
たがって、先に（発明が解決しようとする課８）および
（作用）の項で述べたように、多くのハードウェア不具
合（故障を含めて）は、上記の如くタイミングかすらさ
れることにより再発か防止されることになり、当該プロ
セッサをシステムに復帰させることかできる。

以上の動作（第１の異常レベルでのビジー制御）でもプ
ロセッサのハードウェア不具合の再発か防止できなかっ
た場合、或いは別の要因でハードウェア異常が検出され
た場合、したがって当該プロセッサが再びシステムから
切離された場合には、当該プロセッサ内のレジスタ１６
に上記と同じ手順で第２の異常レベルを示す情報が設定
される。

この第２の異常レベルを示す情報により、今度は先のビ
ジー制御信号１３−１の次に周期の長いビジー制御信号
１３−２が選択回路１５により選択されて、各パイプラ
インのユニット２１〜２５内のビジー制御回路３１〜３
５による第２の異常レベルでのビジー制御に用いられる
。もし、この第２の異常レベルでのビジー制御でもプロ
セッサのハードウェア不具合の再発が防止できなかった
場合、或いは別の要因でハードウェア異常が検出された
場合には、今度はビジー制御信号１３−３に従う第３の
異常レベルでのビジー制御か行われる。以下、同様にし
て最も周期の短いビジー制御信号１３−ｎに従う第ｎの
異常ルベルまで進んでも、なおハードウェア異常となっ
た場合には、プロセッサのシステムへの復帰は行われず
、最終的にシステムから切離される。

当然、プロセッサか異常レベルで動作中は、その性能は
何割か低下するが、機能的には保証される。しかも、シ
ステム的にみれば、即座にプロセッサを切離すよりは性
能低下も少なく、無停止性も向上する。一般にプロセッ
サ切離しとなった場合には、当該プロセッサがその時点
で実行中であった処理を他のプロセッサが引継ぐことに
なる。

しかし、ハードウェアバクに起因する異常の場合には、
従来であれば、処理を引継いだプロセッサも同じ要因で
異常となって連鎖的に切離されることになるため、シス
テム停止に至る。ところが、本実施例では、特にこのよ
うな場合において、上記した基本動作のタイミングをず
らすことでハードウェアバグを含めて救済できる可能性
が高いため、無停止性が大幅に向上する。

なお前記実施例では、異常か検出されたプロセッサにお
いてのみ、上記したビジー制御が行われるものとして説
明したが、冗長化された計算機システムが、例えば複数
のプロセッサがら成る幾つかのグループで構成され、グ
ループ単位で処理の引継ぎか行われ、グループ内では各
プロセッサが同一の処理を行うようなものである場合に
は、異常か検出されたプロセッサが属するグループ内の
全プロセッサにおいて上記のビジー制御を行うようにし
てもよい。また前記実施例では、プロセッサ異常時のビ
ジー制御を、第１の異常レベルがら順に異常か解消され
るまで段階的に行う場合について説明したが、これに限
るものではない。例えば、特定周期のビジー制御信号を
１つだけ用意し、ルベルたけのビジー制御を行うもので
あってもよい。更に前記実施例では、複数のプロセッサ
で構成される冗長化された計算機システムについて説明
したが、単体のプロセッサで構成される計算機システム
にも同様に応用可能である。

［発明の効果］ 以上詳述したようにこの発明によれば、計算機（プロセ
ッサ）の異常発生時に、計算機内部の各基本動作相互の
タイミングをすらす構成とすることにより、設計上の不
具合等に起因する計算機の異常発生の再発を防止して、
その計算機をシステムから切離さずにシステムに復帰さ
せることができるようになり、システムの無停止性を大
幅に向上することかできる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る計算機システムのプ
ロセッサ内部の構成を一部だけ抜出して示すブロック図
、第２図は同実施例で適用される各種信号の信号波形の
一例を示す図である。 １１・・・タロツク信号、１２−１〜Ｌ　２−ｎ・・・
フィルタ（ビジー信号発生回路、第１の信号発生手段）
、１３−１〜１３−ｎ・・・ビジー制御信号（第１の信
号）１４・・・通常モード信号（第２の信号）、１５・
・・選択回路、１６・・・レジスタ（選択指定手段）　
　２１・・・命令キャッシュユニット、２２・・・命令
フェッチユニット、２３・・・デコ− ライトバラ ドユニット、 クユニット、 ２４・・・実行ユニット、 ２５・・・ ３１〜３５・・・ビジー制御回路、 ４１〜４５・・・ビジー信号。

Claims (5)

【特許請求の範囲】
1. （１）少なくとも１つの計算機を持つ計算機システムに
   おいて、 上記計算機に、 特定周期で真値とる第１の信号を発生する第１の信号発
   生手段と、 常に偽値をとる第２の信号を発生する第２の信号発生手
   段と、 上記第１の信号および上記第２の信号のうちからいずれ
   か１つを選択する選択手段と、 この選択手段に対していずれを選択すべきかを指定する
   選択指定手段と、 ビジー信号により内部基本動作の同期を行うビジー制御
   回路であって、上記選択手段によって選択された信号が
   真値をとるタイミングでは無条件でビジー信号を発生す
   るビジー制御回路と、を設け、計算機内部の基本動作の
   タイミングを可変としたことを特徴とする計算機システ
   ム。
2. （２）上記選択指定手段は、通常状態において上記第２
   の信号の選択を指定し、自計算機の異常発生時に上記第
   １の信号の選択を指定するのに用いられることを特徴と
   する請求項１記載の計算機システム。
3. （３）少なくとも１つの計算機を持つ計算機システムに
   おいて、 上記計算機に、 それぞれ相異なる周期で真値とる複数の第１の信号を発
   生する第１の信号発生手段と、 常に偽値をとる第２の信号を発生する第２の信号発生手
   段と、 上記複数の第１の信号および上記第２の信号のうちから
   いずれか１つを選択する選択手段と、この選択手段に対
   していずれを選択すべきかを指定する選択指定手段と、 ビジー信号により内部基本動作の同期を行うビジー制御
   回路であって、上記選択手段によって選択された信号が
   真値をとるタイミングでは無条件でビジー信号を発生す
   るビジー制御回路と、を設け、計算機内部の基本動作の
   タイミングを可変としたことを特徴とする計算機システ
   ム。
4. （４）上記選択指定手段が、通常状態において上記第２
   の信号の選択を指定し、自計算機の異常発生時に上記複
   数の第１の信号のうちの１つの選択を指定するのに用い
   られることを特徴とする請求項３記載の計算機システム
   。
5. （５）上記選択指定手段が、上記複数の第１の信号のう
   ちの１つを選択指定することで自計算機内部の基本動作
   のタイミングを変えても自計算機の異常状態が回復しな
   い場合、または新たに異常が発生した場合には、上記複
   数の第１の信号のうち、現在選択されている信号より真
   値をとる周期が短い上記第１の信号の選択を指定するの
   に用いられ、計算機内部の基本動作のタイミングを段階
   的にずらすようにすることを特徴とする請求項４記載の
   計算機システム。