JPS63280340A

JPS63280340A - データ処理装置内の複数の組合せ論理素子を診断する装置

Info

Publication number: JPS63280340A
Application number: JP63098045A
Authority: JP
Inventors: ダニエル　イー　レノースキ; ディヴィッド　ジェイ　ガーシア
Original assignee: Tandem Computers Inc
Current assignee: Tandem Computers Inc
Priority date: 1987-04-20
Filing date: 1988-04-20
Publication date: 1988-11-17
Anticipated expiration: 2010-03-08
Also published as: JPH0721772B2; EP0289158A2; DE3855410T2; EP0289158A3; EP0289158B1; AU1473388A; AU594568B2; US4780874A; DE3855410D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、データ処理装置のための診断装置、詳細に言
えばラッチを基本とするシステムにスキャン設計を取り
入れたチップ・レベル診断装置に関するものである。

発明が解決しよう、仁する課題従来、ＩＣチップに含まれているディジタル回路（よ、
個々の部品へ接近可能であったため、手動で試験された
。時の経過とともに、１チツプ当たりの素子数が増加し
、それに対応してチップ上の部品の数に対するＩＣピン
の数の比率が減少した。

その結果、個々の素子に対する接近は、不可能ではない
にしても、−Ｊ’ｌ困難になった。

試験および保守にかかる費用が高くなり許容限界を越え
てしまったために、設計者は、試験を容易にするため各
チップの可観測性および可制御性を高めようと試みた。

「可観測性」とは、内部信号の状態を知ることができる
容易さをいい、「可制御性」とは、特定の内部信号値を
生じさせることができる容易さをいう。回路設計の可観
測性または可制御性を高める最も直接的な方法は、試験
のとき使用するため、チップにテスト・ポイン１〜すな
わち特別の回路入力および出力を導入することである。

テスト・ポイントの費用は、回路板の場合は、まあまあ
妥当なものが多いが、他方ＩＣの場合は、ｔＣピンが限
られているので、法外なものになることがある。このた
めに、外部から回路の各節点へ個別に接続する必要がな
く、スキャン・パスを使用して回路の内部節点へ接近す
る方法が考え出された。

このスキャン・パス技術においては、２つの動作モード
すなわち通常動作モードとテスト・モードを持つように
回路が設計される。テスト・モードでは、回路メモリ（
記憶）素子と典型的な組合せ回路入力および出力記憶素
子とが相互に接続されてシフト・レジスタ・チェーンに
される。回路がテスト・モードであるときは、任意のテ
ス１〜・パターンを入力素子にシフトすることが可能で
ある。１クロツタ期間の間、回路を通常モードに戻すこ
とによって、組合せ回路は、シフト・レジスタの内容に
基づいて動作し、その結果を出力素子に記憶することが
できる。そのあと回路をテスト・モードにすれば、シフ
ト・レジスタの内容をシフトアウトし、その内容と正し
い応答を比較することが可能である。

スキャン・パスを提供する１つのやり方は、回路フリッ
プフロップを相互に接続して、シフト・レジスタを作る
ことである。フリップフロップの重要な特徴は、１つの
フリップフロップの出力を次のフリップフロップのデー
タ入力に直接接続することによって、シフト・レジスタ
を構成できることである。都合の悪いことに、フリップ
フロップに基づくスキャン・パスは、ある種の技術、た
とえばＭＯＳ技術では効率が悪かったり、実行が容易で
なく、多重非重複パルス列を使用してシステムを実行さ
せなければならない事情がある。さらにフリップフロッ
プを用いるスキャン・パスは、クロック信号の変動の影
響を受けやすいので、クロックスキューや信号伝播時間
、制御するのが極めて難しいその他のハードウェア側の
要因を注意深く考慮する必要がある。

もう１つのスキャン・パス技術は、フリップフロップの
代わりにシフ１へ・レジスタ素子として、レベル感受素
子たとえばラッチを使用する。この技術の例は、ＩＢＭ
が用いている°゛レベル感受スキャン設３ド　（ｌｅｖ
ｅｌ　５ｅｎｓｉｔｉｖｅ　５ｃａｎ　ｄｅｓｉｇｎ　
）である。しかし都合の悪いことに、テストのためにシ
ステム・ラッチをシフト・レジスタに直接再構成するこ
とはできない。代わりに、ラッチ・レジスタをシフト・
レジスタに変換するには、各ラッチを専用デュアル人力
ラッチに変換し、そして各レジスタ段の間に追加ラッチ
を配置する必要がある。得られた構造は、動作させるの
に３個のクロックが必要であり、システムが通常モード
かテスト・モードかに従って、各クロックを慎重に制御
し、異なる時間に動作させなければならない。また制御
論理は、クロックスキューを大きくする。

以下に挙げた文献は、レベル感受スキャン設計技術を論
じており、本発明に関係があると思われるものである。

Ｄｏｎａｌｄ　　Ｋｏｍｏｎｙｔｓｋｙ、　　”ＬＳＩ
　　５ｅｌｆ　　Ｔｅ５ｔ　　ＵｓｉｎｇＬｅｖｅｌ　
５ｃａｎ　ｄｅｓｉｇｎ　ａｎｄ　Ｓｉｇｎａｔｕｒｅ
　Ａｎａｌｙｓｉｓ−１９８２１ＥＥＥ　Ｔｅ５ｔ　Ｃ
ｏｎｆｅｒｅｎｃｅ、Ｐａｐｅｒ　１４．３；Ｅ、ｂ、
Ｅｉｃｂｅｌｂｅｒｇｅｒ、Ｔ、Ｗ、Ｗｉｌｌｉａｍｓ
、　”＾ＬｏｇｉｃＤｅｓｉｇｎ　５ｔｒｕｃｔｕｒｅ
　Ｆｏｒ　ＬＳＩ　Ｔｅ５ｔａｂｉｌｉＬｙ”　＃１４
Ｄｅｓｉｇｎ　　八ｕｔｏ＋ｎａｔｉｏｎ　　Ｃｏｎｆ
ｅｒｅｎｃｅ　　、１９７７；■、讐、Ｗｉｌｌｉａｍ
ｓ、”Ｄｅｓｉ８ｎ　　ｆｏｒ　　Ｔｅ５ｔａｂｉｌｉ
ｔｙ　　−−＾５ｕｒｖｅｙ”ｊＥＥＥ　Ｔｒａｎｓａ
ｖｔｉｏｎｓ　ｏｎ　Ｃｏｍｐｕｔｅｒｓ、Ｖｏｌ、Ｃ
−３１，Ｎｏ、３．　Ｊｕｎｅ　１９８０；Ｋｏｎｅｍ
ａｎｏ、Ｍｕｃｌｔａ　＆　　ＺｗｉｕＪｌ＋ｏｆＴ、
“Ｂｕｉｌｔ−ｉｎ　　１’ｅｓＬｆｏｒ　Ｃｏｍｐｌ
ｅｘ　Ｄｉｇｉｔａｌ　ｆｔｅｇｒａｔｅｄ　Ｃ１ｒｃ
ｕｉｔｓ”。

１１ＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ　５ｔ
ａｔｅ　Ｃ１ｒｃｕｉｔｓ、　Ｖｏｌ、５Ｃ−１５，Ｎ
Ｏ，３，Ｊｕｎｅ　　１９８０；Ｅ、ｊ、ＭｃＣＩｕｓ
ｋｅｙ、”Ａ　５ｕｒｖｅｙ　ｏｆ　Ｄｅｓｉｇｎ　ｆ
ｏｒ　Ｔｅ５ｔａｂｉｌｉｔｙ　　５ｃａｎ　　Ｔｅｃ
ｈｎｉｑｕｅｓ、”ＶＬＳＩ　　５ｙｓＬｅ＋ｎ　　Ｄ
ｅｓｉｇｎＭａｇａｚｉｎｅ、ＳｅｍｉｃｕＬｏｍ　　
Ｄｅｓｉｇｎ　　ＧｕｉＪｅ、Ｓｕｍｍｅｒ　　１９８
Ｂ。

課題を解決するための手段本発明は、データ処理装置のためのレベル感受診断装置
を提供するものである。本診断装置は、自走非重複クロ
ックを２個必要とするだけで、ソフトウェアに基づく許
容信号によって制御することができる。本発明の一実施
例では、シフｉ〜・レジスタ・チェーン内の各スキャン
・ユニットは、゛フェーズＢ′″パルス列信号に応じて
入力端子から出力端子へ信号を転送する複数のレベル感
受素子で構成されている。通常動作モードにおいて各デ
ータ・ラッチの入力端子へ実行データを伝達するために
、各データ・ラッチにはマルチプレクサが接続されてい
る。テスト・モードでは、マルチプレクサがあるデータ
・ラッチの出力端子から隣のデータ・ラッチの入力端子
へ信号を伝達し、データ・ラッチ信号がラッチ・チェー
ンを通して次々に伝達される。一連の最初のラッチはテ
スト・データ入力に接続されており、最後のラッチはテ
スト・データ出力に接続されている。

テスト・データが直列接続のラッチを通して抑制できず
に伝播することがないように、各マルチプレクサは、マ
ルチプレクサのテスト・データ入力とラッチ・チェーン
内の先行データ・ラッチの出力端子との間に配置された
テスト・ラッチを含んでいる。テスト・ラッチは、フェ
ーズＢパルス列にインタリーブされているが、重複して
いない゛°フェーズ八へ′パルス列信号によって制御さ
れる。各フェーズ＾正パルスと各フェーズＢパルスとは
交互になっている。マルチプレクサを制御するために、
スキャン許容信号が遷択ラッチを通して各マルチプレク
サへ接続され、マルチプレクサの入力に現れたテスト・
データに同期してマルチプレクサが確実に動作する。各
データ・ラッチの出力端子に存在する値を保持する必要
があるときは、凍結ラッチを通して各実行データ・ラッ
チの許容端子へ凍結信号が接続される。

実施例第１図は＃１４．Ｄｅｓｉｇｎ　Ａｕｔｏｍａｔｉｏｎ
　Ｃｏｎｆｅｒｅｎｃｅ。

１９７７に提出されたＥ、Ｇ、Ｅｉｃｂｅｌｂｅｒｇｅ
ｒ　ａｎｄ　Ｐ、Ｗ。

Ｗｉｌｌｉａｍｓの論文　１′＾Ｌｏｇｉｃ　Ｄｅｓｉ
ｇｎ　５ｔｒｕｃｔｕｒｅＦｏｒ　ＬＳＩ　Ｔｅ５Ｌａ
ｂｉｌｉｔｙ”に記載されている従来のレベル感受スキ
ャン設計のブロック図である。第１図に示すように、レ
ベル感受スキャン・ユニット４ハ端子Ｘｉ、Ｙｌ、Ｘ２
．Ｙ２で組合せ論理素子８の一部に接続されている。組
合せ論理索子８はＣＰＵ、制御器内に配置された１個ま
たはそれ以上の論理アレー、または他のデータ処理素子
であってもよい。端子Ｘｉ、Ｘ２は１組の論理アレーか
らの出力端子であってもよいし、端子Ｙｌ、Ｙ２は第２
の論理アレーに対する入力端子であってもよい。

レベル感受スキャン・ユニッ１−４が無い状態では、通
常、データは端子Ｘ１から慣用入力ラッチを通って端子
Ｙ１へ流れ、そして端子Ｘ２から端子Ｙ２へ流れる。

レベル感受スキャン・ユニット４は複数のラッチＬｌ、
Ｌ２で構成される。ラッチＬ１は、端子Ｃ１゜Ｃ２にそ
れぞれ現れたクロック信号ＣＬＯＣＫＩまたはＣＬＯＣ
Ｋ２に応じて入力端子ＩＮＩまたはＩＮ２のどちらかに
現れたデータを出力端子０ＵＴＬＩへ転送する。ラッチ
Ｌ１は、組合せ論理素子８が通常動作のときは、ＣＬＯ
ＣＫＩ信号に応じて端子１１ＪＩから端子０［ＩＴＬ１
ヘデータを転送し、テス１〜・モードのときは、ＣＬＯ
Ｃに２信号に応じて端子ＩＮ２から端子０ＵＴＬＩヘデ
ータを転送する。シフト・レジスタを形成する場合、ラ
ッチは、相互に直接接続することができないので、先行
ラッチＬＬのＯＵＴし１端子と次のラッチＬ１の入力端
子ＩＮ２との間に追加ラッチＬ２が配置される。ラッチ
Ｌ２はクロック信号ＣＬＯＣＫ３に応じて端子ｒＮＬ２
から端子０ＵＴＬ２ヘデータを転送する。したがって、
テスト・モードにおいては、最初のラッチ上１ヘテスト
・データを加え、ＣＬＯＣＫ２信号とＣＬ信号Ｋ３信号
を交互信号えることによって、レベル感受スキャン・ユ
ニット４を通してデータがシフトされる。

このように、従来のシステムは３個のクロックを必要と
し、要求された機能に従って異なる時間にそれらのクロ
ックを停止させ、開始させなければならない。

第２図は、本発明に従って、相互に接続された複数のレ
ベル感受スキャン・ユニツ１−２０．２１．２２で形成
されたスキャン・チェーン１８のブロック図である。通
常動作では、スキャン・ユニット２０が並列データ・バ
ス２３を通して基本人力実行データを受け取り、その実
行データを並列データ・バス２５を通して組合せ論理素
子２４へ伝達する。そしてスキャン・ユニット２１が並
列データ・バス２７を通して組合せ論理素子２４から実
行データを受け収り、受け取った実行データを並列デー
タ・バス２９を通じて組合せ論理素子２６へ伝達し、ス
キャン・ユニット２２が並列データ・バスＺ８を通して
実行データを受け取り、受け取った実行データを出力バ
ス３０へ伝達する。テスト・モードでは、ライン３２上
のテスト・データがスキャン・チェーン１８に入力され
、テスト・データが組合せ論理素子２４．２６で処理す
るためバス２５．２９にテスト・データが現れるまで、
スキャン・ユニット２０，２１．２２はスキャン、チェ
ーン１８を通してテスト・データを順次シフトする。

各組合せ論理素子がテスト・データに関して操作を実行
したあと、その結果はスキャン・ユニッ１〜２１．２２
にロードされ、テスト・データ出力ライン３４を通して
順次シフトアウトされる。各スキャン・ユニッｌ−２０
，２１，２２の動作は、ライン３６を通して受け１収る
スキャン選択信号、ライン４０を通して受け取る凍結（
ＦＲＥＥＺＥ）信号、ライン４４．４６を通して受け収
る２つの自走クロック・パルス列“°フェーズ八“、フ
ェーズＢ”によって制御される。フェーズＡクロック・
パルス列はフェーズＢクロック・パルス列にインタリー
ブされ、重複していない。

第３図にフェーズ八とフェーズＢの形を示す。

本発明は第３のクロックが不要であり、クロック＾、１
３は間欠操作用に設計する必要はない。

第４図および第５図に、本発明に従ってレベル感受スキ
ャン・ユニットを提供するために使用する基本レベル感
受素子たとえばラッチを示す。第４図に図示したラッチ
４８は、クロック・ライン５４に現れた信号が規定レベ
ルたとえば高値のとき、データ入力ライン５０から受け
取ったデータをデータ出力ライン５２へ伝達する慣用ラ
ッチである。第５図は、許容ライン６２とクロック・ラ
イン６４の両方に現れた信号が規定レベルであるとき、
データ入力ライン５８上のデータをデータ出力ライン６
０へ伝達する再凍結ラッチ５６を示す。したがって、許
容ライン６２は、ラッチ５６の信号ローディングを抑止
し、クロック・ライン６４上の信号に関係なく、クロッ
ク・ライン６４上の既存信号を保持する制御ラインとし
て機能する。両ラッチ４８．５６は、周知の構造をして
いる。

第６図は、第４図および第５図のラッチをどのように構
成して動作システムを作ることができるかを示す詳細な
ブロック図である。スキャン・チェーン内のすべてのス
キャン・ユニッ１〜は同一構成であるから、スキャン・
ユニット２０の構成のみを詳しく述べることにする。

レベル感受スキャン・ユニットＺＯは、ラッチ部６２と
制御部６４から成り、ラッチ部６２は、第１可凍結デー
タ・ラッチ６８と第２可凍結データ・ラッチ７０から成
る。第６図には２個のデータ・ラッチ６８゜７０を示し
であるが、システムの要求に応じて任意の数のデータ・
ラッチをレベル感受スキャン・ユニット２０内に含める
ことができる。データ・ラッチ６８．７０は、通常動作
のときには、バス２３のライン２３＾、２３Ｂ上のデー
タをバス２５のライン２５＾、２５Ｂへ伝達し、テスト
・モードのときには、ライン３２からライン３２八へデ
ータを伝達する。両データ・ラッチ６８．７０は、ライ
ン４６上のフエー　Ｂパルスを受け収るように接続され
た許容入力端子を有する。

制御部６４は、第１マルチプレクサ７４と第２マルチプ
レクサ７８から成る。各マルチプレクサ７４．．７８は
、選択ラッチと呼ばれる慣用ラッチ８０を介してスキャ
ン選択ライン３６に接続された選択入力端子を有してお
り、スキャン選択ライン３６に受け収った第１および第
２信号に従ってラッチ６８．７０へ実行データを入力す
るかテスト・データを入力するかを選択する。選択ラッ
チ８０のクロック入力端子は、ライン４４を通してフェ
ーズ八パルスを受け取るように接続されている。

マルチプレクサ７４．７８がテスト動作を許容されたと
き（共通のフェーズＢ許容信号により）、ライン３２に
現れたテスト・データがラッチ６８．７０を通して抑制
されずに伝播するのを阻止するため、テスト・データ・
ラッチと呼ばれる慣用ラッチ８４が第１データ・ラッチ
６８のデータ出力端子とマルチプレクサ７８のテスト・
データ入力端子の間に配置されている。テスト・データ
・ラッチ８４は、テスト・データ入力ライン３２とマル
チプレクサ７４のテスト・データ入力端子との間にも配
置されている。２個のテスト・データ・ラッチ８４の許
容入力端子は、ライン４４を通じてフェーズ八パルスを
受け取るように接続されている。

特定の時間にデータ・ラッチ６８．７０の動作を抑止し
、バス２５のライン２５＾、２５Ｂに存在するデータを
保持するために、各データ・ラッチ６８．７０の許容入
力端子は、ＯＲゲート８８と、凍結ラッチと呼ばれる慣
用ラッチ９２を介して凍結ライン４０に接続されている
。凍結ラッチ９２のクロック入力端子は、ライン４４上
のフェーズ式パルスを受け取るように接続されている。

通常動作のときには、スキャン選択ライン３６に低値信
号が加えられ、凍結ライン４０に低値信号が加えられる
。そのあと各フェーズＢパルスに応じてライン２３＾、
２３Ｂ上の実行データがデータ・ラッチ６８．７０を介
してライン２５＾、２５Ｂへ並行して転送される。テス
ト・モードのときには、スキャン選択ライン３６に高値
信号が加えられ、テスト・データ人力ライン３２にテス
ト・データが与えられる。

テスト・データ・ラッチ８４がフェーズΔパルスを受け
取ると、ライン３２に現れたテスト・データがマルチプ
レクサ７４を介して第１のデータ・ラッ・チロ８の入力
端子へ伝達される。同時に、第１データ・ラッチ６８の
実行データ出力ライン２５１１上のデータかマルチプレ
クサフ８を介して第２のデータ・ラッチ７０の入力端子
へ伝達される。そのあとデータ、ラッチ６８．７０がラ
イン４６上のフェーズＢパルスを受け取ると、テスト・
データがテスト・データ出力ライン３２＾へ、そしてマ
ルチプレクサ７８のテスト・ラッチ８４の入力端子ヘシ
フトされる。そのあとテスト・データの次のビットがマ
ルチプレクサ７４のテスト・ラッチ８４に受け取られ、
処理が続行する。このように、テスト・データは、テス
ト・データ入力ライン３２からマルチプレクサ７４、第
１データ・ラッチ６８、マルチプレクサ７８、第２デー
タ・ラッチ７０を通ってテスト・データ出力ライン３２
＾へ流れる。

フェーズ八パルス列をラッチ部６２／＼、そしてフェー
ズＢパルス列を制御部６４へ与えることが望ましいこと
がある。この可能性に備えて、２種類のレベル感受スキ
ャン・ユニットを使用してスキャン・チェーンを形成す
ることができる。スキャン・チェーン内のラッチの関係
を明らかにするために、第７Ａ図〜第７Ｃ図および第８
Ａ図〜第８Ｃ図に記載した規則を使用することにする。

第７Ａ図は、スキャン・ユニットのラッチ部がフェーズ
八パルス列を受け収り、スキャン・ユニットの制御部が
フェーズＢパルス列を受け収るようになっている゛フェ
ーズ＾″スキャン・ユニットを示す。第７Ｂ図は、ロー
ディングがフェーズ八パルス列によって許容される°“
フェーズ＾′°憤用ラッチを示す。第７Ｃ図は、フェー
ズ八パルス列によって許容され、凍結ラインに加えられ
た信号によって抑止される“フェーズ＾″′可凍結ラッ
チを示す。タイミングのために、ラッチの許容入力端子
にフェーズＢ慣用ラッチが配置されている。同様に、第
８Ａ図は、スキャン・ユニットのラッチ部がフェーズＢ
パルス列を受け取り、スキャン・ユニットの制御部がフ
ェーズ八パルス列を受け取るようになっている“フェー
ズＢ１１スキャン・ユニットを示す（したがって、スキ
ャン・ユニッ１−２０はフェーズロスキャン・ユニット
である）。第８Ｂ図は、ローディングがフェーズロバル
ス列によって許容される゛°フェーズＢ″慣用ラッチを
示す。第８Ｃ図は、フェーズＢパルス列によって許容さ
れ、凍結ラインに加えられた信号によって抑止される“
フェーズＢ１１可凍結ラツチを示す。タイミングのため
に、ラッチの許容入力端子にフェーズ＾慣用ラッチが配
置されている。フェーズ＾およびフェーズＢの両スキャ
ン・ユニットの使用を例示する一般的な装置を第９図に
示す。

一／ｆｆｌに、フェーズロスキャン・ユニットのスキャ
ン・チェーンは、特別の論理素子を用いず直接フックア
ップすることができる。しかし、設計にフェーズ八スキ
ャン・ユニットが含まれていれば、第９図に示すように
、フェーズロスキャン・ユニッｌ〜の間にフェーズ八ス
キャン・ユニットのスキャン入力を供給する追加ラッチ
分配置しなければならない。この追加ラッチが必要なの
は、フェーズ八スキャン・ユニットがテスト・データ入
力ラインに最初に現れたデータをスキャン・ユニットに
転送できるようになる前に、フェーズ八スキャン・ユニ
ットのテスト・データ出力端子上のデータが、フェーズ
八スキャン・ユニットのフェーズ８制御部を通して直ち
に伝播し、その結果ビットが消えてしまうということが
ないようにするためである。これは、スキャン選択信号
がフェーズ＾パルスのとき好ましい高値になって、フェ
ーズ八スキャン・ユニットが前のフェーズ八スキャン・
ユニットの出力を記憶する前に、フェーズロスキャン・
ユニットの出力を変えるために起きる。この現象は、第
１０図のタイミング図を参照すれば容易に理解すること
ができよう。

本発明によるスキャン・ユニットを使用して得られる重
要な利益は、従来のシステムと異なり、システム内のす
べてのラッチをスキャン・ユニットに変換する必要がな
いことである。大幅なコスＩ・節減を実現するために、
第１１図に示すように、特定フェーズの一部または全部
のスキャン・ユニットを同じフェーズをもつ慣用ラッチ
すなわち可凍結ラッチで置き換えることができる。第１
１図では、すべてのフェーズ八スキャン・ユニットがフ
ェーズ＾慣用ラッチで置き換えられている。

システムは可観測性を少し損なうけれども、各フェーズ
Δラッチの状態が先行するフェーズロスキャン・ユニツ
１−の内容で決まるので、可制御性は影響を受けない。

しかしシステムの逐次性を保つために、フェーズ＾慣用
ラッチとフェーズロスキャン・ユニットを交互にしなけ
ればならない。

ときには、論理の流れすなわちフェーズ　＾スキャン可
能ラッチのオーバーヘッドのために、全フェーズ＾ラッ
チを慣用ラッチに変換することは許されない。この−例
は、多数のフェーズΔラッチが存在し、論理関数をゲー
トする必要があるレジスタ・ファイルであろう。第１２
図に、そのようなレジスタ・ファイルの構造の概略を示
す。

ゲート付きスキャン不能ラッチを使用すると、可観測性
および可制御性が低下する。しかし、もしこのようにフ
ェーズ式ラッチのみを使用すれは、（１）凍結信号でゲ
ートされるフェーズΔのロード制御を持つこと、（２）実行モードの１サイクルのため機械がクロックさ
れるとき、選択されゲートされたフェーズ式ラッチの内
容をスキャン可能ラッチから読み収り、または書き込む
ことができるように、システムのスキャン可能ラッチに
入れることができる独自のパターンのスキャン可能デー
タを持つこと、によって、ゲートされる各フェーズ式ラッチを観測する
ことができ、制御することができる。

回路設計者は、構成部品たとえば＾１０に埋め込まれた
慣用ラッチに出会うことがある。もし埋め込まれた慣用
ラッチがフェーズＢ慣用ラッチであれば、そのラッチは
、全フェーズＢ慣用ラッチがフェーズロスキャン・ユニ
ットで置き換えらる本システムのルールに反するが、第
１３図に示すように、埋め込まれたフェーズＢ慣用ラッ
チの前にフェーズロスキャン・ユニットを配置すること
で、このルールを満すことができる。フェーズロスキャ
ン・ユニットは、可観測性および可制御性を元の状態に
戻す、しかし埋め込まれたフェーズＢ　ｆｆｉ用ラッチ
とフェーズロスキャン・ユニットは、フェーズＢクロッ
ク・・パルスの間、制御信号の通過を許すので、システ
ムの動作に影響を及ぼさない。

埋め込まれたフェーズＢ慣用ラッチの前にフェーズロス
キャン・ユニットを使用するという上記の要求には、例
外があって、フェーズ八スキャン・ユニットの制御部内
の慣用フェーズＢラッチの前にフェーズロスキャン・ユ
ニットを置く必要はない。これを第１４図に示す。

最後に、回路の特定箇所にフェーズロスキャン・ユニッ
トを使用するのが望ましくなければ、フェーズロスキャ
ン・ユニットを、フェーズ＾可凍結ラッチまたはフェー
ズ八スキャン・ユニットが後に置かれたフェーズＢ慣用
ラッチで置き換えることができる。これを第１５図に示
す。

以上本発明の好ましい実施例について説明したが、この
分野の専門家はいろいろな修正を思い浮かべるであろう
。したがって上記の説明は特許請求の範囲に記載された
発明の範囲を限定するものと解すべきではない。

次に特許請求の範囲の記載事項を補完説明する。

（、）　　請求項１について、第１スキヤン・ユニットの第１実行データ・レベル感受
素子の入力端子は、第２スキヤン・ユニットの第２実行
データ・レベル感受素子の出力端子から信号を受け収る
ように接続されている。

多重送信手段は、組合せ論理素子から関連する実行デー
タ・レベル感受素子の入力端子へ信号を選択的に伝達す
る。

診断装置は、さらに、許容信号に応じて第１実行データ
・レベル感受素子から多重送信手段へ信号を伝達するた
め、許容入力手段と多重送信手段と第１実行データ・レ
ベル感受素子に接続されたテスト・データ・レベル感受
素子を備えている。

許容入力手段は、フェーズ八パルス列と呼ばれる第１連
続パルス列を受け収る第１パルス入力手段と、第１パル
ス列のパルスと重複せずにインタリーブされ、第１パル
ス列の各正パルスと交互になっているフェーズＢパルス
列と呼ばれる第２連続パルス列を受け取る第２パルス入
力手段で構成されている。

実行データ・レベル感受素子は、実行データ・ラッチと
呼ばれるラッチである。

実行データ・ラッチは、第２パルス入力手段に接続され
ている。

テスト・データ・レベル感受素子は、テスト・データ・
ラッチと呼ばれるラッチである。

テスト・データ・ラッチは、第１パルス信号に応じて第
１実行データ・ラッチから多重送信手段へ信号を伝達す
るため、第１パルス入力手段に接続されている。

多重送信手段は、選択信号源から第１および第２選択信
号を受け収る選択入力端子を有し、第１選択信号に応じ
て第１実行データ・ラッチの出力端子から前記第２実行
データ・ラッチの入力端子へ信号を伝達し、そして第２
ｉ！！択信号に応じて組合せ論理素子から関連する実行
データ・ラッチの入力端子へ信号を伝達する。

診断装置は、さらに、許容入力手段、選択信号源および
選択入力端子に接続され、許容信号に応じて選択信号を
選択入力端子へ伝達する選択レベル感受素子を備えてい
る。

選択レベル感受素子は、選択ラッチと呼ばれるラッチで
ある。

選択ラッチは、第１パルス入力手段に接続されている。

第１および第２実行データ・ラッチは、凍結信号源から
凍結信号を受け取る凍結端子を有しており、第１および
第２データ・ラッチは、凍結信号に応じてそれぞれの出
力端子に所定の信号を保持する。

診断装置は、さらに、凍結信号源、凍結端子および許容
入力手段に接続され、許容信号に応じて凍結信号を凍結
端子へ伝達する凍結レベル感受素子を備えている。

凍結レベル感受素子は、凍結ラッチと呼ばれるラッチで
ある。

凍結ラッチは、第１パルス入力手段に接続されている。

（ｂ）　　請求項２について、フェーズ式スキャン・ユニットの第１フェーズ＾実行デ
ータ・ラッチの入力端子は、フェーズロスキャン・ユニ
ットの第２フェーズＢ実行データ・ラッチの出力端子か
ら信号を受け取るように接続されている。

フェーズロスキャン・ユニットの第１フェーズＢ実行デ
ータ・ラッチの入力端子は、フェーズ式スキャン・ユニ
ットの第２フェーズ八実行データ・ラッチの出力端子か
ら信号を受け取るように接続されている。

診断装置は、さらに、第２フェーズパラツチの出力端子
と第１フェーズＢラツチの入力端子の間に配置され、フ
ェーズ式パルスに応じて第２フェーズ＾ラツチの出力端
子から第１フェーズＢラツチの入力端子へ信号を伝達す
るように第１人力手段に接続された通常ラッチを備えて
いる。

（ｃ）　　請求項３について、診断装置は、さらに、組合せ論理素子からフェーズ八実
行データ・ラッチの出力端子への信号伝達を選択的に抑
止する手段を備えている。

抑止手段は、フェーズロスキャン・ユニットの出力端子
に接続されている。

診断装置は、さらに、関連する組合せ論理素子と第２パ
ルス入力手段とに接続され、フェーズＩ３パルス列の各
パルスに応じて入力端子からフェーズＢ実行データ・ラ
ッチの出力端子および組合せ論理素子へ信号を伝達する
フェーズＢ実行データ・ラッチを備えており、フェーズ
Ｂ実行データ・ラッチの各入力端子は、関連するフェー
ズロスキャン・ユニットの関連する出力端子から信号を
受け取るように接続されている。

【図面の簡単な説明】

第１図は、レベル感受スキャン・ユニットを組み入れた
従来の診断装置のブロック図、第２図は、２つの組合せ
論理素子の間に配置された、本発明によるレベル感受ス
キャン・ユニットのブロック図、第３図は、本発明に使用されるタイミング・パルスを示
す図、第４図は、本発明を構成するため使用した慣用ラッチの
ブロック図、第５図は、本発明を構成するため使用した可凍結ラッチ
のブロック図、第６図は、第２図のレベル感受スキャン・ユニットの詳
細ブロック図、第７Ａ図、第７Ｂ図、第７Ｃ図は、それぞれ本発明によ
るフェーズ式スキャン・ユニット、フェーズへ憤用ラッ
チ、フェーズへ可凍結ラッチのブロック図、第８Ａ図、第８Ｂ図、第８Ｃ図は、それぞれ本発明によ
るフェーズロスキャン・ユニット、フェーズＢ慣用ラッ
チ、フェーズＢ可凍結ラッチのブロック図、第９図１よ、本発明によるチップ・レベル・スキャン・
バスのブロック図、第１０図は、フェーズロスキャン・ユニットとフェーズ
式スキャン・ユニットの間にフェーズ＾慣用ラッチを使
用した場合を示すブロック図とタイミング図、第１１図は、フェーズ＾慣用ラッチとフェーズロスキャ
ン・ユニツ）〜を交互に使用した場合を示すブロック図
、第１２図は、ラッチ制御部がフェーズロスキャン・ユニ
ットから入力を受け取るとき、再凍結フェーズ＾ラッチ
を使用した場合を示すブロック図、第１３図は、埋め込
まれた慣用フェーズＢラッチの前にフェーズロスキャン
・ユニットを使用して場合を示すブロック図、第１４図は、フェーズ式スキャン・ユニッ）・の制御部
に埋め込まれた慣用フェーズＢラッチの前にフ二−ズＢ
スキャン・ユニットを使用する場合の冗長度を示すブロ
ック図とタイミング図、第１５図は、フェーズロスキャ
ン・ユニットを、フェーズ式スキャン・ユニットが後に
続くフェーズＢ慣用ラッチで置き換えた場合を示すブロ
ック図とタイミング図である。符号の説明４・・・レベル感受スキャン・ユニット、８・・・組合
せ論理素子、　１８・・・スキャン・チェーン、２０．
２１．２２・・・レベル感受スキャン・ユニット、２３
・・・並列データ・バス、２４・・・組合せ論理素子、
２５・・・並列データ・バス、２６・・・組合せ論理素
子、２７．２８．２９・・・並列データ・バス、３０・
・・出力バス、３２・・・テス１〜・データ入力ライン、３２＾、３４
・・・デスト・データ出力ライン、３６・・・スキャン
選択信号ライン、４０・・・凍結信号ライン、４４・・・フェーズ＾クロック・パルス列、４６・・・
フェーズＢクロック・パルス列、４８・・・ラッチ、　
　　　　５０・・・データ入力ライン、５２・・・デー
タ出力ライン、５４・・・クロック・ライン、５６・・
・可凍結ラッチ、　　５８・・・データ入力ライン、６
０・・・データ出力ライン、６２・・・許容ライン、６
４・・・クロック・ライン、６２・・・ラッチ部、６４
・・・制御部、６８・・・第１可凍結データ・ラッチ、７０・・・第２
可凍結データ・ラッチ、７４・・・第１マルチプレクサ
、７８・・・第２マルチプレクサ、８０・・・慣用ラッチ、８４・・・慣用ラッチ、８８・
・・ＯＲゲート、　　　９２・・・慣用ラッチ。ＦＩＧ、Ｊ。ＦＩＧ、Ｊ。フェーズ＾ｎＧ、、３゜ＦＩＧ、Ｊ＾、　　　　　　　　　ＦＩＧＪＬＦＩＧ、
、７Ｂ、　　　　　　　　　ＦＩＧ、−８１ＦＩＧ、Ｊ
Ｃ，ＦＩＧ、ＪＣ。ＦＩＧ、ＪＯ。ロ：ラッチぴ；集結されたために保持されｂ値を示す。ＦＩｉＪ４゜

Claims

【特許請求の範囲】

（１）データ処理装置内の複数の組合せ論理素子を診断
する装置であって、（ａ）連続する周期的許容信号を受け取る許容入力手段
と、（ｂ）関連する複数の組合せ論理素子に接続された複数
のスキャン・ユニット、で構成され、前記各スキャン・ユニットは、前記許容入
力手段に接続され、それぞれが前記許容信号に応じて入
力端子から出力端子へ組合せ論理信号を転送する手段を
有する複数の実行データ・レベル感受素子と、前記各実行データ・レベル感受素子に接続され、前記許
容信号に応じて第１および第２実行データ・レベル感受
素子を介して信号が順次伝達されるように、第１実行デ
ータ・レベル感受素子の出力端子から第２実行データ・
レベル感受素子の入力端子へ信号を選択的に伝達する多
重送信手段、を備えていることを特徴とする診断装置。
（２）データ処理装置内の複数の組合せ論理素子を診断
する装置であって、（ａ）フェーズＡパルス列と呼ばれる第１連続パルス列
を受け取る第１パルス入力手段、（ｂ）第１パルス列の
パルスと重複せずにインタリーブされ、第１パルス列の
各正パルスと交互になっているフェーズＢパルス列と呼
ばれる第２連続パルス列を受け取る第２パルス入力手段
、（ｃ）前記第１パルス入力手段に接続され、それぞれが
前記フェーズＡパルスに応じて入力端子から出力端子へ
信号を転送する手段を有する複数のフェーズＡ実行デー
タ・ラッチと、前記各フェーズＡ実行データ・ラッチに
接続され、（イ）フェーズＡパルスに応じて前記第１およ
び第２実行データ・ラッチを通して信号が順次伝達され
るように、第１多重送信信号に応じて第１フェーズＡ実
行データ・ラッチの出力端子から第２フェーズＡ実行デ
ータ・ラッチの入力端子へ信号を選択的に伝達し、（ロ
）フェーズＡパルスに応じて組合せ論理素子から前記第
１および第２フェーズＡ実行データ・ラッチを通して組
合せ論理信号が並列に伝達されるように、第２多重送信
信号に応じて組合せ論理素子から関連するフェーズＡ実
行データ・ラッチの関連する複数の入力端子へ複数の信
号を選択的に伝達する第１の多重送信手段、とで構成され、関連する組合せた論理素子に接続された
フェーズＡスキャン・ユニット、（ｄ）前記第２パルス入力手段に接続され、それぞれが
前記フェーズＢパルスに応じて入力端子から出力端子へ
信号を転送する手段を有する複数のフェーズＢ実行デー
タ・ラッチと、前記各フェーズＢ実行データ・ラッチに
接続され、（イ）フェーズＢパルスに応じて第１および第
２フェーズＢ実行データ・ラッチを通して信号が順次伝
達されるように、第３多重送信信号に応じて第１フェー
ズＢ実行データ・ラッチの出力端子から第２フェーズＢ
実行データ・ラッチの入力端子へ信号を選択的に伝達し
、（ロ）フェーズＢパルスに応じて組合せ論理素子から
前記第１および第２フェーズＢ実行データ・ラッチを通
して組合せ論理信号が並列に伝達されるように、第４多
重送信信号に応じて組合せ論理素子から関連するフェー
ズＢ実行データ・ラッチの関連する複数の入力端子へ複
数の信号を選択的に伝達する第２多重送信手段、とで構成されたフェーズＢスキャン・ユニット、を備えていることを特徴とする診断装置。
（３）データ処理装置内の複数の組合せ論理素子を診断
する装置であって、（ａ）フェーズＡパルス列と呼ばれる第１連続パルス列
を受け取る第１パルス入力手段、（ｂ）フェーズＡパル
ス列のパルスと重複せずにインタリーブされ、フェーズ
Ａパルス列の各正パルスと交互になっているフェーズＢ
パルス列と呼ばれる第２連続パルス列を受け取る第２パ
ルス入力手段、（ｃ）前記フェーズＡパルス列の各パルスに応じて組合
せ論理素子からフェーズＡ実行データ・ラッチの出力端
子へ信号を伝達するため、関連する組合せ論理素子と前
記第１パルス入力手段とに接続されたフェーズＡ実行デ
ータ・ラッチ、（ｄ）前記第２パルス入力手段に接続され、それぞれが
フェーズＢパルスに応じて入力端子から出力端子へ信号
を転送する手段を有する複数のフェーズＢ実行データ・
ラッチと、前記各フェーズＢ実行データ・ラッチに接続され、（イ）フェーズＢパルスに応じて前記第１およ
び第２フェーズＢ実行データ・ラッチを通して信号が順
次伝達されるように、第１多重送信信号に応じて第１フ
ェーズＢ実行データ・ラッチの出力端子から第２フェー
ズＢ実行データ・ラッチの入力端子へ信号を選択的に伝
達し、（ロ）フェーズＢパルスに応じて組合せ論理素子
から第１および第２フェーズＢ実行データ・ラッチを通
して組合せ論理信号が並列に伝達されるように、第２多
重送信信号に応じて組合せ論理素子から関連するフェー
ズＢ実行データ・ラッチの関連する複数の入力端子へ複
数の信号を選択的に伝達する多重送信手段、とで構成され、関連する組合せ論理素子に接続されたフ
ェーズＢスキャン・ユニット、を備えていることを特徴とする診断装置。
（４）データ処理装置内の複数の組合せ論理素子を診断
する装置であって、（ａ）フェーズＡパルス列と呼ばれる第１連続パルス列
を受け取る第１パルス入力手段、（ｂ）フェーズＡパル
ス列のパルスと重複せずにインタリーブされ、フェーズ
Ａパルス列の各正パルスと交互になっているフェーズＡ
パルス列と呼ばれる第２連続パルス列を受け取る第２パ
ルス入力手段、（ｃ）関連する組合せ論理素子と前記第１パルス入力手
段とに接続され、前記フェーズＡパルス列の各パルスに
応じて組合せ論理素子からフェーズＡ実行データ・ラッ
チの出力端子へ信号を伝達するフェーズＡ実行データ・
ラッチ、（ｄ）関連する組合せ論理素子と前記第２パルス入力手
段とに接続され、前記フェーズＢパルス列の各パルスに
応じて組合せ論理素子からフェーズＢ実行データ・ラッ
チの出力端子へ信号を伝達するフェーズＢ実行データ・
ラッチ、（ｅ）前記第１パルス入力手段に接続され、それぞれが
フェーズＡパルスに応じて入力端子から出力端子へ信号
を転送する手段を有する複数のフェーズＡ実行データ・
ラッチと、各フェーズＡ実行データ・ラッチに接続され、（イ）フェーズＡパルスに応じて第１および第２フ
ェーズＡ実行データ・ラッチを通して信号が順次伝達さ
れるように、第１多重送信信号に応じて第１フェーズＡ
実行データ・ラッチの出力端子から第２フェーズＡ実行
データ・ラッチの入力端子へ信号を伝達し、（ロ）フェ
ーズＡパルスに応じてフェーズＢ実行データ・ラッチの
出力端子から第１および第２フェーズＡ実行データ・ラ
ッチを通して信号が並列に伝達されるように、第２多重
送信信号に応じてフェーズＢ実行データ・ラッチの出力
端子から第１および第２フェーズＡ実行データ・ラッチ
の入力端子へ信号を伝達する多重送信手段、とで構成さ
れ、フェーズＢ実行データ・ラッチから信号を受け取る
ように接続されたフェーズＡスキャン・ユニット、を備えていることを特徴とする診断装置。