JPS60171545A - 論理集積回路 - Google Patents
論理集積回路Info
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- JPS60171545A JPS60171545A JP59028042A JP2804284A JPS60171545A JP S60171545 A JPS60171545 A JP S60171545A JP 59028042 A JP59028042 A JP 59028042A JP 2804284 A JP2804284 A JP 2804284A JP S60171545 A JPS60171545 A JP S60171545A
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-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- Test And Diagnosis Of Digital Computers (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、論理集積回路に関し、特にスキャンパスを有
する論理集積回路に関する。
する論理集積回路に関する。
（従来技術）
従来のこの種の論理集積回路の１例のブロック図を第１
図に示す。第１図の論理集積回路は組合せ論理回路１６
．１７と、セレクタ１８〜２１と。
図に示す。第１図の論理集積回路は組合せ論理回路１６
．１７と、セレクタ１８〜２１と。
プリップ７０ツブ２２〜２５と入力端子１，２゜３、
４． ５． ６と、出力端子７，８．９，１０゜１１と
、クロック入力端子１２と、選択信号端子１３と、スキ
ャンイン端子１４と、スキャンアウト端子１５と、電源
入力端子２６．２７とにより構成されている。
４． ５． ６と、出力端子７，８．９，１０゜１１と
、クロック入力端子１２と、選択信号端子１３と、スキ
ャンイン端子１４と、スキャンアウト端子１５と、電源
入力端子２６．２７とにより構成されている。
第１図の論理集積回路では１通常は入力端子ｌ。
２．３，４，５．６からの信号は、組み合せ論理回路１
６．信号線２８，２９，３０．３１を経て、セレクタ１
８，１９，２０．２１により選択されツリツブフロップ
２２，２３，２４．２５に供給される。、７リツプ７０
ツブ２２，２３，２４゜２５からの出力は、信号＠３６
，３７，３８゜３９ｔ−介し組み合せ論理回路１７ｔ’
経て出力端子７．８，９，１０．１１へ出力される。
６．信号線２８，２９，３０．３１を経て、セレクタ１
８，１９，２０．２１により選択されツリツブフロップ
２２，２３，２４．２５に供給される。、７リツプ７０
ツブ２２，２３，２４゜２５からの出力は、信号＠３６
，３７，３８゜３９ｔ−介し組み合せ論理回路１７ｔ’
経て出力端子７．８，９，１０．１１へ出力される。
スキャンパスを構成する場合には選択信号端子１３に選
択信号全供給することによってセレクタ１８．１９，２
０．２１を制御して信号線３２゜３３．３４．３５から
の信号を選択せしめ、スキャンイン端子１４ｅ入力とし
、スキャンアウト端子１５を出力とするシフトレジスタ
を構成し、ツリツブ７０クプ２２，２３，２４．２５の
内容をスキャンアウト端子１５から読み出したり、フリ
ップ７ｏツブ２２，２３，２４．２５にスキャンイン端
子１４からの信号をセットすることができる。
択信号全供給することによってセレクタ１８．１９，２
０．２１を制御して信号線３２゜３３．３４．３５から
の信号を選択せしめ、スキャンイン端子１４ｅ入力とし
、スキャンアウト端子１５を出力とするシフトレジスタ
を構成し、ツリツブ７０クプ２２，２３，２４．２５の
内容をスキャンアウト端子１５から読み出したり、フリ
ップ７ｏツブ２２，２３，２４．２５にスキャンイン端
子１４からの信号をセットすることができる。
この場合、７リツプ７０ツブ２２，２３，２４゜２５の
内ｇｔスキャンアウト端子１５がら読み出すと、フリッ
プ７０ツブ２２，２３，２４．２５の内容は、スキャン
イン端子１４に入力されてい友内容で書き変えられてし
まい、プリップフロップ２２，２３，２４．２５の内存
をスキャンアウト端子１５から読み出す前と後でこの論
理集積回路の内部状態が異なってしまい内部状ＬＭｔ−
保持できずスキャンテスト前への状態復旧に時間がかか
（発明の目的） 本発明の目的は、スキャンアウト端子からフリップ７０
ツブの内ｇｔ−読み出しても、その内部状態が変化しな
い論理集積回路全提供することにある。
内ｇｔスキャンアウト端子１５がら読み出すと、フリッ
プ７０ツブ２２，２３，２４．２５の内容は、スキャン
イン端子１４に入力されてい友内容で書き変えられてし
まい、プリップフロップ２２，２３，２４．２５の内存
をスキャンアウト端子１５から読み出す前と後でこの論
理集積回路の内部状態が異なってしまい内部状ＬＭｔ−
保持できずスキャンテスト前への状態復旧に時間がかか
（発明の目的） 本発明の目的は、スキャンアウト端子からフリップ７０
ツブの内ｇｔ−読み出しても、その内部状態が変化しな
い論理集積回路全提供することにある。
（発明の構成）
本発明の回路は、複数の７リツプ７０ツブと。
第１の制御信号の供給に応答して前記複数７リツプ７０
ツブ金スキヤンイン端子を入力としスキャンアウト端子
を出力とするシリアルシフトレジスタに構成する第１の
構成手段と、第２の制御信号の供給に応答して前記複数
の７リツプ７０ツブを前記シフトアウト端子全出力とし
前記シフトアウト端子からの出力信号全入力とするリン
グ状シフトレジスタに構成する第２の構成手段とを含ん
で構成される。
ツブ金スキヤンイン端子を入力としスキャンアウト端子
を出力とするシリアルシフトレジスタに構成する第１の
構成手段と、第２の制御信号の供給に応答して前記複数
の７リツプ７０ツブを前記シフトアウト端子全出力とし
前記シフトアウト端子からの出力信号全入力とするリン
グ状シフトレジスタに構成する第２の構成手段とを含ん
で構成される。
（実施例）
本発明の一実施例について図面を参照して詳細に説明す
る。
る。
第２図に本発明の一実施例のブロック図を示す。
第２図の論理集積回路は入力端子４０，４１゜４２．４
３，４４，４５． 出力端子４６，４７゜４８．４９，
５０． クロック入力端子５１．第１の選択信号端子５
２．第２の選択信号端子５３゜スキャンイン端子５４．
スキャンアウト端子５５゜組み合せ論理回路５６．５７
．セレクタ５８゜５９．６０，６１．７リツプ７０ツブ
６２，６３゜６４．６５．電源端子６６．６７により構
成される。
３，４４，４５． 出力端子４６，４７゜４８．４９，
５０． クロック入力端子５１．第１の選択信号端子５
２．第２の選択信号端子５３゜スキャンイン端子５４．
スキャンアウト端子５５゜組み合せ論理回路５６．５７
．セレクタ５８゜５９．６０，６１．７リツプ７０ツブ
６２，６３゜６４．６５．電源端子６６．６７により構
成される。
本実施例の論理集積回路は１通常は第１の選択信号端子
５２ｔ−論理“０″にして使用する。このときには、入
力信号端子４０，４１，４２，４３゜４４．４５から組
み合せ論理回路５６を通り信号線６８．．６９，７０．
７１に印加された信号がセレクタ５８，５９，６０．６
１で選択されて７リツプフロツプ６２，６３，６４．６
５に入力される。このときクロック信号端子５１にクロ
ックが入ると７リツププロツプ６２，６３，６４．６５
に入力された信号は７リツプ７ｏツブ６２，６３゜６４
．６５にセットされる。これらのフリ、ツブフロップに
セットされた信号は信号線７７．７Ｂ。
５２ｔ−論理“０″にして使用する。このときには、入
力信号端子４０，４１，４２，４３゜４４．４５から組
み合せ論理回路５６を通り信号線６８．．６９，７０．
７１に印加された信号がセレクタ５８，５９，６０．６
１で選択されて７リツプフロツプ６２，６３，６４．６
５に入力される。このときクロック信号端子５１にクロ
ックが入ると７リツププロツプ６２，６３，６４．６５
に入力された信号は７リツプ７ｏツブ６２，６３゜６４
．６５にセットされる。これらのフリ、ツブフロップに
セットされた信号は信号線７７．７Ｂ。
７９．８０．組み合せ論理回路５７ｔ−経て出力端子４
６．４７．４８，４９．５０に出力される。
６．４７．４８，４９．５０に出力される。
次にスキャンバスを構成し内容の読出しおよび書き込み
を行なうときには、第１の選択信号端子５２を論理“１
”Ｉ第２の選択信号端子５３を論理“０”にする。この
場合にはセレクタ５８゜５９．６０．６１は、信号線７
２，７３，７４゜７５からの信号ｔ”選択し、ツリツブ
フロップ６２゜６３．６４．６５は、スキャンイン端子
５４ｔ−人力とし、スキャンアウト端子５５を出力とす
るシリアルシフトレジスタとして構成される。この場合
りａツク信号端子５１にクロックが入力される毎に７リ
ツプフロツプ６２，６３，６４．６５の内容がこの順に
出力してゆきスキャンアウト端子５５から出力され、同
時にスキャンイン端子５４に印加され良信号は、クリッ
ププロップ６５゜６４．６３．６２の順にシフトしてゆ
く。このようにして論理集積回路内部の７リツプ７０ツ
ブの内容ｖｉｌ−読み出したり、プリップ７０ツブに任
意の論理値全セットすることができる。
を行なうときには、第１の選択信号端子５２を論理“１
”Ｉ第２の選択信号端子５３を論理“０”にする。この
場合にはセレクタ５８゜５９．６０．６１は、信号線７
２，７３，７４゜７５からの信号ｔ”選択し、ツリツブ
フロップ６２゜６３．６４．６５は、スキャンイン端子
５４ｔ−人力とし、スキャンアウト端子５５を出力とす
るシリアルシフトレジスタとして構成される。この場合
りａツク信号端子５１にクロックが入力される毎に７リ
ツプフロツプ６２，６３，６４．６５の内容がこの順に
出力してゆきスキャンアウト端子５５から出力され、同
時にスキャンイン端子５４に印加され良信号は、クリッ
ププロップ６５゜６４．６３．６２の順にシフトしてゆ
く。このようにして論理集積回路内部の７リツプ７０ツ
ブの内容ｖｉｌ−読み出したり、プリップ７０ツブに任
意の論理値全セットすることができる。
次に、各７リツプ７０ツブの内容全保持してかつ読み出
す場合には、第１の選択信号端子５２を論理゛１”、第
２の選択信号端子５３を論理“１”にする。このときに
はセレクタ５８，５９．６０は、信号線？２，７３．７
４からの信号を選択し、セレクタ６１はスキャンアウト
端子５５への信号すなわちフリップ７０ツブ６２の出力
信号７７を選択する。このようにすることによりフリッ
プ７０ツブ６２，６３，６４．６５はリング状のシフト
レジスタに構成される。ここで、クロック入力端子５１
にクロックが入るとフリップフロップ６２．６３，６４
．６５の内容はスキャンアウト端子５５から読み出すこ
とが出来き、さらに各フリッププロップはリング状に接
続されているのでりａツクが４同人ると７リツプ７０ツ
ブ６２゜６３．６４．６５の内容は１回転してもとにも
どる。すなわち、フリップ７０ツブ６２，６３゜６４．
６５の内容を読み出しても、またもとどう第３図に第２
図に使用するプリップ７０ツブ６２．６３，６４．６５
の詳細回路図を示す。参照数字８１，８２．８３がそれ
ぞれ入力端子、出力端子、クロック入力端子である。
す場合には、第１の選択信号端子５２を論理゛１”、第
２の選択信号端子５３を論理“１”にする。このときに
はセレクタ５８，５９．６０は、信号線？２，７３．７
４からの信号を選択し、セレクタ６１はスキャンアウト
端子５５への信号すなわちフリップ７０ツブ６２の出力
信号７７を選択する。このようにすることによりフリッ
プ７０ツブ６２，６３，６４．６５はリング状のシフト
レジスタに構成される。ここで、クロック入力端子５１
にクロックが入るとフリップフロップ６２．６３，６４
．６５の内容はスキャンアウト端子５５から読み出すこ
とが出来き、さらに各フリッププロップはリング状に接
続されているのでりａツクが４同人ると７リツプ７０ツ
ブ６２゜６３．６４．６５の内容は１回転してもとにも
どる。すなわち、フリップ７０ツブ６２，６３゜６４．
６５の内容を読み出しても、またもとどう第３図に第２
図に使用するプリップ７０ツブ６２．６３，６４．６５
の詳細回路図を示す。参照数字８１，８２．８３がそれ
ぞれ入力端子、出力端子、クロック入力端子である。
第４図に第２図に使用するセレクタ５８．５９゜６０の
詳細回路図を示す。参照数字８４．８５が入力端子、参
照数字８７が出力端子、参照数字８６が選択信号端子で
ある。選択信号端子８６に論理“ｌ”が供給されるとき
は入力端子８４に供給される信号が選択され、論理“０
”のときは入力端子８５に供給される信号が選択される
。
詳細回路図を示す。参照数字８４．８５が入力端子、参
照数字８７が出力端子、参照数字８６が選択信号端子で
ある。選択信号端子８６に論理“ｌ”が供給されるとき
は入力端子８４に供給される信号が選択され、論理“０
”のときは入力端子８５に供給される信号が選択される
。
第５図に第２図に使用するセレクタ６１の詳細回路図を
示す。参照数字８８，８９．９０が入力端子、参照数字
９１が出力端子、参照数字９２゜９３が選択信号端子で
ある。選択信号端子９２に論理“Ｏｎが供給されると入
力端子８８に供給される信号が８択され、選択信号端子
９２に論理“１”１選択信号端子９３に論理“Ｏ”が供
給されると入力端子８９に供給される信号が選択され、
選択信号端子９２に論理“１″９選択信号端子９３に論
理゛１”が供給されると入力端子９ｏに供給される信号
が選択される。
示す。参照数字８８，８９．９０が入力端子、参照数字
９１が出力端子、参照数字９２゜９３が選択信号端子で
ある。選択信号端子９２に論理“Ｏｎが供給されると入
力端子８８に供給される信号が８択され、選択信号端子
９２に論理“１”１選択信号端子９３に論理“Ｏ”が供
給されると入力端子８９に供給される信号が選択され、
選択信号端子９２に論理“１″９選択信号端子９３に論
理゛１”が供給されると入力端子９ｏに供給される信号
が選択される。
（発明の効果）
本発明には、論理集積回路内のすべてのフリップフロッ
プｉ ＩＪソング状シフトレジスタに構成できるように
し、その内容を読み出しても、読み出し前の状轢ヲ保持
できるようにし状態復旧時間を格段に短縮できるという
効果がある。
プｉ ＩＪソング状シフトレジスタに構成できるように
し、その内容を読み出しても、読み出し前の状轢ヲ保持
できるようにし状態復旧時間を格段に短縮できるという
効果がある。
第１図は従来の論理集積回路例を示すブロック１．２図
は本、Ｊヒ実施ヶｔ、オアッ。２７図。 ＠３図は、第２１図の７リツププロツプの詳細回路図、
第４図は第２図のセレクタ５８，５９．６０の詳細回路
図、第５図は第２図のセレクタ６１の詳細回路図である
。 １．２，３，４，５，６，４１，４２，４３゜４４．４
５，８１，８４，８５，８８，８９゜９０ ・−−−−
−入力端子、？、８，９，１０，１１゜４６、 ４７．
４８． ４９． ５０． ８２． ８７゜９１・・・
・・・出力端子、１２，５１．８３・・・・・・クロッ
ク入力端子、１３，５２，５３，８６，９２゜９３・・
・・・・選択信号入力端子、１４．５４・・・・・・ス
キャンイン端子、１５．５５・・・・・・スキャンアウ
ト端子、２６．２７，６６．６７・・・・・・電源入力
端子。 ２８．２９，３０，３１，３２，３３，３４゜３５．３
６，３７，３８，３９，６８，６９゜７０．７１，７２
，７３，７４，７５，７７゜７８．７９．８０・・・・
・・信号線。 を３柵 卒千個 子左侶 手続補正書（自余） ６０．５．１５ 昭和 年 月 日 １、事件の表示 昭和５９年 特 許 願第２８０４２
号２、発明の名称 論理集積回路 ３、補正をする者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田ビ
ル日本電気株式会社内 （６５９１） 弁理士 内 原 晋 ５、補正の対象 図 面 ６、補正の内容 第８図を別紙のとおり補正します。
は本、Ｊヒ実施ヶｔ、オアッ。２７図。 ＠３図は、第２１図の７リツププロツプの詳細回路図、
第４図は第２図のセレクタ５８，５９．６０の詳細回路
図、第５図は第２図のセレクタ６１の詳細回路図である
。 １．２，３，４，５，６，４１，４２，４３゜４４．４
５，８１，８４，８５，８８，８９゜９０ ・−−−−
−入力端子、？、８，９，１０，１１゜４６、 ４７．
４８． ４９． ５０． ８２． ８７゜９１・・・
・・・出力端子、１２，５１．８３・・・・・・クロッ
ク入力端子、１３，５２，５３，８６，９２゜９３・・
・・・・選択信号入力端子、１４．５４・・・・・・ス
キャンイン端子、１５．５５・・・・・・スキャンアウ
ト端子、２６．２７，６６．６７・・・・・・電源入力
端子。 ２８．２９，３０，３１，３２，３３，３４゜３５．３
６，３７，３８，３９，６８，６９゜７０．７１，７２
，７３，７４，７５，７７゜７８．７９．８０・・・・
・・信号線。 を３柵 卒千個 子左侶 手続補正書（自余） ６０．５．１５ 昭和 年 月 日 １、事件の表示 昭和５９年 特 許 願第２８０４２
号２、発明の名称 論理集積回路 ３、補正をする者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田ビ
ル日本電気株式会社内 （６５９１） 弁理士 内 原 晋 ５、補正の対象 図 面 ６、補正の内容 第８図を別紙のとおり補正します。
Claims (1)
- 【特許請求の範囲】 複数の７リツプフロツプと。 第１の制御信号の供給に応答して前記複数７リツププロ
ツプをスキャンイン端子を入力としスキャンアウト端子
を出力とするシリアルシフトレジスタに構成する８１の
構成手段と。 Ｎ２の制御信号の供給に応答して前記複数の７リツプ７
０ツブを前記シフトアウト端子を出力とし前記シフトア
ウト端子からの出力信号を入力とするリング状シフトレ
ジスタに構成する第２の構成手段とを含むことを特徴と
する論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028042A JPS60171545A (ja) | 1984-02-17 | 1984-02-17 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028042A JPS60171545A (ja) | 1984-02-17 | 1984-02-17 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60171545A true JPS60171545A (ja) | 1985-09-05 |
Family
ID=12237683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59028042A Pending JPS60171545A (ja) | 1984-02-17 | 1984-02-17 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60171545A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63280340A (ja) * | 1987-04-20 | 1988-11-17 | タンデム コンピューターズ インコーポレーテッド | データ処理装置内の複数の組合せ論理素子を診断する装置 |
| JPS6449986A (en) * | 1987-08-20 | 1989-02-27 | Nec Corp | Testing circuit for digital circuit |
| JPH01131471A (ja) * | 1987-11-16 | 1989-05-24 | Mitsubishi Electric Corp | 順序回路 |
| JPH01170873A (ja) * | 1987-12-25 | 1989-07-05 | Nec Corp | ディジタル回路の試験回路 |
| JPH0365671A (ja) * | 1989-08-02 | 1991-03-20 | Nec Corp | 半導体集積回路 |
-
1984
- 1984-02-17 JP JP59028042A patent/JPS60171545A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63280340A (ja) * | 1987-04-20 | 1988-11-17 | タンデム コンピューターズ インコーポレーテッド | データ処理装置内の複数の組合せ論理素子を診断する装置 |
| JPS6449986A (en) * | 1987-08-20 | 1989-02-27 | Nec Corp | Testing circuit for digital circuit |
| JPH01131471A (ja) * | 1987-11-16 | 1989-05-24 | Mitsubishi Electric Corp | 順序回路 |
| JP2514989B2 (ja) * | 1987-11-16 | 1996-07-10 | 三菱電機株式会社 | 順序回路 |
| JPH01170873A (ja) * | 1987-12-25 | 1989-07-05 | Nec Corp | ディジタル回路の試験回路 |
| JPH0365671A (ja) * | 1989-08-02 | 1991-03-20 | Nec Corp | 半導体集積回路 |
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