JPH02228577A - 回路試験方法およびその試験方法に適した回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、同一クロック信号によって制御される双安定
素子の縦続接続により形成された走査系列を試験するた
めに、刺戟パターンを双安定素子に書込む入力段階、組
合わせ論理素子の影響のもとに刺戟パターンから形成し
た応答パターンを対応したクロック信号の制御のもとに
走査系列に伝達する処理段階、および、応答パターンを
走査系列から順次に読出す出力段階よりなる試験過程に
より、１組の双安定素子および当該双安定素子に接続し
た１組の組合わせ論理素子よりなる回路を、走査試験の
原理を用いて、試験する方法に関するものである。

本発明は、また、かかる試験方法を使用するに適した回
路に関するものでもある。

（従来の技術） 以下にフリップフロップとする双安定素子群Ｆおよび組
合わせ論理素子群りを備えた回路であって、双安定素子
群Ｆもしくは論理素子群りの入力端を当該回路の直接入
力端または論理素子群りもしくは双安定素子群Ｆの出力
端とするとともに、双安定素子群Ｆもしくは論理素子群
りの出力端を当該回路の直接出力端または論理素子群り
もしくは双安定素子群Ｆの入力端とする回路においては
、走査試験の原理により、当該回路の試験状態において
、試験データ通路を介し、シフトレジスタを構成するよ
うに連繋して走査系列を構成するフリップフロップ群お
よび当該回路のいずれかの直接入力端に刺戟パターンを
印加する。そのために、フリップフロップ群のデータ入
力端には多重化器を前置する。当該回路が実施状態に設
定されていると、この刺戟パターンは、組合わせ論理素
子の影響のもとに並列に応答パターンに変換され、その
応答パターンのフリップフロップの入力端に現われる部
分は、クロック信号の活動部分の影響のもとに並列に走
査系列に伝達され、しかる後に、当該回路が再び試験状
態に設定されると、その部分が順次に読出され、できれ
ばそれと同時に、次の刺戟パターンが順次に走査系列に
書込まれる。

応答パターンの当該回路の直接出力端に現われる部分は
、クロック信号の活動部分に先立って照合することがで
きる。フリップフロップに書込まれた刺戟パターン中お
よび論理素子の入力端に現われる刺戟ビットは、応答パ
ターン中の応答ビットを明白に決定する。なお、刺戟パ
ターンは、例えば自動試験パターン発生器によって発生
させることができる。

しかして、走査試験の原理は、米国特許第３７６１６９
５号明細書により知られているが、この原理は、完全同
期の回路、すなわち、単一のクロック信号のみによって
駆動される回路に利用されるものであり、単一のクロッ
ク信号が全回路を駆動する場合にのみ、走査すべき全素
子の同時試験が可能である。

（発明が解決しようとする課題） したがって、複数の非同期クロック信号を使用する場合
にはつぎのような問題が生ずる。すなわち、第１クロッ
ク信号によって制御するフリップフロップの第１群が、
その第１クロック信号の活動部分の影響のもとに、応答
パターンを蓄積するや否や、このフリップフロップ群は
、最早や正確な刺戟ビットを当該回路の残余の部分に供
給し得なくなる。また、第２クロック信号によって制御
するフリップフロップの第２群においては、第２クロッ
ク信号の次の活動部分の影響のもとに不正確な応答パタ
ーンがその場合に蓄積されることになる。

この問題は、種々のクロック信号を互いに同期させるた
めの遅延機構を利用すれば解決し得るが、その遅延機構
は実際に使用するのが極めて困難であって、刺戟の複雑
さを著しく増大させる。

（課題を解決するための手段） 本発明の目的は、遅延機構を用いない走査試験に基づき
、非完全同期すなわち個別同期の回路を試験するための
試験方法を提供することにある。

かかる回路は、フリップフロップ群を少なくとも２個の
複数の副群に分割し、各副群をそれぞれ単一のクロック
信号によって制御するようにしたものであり、各副群を
制御する種々のクロック信号は互いに非同期とする。な
お、これらのクロック信号は外部からアクセスすること
ができ、個別に活動させることができる。

本発明の第１の面によれば、上述した本発明の目的は、
１組の双安定素子および当該双安定素子に接続した１組
の組合わせ論理素子を備えた回路の試験方法において、
互いに非同期の第１および第２のクロック信号によりそ
れぞれ制御する双安定素子の各縦続接続からなる第１お
よび第２の走査系列を構成し、試験過程に、第１刺戟副
パターンを前記第１走査系列に書込むとともに、第２刺
戟副パターンを前記第２走査系列に書込んで刺戟パター
ンを前記双安定素子に書込む人力段階（１）を設け、第
１試験副過程に、前記組合わせ論理素子の影響のもとに
前記刺戟パターンから形成した応答パターンの第１応答
副パターンを、他の如何なるクロック信号も存在しない
前記第１クロック信号の制御のもとに、前記第１走査系
列に伝達する前記第１走査系列用の処理段階（２ａ）、
前記第１応答副パターンを順次に読出す前記第１走査系
列用の出力段階（２ｂ）、および、前記第１刺戟副パタ
ーンを更新する前記第１走査系列用の更新段階（２ｃ）
を設けるとともに、第２試験副過程に、前記処理段階（
２ａ）における「第１」を「第２」に書換えた前記第２
走査系列用の処理段階（３ａ）、および、前記出力段階
（２ｂ）における「第１」を「第２」に書換えた前記第
２走査系列用の出力段階（３ｂ）を設けたことを特徴と
する回路試験方法によって達成される。単一のクロック
信号が各副試験過程毎に単一の活動部分を有するのであ
るから、副応答パターンがそれぞれ対応するクロック信
号に組合わせた走査系列に伝達される場合には、他の走
査系列は影響を受けない、第１の副応答パターンが読出
される場合には、シフトレジスタ群の連繋によってシフ
トレジスタの形態に構成した、対応する第１の副走査系
列に第１の副刺戟パターンが順次に書込まれ、その後に
、第２の副試験過程が開始される。

本発明の他の面によれば、回路試験方法は、前記１組の
双安定素子を互いに非同期のクロック信号により制御す
るようにして多数の走査系列に分割し、試験過程に最終
走査系列を除く全走査系列用および各走査系列用の入力
段階（１）を設け、各副試験過程に、前記処理段階（２
ａ）に類似した処理段階、前記出力段階（２ｂ）に類似
した出力段階および前記更新段階（２ｃ）に類似した更
新段階を順次に設けるとともに、最終走査系列用の最終
副試験過程に、前記処理段階（３ａ）に類似した処理段
階および前記出力段階（３ｂ）に類似した出力段階を設
けたことを特徴としており、このようにして、全フリッ
プフロップを試験することができる。

本発明回路試験方法の一面は、走査系列を多数の副走査
系列に分割し、各副走査系列が試験過程において同時に
同一副試験過程を受けるようにしたことを特徴としてお
り、このようにして、各パターンの人出力を促進するこ
とができる。

回路に動的論理を含んでいる場合には、上述の試験を行
なうに足る期間に当該回路中のデータが変らずにはいな
い。したがって、かかる場合には、すべての副刺戟パタ
ーンをその都度更新しなければならない、そのために、
本発明回路試験方法の一面においては、各処理段階に先
立ち、最先の副試験過程における処理段階を除き、全走
査系列に対して更新段階を実施すること特徴としている
。

本発明回路試験方法の他の面においては、入力段階にお
いて、各副刺戟パターンを同時にそれぞれ対応する走査
系列に順次に書込むことにより刺戟パターンの書込みを
実現することを特徴としており、このようにして入力が
促進される。

異なる長さの走査系列の場合には、副刺戟パターンの入
力がすべての走査系列に対して同時に完了するようにす
るために、互いに異なる長さの副刺戟パターンの書込み
にあたり、最長の副刺戟パターンより短い副刺戟パター
ンには、最長副刺戟パターンとそれぞれ対応する短い副
刺戟パターンとの長さの差に等しい長さの複数の擬似信
号を先行させることを特徴としている。

最終試験過程において最終側一応答パターンが読出され
てしまっている場合には、該当する試験過程に対応した
副刺戟パターンを該当する走査系列に再度書込む必要は
なく、替わりに１次の試験過程の刺戟パターンを全走査
系列に書込むことができる。したがって、本発明回路試
験方法の一面においては、試験過程の最終出力段階を次
の刺戟パターンに対する次の試験過程の人力段階と同時
に実施することを特徴としている。

さらに、かかる場合には、最長走査系列を最後に試験す
れば時間を節約し得るので、本発明回路試験方法の一面
においては、各試験過程について、互いに異なる長さの
走査系列を試験するときには、最終副試験過程の間に最
長走査系列が試験されるように一連の副試験過程を選定
することを特徴としている。

本発明による試験方法を使用するに適した回路の一実施
例は、単一の同一クロック信号により制御される双安定
素子を順次に連繋させて、その都度、各走査系列を形成
し、各走査系列毎に、最先双安定素子の入力端を試験デ
ータ入力端に接続可能にするとともに、最終双安定素子
の出力端を試験データ出力端に接続可能にする手段を備
えたことを特徴としており、このようにして、形成した
各走査系列に対する入出力が容易になる。

本発明による試験方法を使用するに適した回路の一実施
例は、直接出力端と走査系列の出力端とを多重化器を介
して結合させたことを特徴としており、これによって当
該回路の端子の個数が制限される、という利点が得られ
る。

本発明による試験方法を使用するに適した回路の他の実
施例は、試験過程において刺戟パターンを入力し、全ク
ロック信号につき交互に、他の如何なる非同期のクロッ
ク信号をも除外して、対応するクロック信号を順次に作
動させ、対応する副応答パターンを読出し、対応する副
刺戟パターンを更新するための照合素子を備えたことを
特徴としており、このようにして試験が容易になる。

（実施例） 以下に図面を参照して実施例につき本発明の詳細な説明
する。

第１図に示す順次のディジタル回路において、Ｌは組合
わせ論理素子群を表わし、Ｆ＝（Ｆｌ、　Ｆ２゜Ｆ３．
　Ｆ４）は双安定素子群を表わし、直接入力端比１２、
１３および直接出力端０１．０２を備えている。矢印を
付した線分は、種々の素子を連繋させる接続線を表わす
。互いに非同期の２クロック信号ＣＬＩおよびＣｌ３が
フリップフロップ群を制御しており、クロック信号ＣＬ
ＩがフリップフロップＦ１およびＦ２を制御し、クロッ
ク信号ＣＬ２がフリップフロップＦ３およびＦ４を制御
する。その結果、２走査系列（Ｆｌ、　Ｆ２）および（
Ｆ３．　Ｆ４）が形成される。フリ・ンプフロップ群の
入力端は論理素子群りの出力端を構成し、フリップフロ
ップ群の出力端は論理素子群りの入力端を構成し、また
、フリップフロップＦ３の出力端は回路の直接出力端０
１を構成している。

さらに、フリップフロップ群は試験データを受入れる入
力端を備えている。Ｆｌは、走査系列１の第１フリツプ
フロツプであり、外部入力端ＳＩＮ　１を介して試験デ
ータを受入れることができる。フリップフロップＦ１の
出力端は、走査系列における次のフリップフロップＦ２
の試験データ入力端に接続され、フリップフロップＦ２
の出力端は、試験データが続出される外部出力端５ＯＵ
ＴＩに接続されている。このようにして、フリップフロ
ップＦ１およびＦ２は、副刺戟パターンが順次に押し込
まれ、副応答パターンが順次に押し出されるシフトレジ
スタを構成している。なお、他の走査系列の動作もこれ
に類似している。

静的論理を用いた場合には、試験過程においてつぎのよ
うなことが行なわれる。

Ｏ該当する過程に組合わされた入力信号が入力端子に印
加される。

Ｏ入力段階において、その都度それぞれのクロック信号
の制御のもとに、組合わされた副刺戟パターンが順次に
各走査系列に書込まれる。

○　第１副試験過程において、クロック信号ＣＬＩのみ
が第１処理段階における１クロック信号周期の間活性化
され、当該回路が実施状態になる。このクロックパルス
の影響のもとに、副応答パターンが走査系列に伝達され
、その後に副応答パターンが走査系列（Ｆｌ、Ｆ２）か
ら順次に読出されて第１実施段階において照合されるが
、他の走査系列はその影響を受けず、かかる読出し動作
と同時にもとの副刺戟パターンが再び書込まれる。

○　第２副試験過程の実施が、クロック信号ＣＬ２のパ
ルスを用いて、上述と同様に行なわれ、引続いて次の試
験過程が開始される。

２個以上の非同期クロック信号を備えた回路については
、各クロック信号に対して走査系列が全く類似した態様
で形成され、各試験過程において、各走査系列に対し個
別の副試験過程が実施される。

必要ならば、長い走査系列は種々の副走査系列に分割さ
れるので、それらの副走査系列で同時にパターンの入出
力を行なうことにより時間が節約される。

動的論理の場合には、回路中のデータは１、極めて長い
期間変らずにはいないので、決まった間隔で更新しなけ
れば消滅してしまう。したがって、全走査系列を同時に
副刺戟パターンで満たさなければならず、副試験過程の
後には金剛刺戟パターンを更新しなければならない。

入力段階においてそれぞれの副刺戟パターンを対応する
走査系列に同時に書込み、各副パターンをそれぞれのク
ロック信号の制御のもとに書込むようにすると２時間を
節約することができる。副刺戟パターンの長さの相違は
、比較的短い副刺戟パターンに適当な個数の擬似信号を
先行させることによって補償することができる。

試験過程の最終出力段階を次の試験過程の入力段階に結
合させることによっても時間を節約することができ、最
長走査系列を最終副試験過程で試験した場合には、この
走査系列については、時間を費やす更新段階を行なう必
要が最早やなくなる。

フリップフロップ群に直接に接続されていない回路の出
力は、クロック信号の活動部分に先立って試験すること
ができ、そうしない場合に、対応する走査系列が当該回
路の残余の部分に不正確な刺戟ビットを与えるのを避け
ることができる。

刺戟パターンは、試験パターン自動発生器によって発生
させることができ、この発生器は、また、与えられた刺
戟パターンによって如何なる応答パターンが形成される
かも予測し、生じた誤差モデルに関連した符合の程度を
照合することもできる。

第２図に示す走査系列の構成においては、走査系列の一
部をなす２個のフリップフロップＦ１およびＦ２がクロ
ック信号ＣＬによって制御される。フリップフロップ群
のＤ入力端はそれぞれ多重化されており、正規のシステ
ムデータＳＤに加えて試験データＴＤも外部から印加さ
れる。なお、各多重化器は、外部端子を介して供給する
走査信号ＳＣによりそれぞれ制御されている。フリップ
フロップＦ１のＱ出力端は、フリップフロップＦ２の多
重化器の試験データ入力端に接続され、走査系列の直接
出力端Ｏにも接続されている。走査系列のフリップフロ
ップ群は、このようにしてシフトレジスタを構成し、こ
のシフトレジスタには、走査系列における第１のフリッ
プフロップの近傍の多重化器の試験データ入力端に接続
した外部端子を介して順次に押し込まれる。また、走査
系列における最終フリップフロップのＱ出力端に接続さ
れた外部端子を介して、組合わせ論理の影響のもとに作
製され、対応するクロック信号の活動部分の影響のもと
に当該走査系列に伝達された応答データが順次に読出さ
れる。

第３図に示ず回路は、フリップフロップ群Ｆ、組合わせ
論理素子群りおよび照合素子ＣＥを備えている。照合素
子ＣＢは、第１および第２の試験データ人力Ｔｒｉ、Ｔ
Ｉ２　、走査信号人力ＳＣ１組合わせ論理に対する直接
人力Ｉ、組合わせ論理に対する直接出力０１、直接出力
および第２試験データ出力としてスペースを節約した多
重化出力０２／Ｔｔ１２、第１試験データ出力ＴＵＩ　
、第１および第２のクロック信号ＣＬＩおよびＣＬ２に
対する入出力接続を備え、外部照合信号Ｃによって制御
される。各試験過程に対し、照合素子ＣＢは、副刺戟パ
ターンの正確な入力と、クロック信号の交互作動および
副応答パターンの読出しと、可能ならば対応する副刺戟
パターンの更新とを整合させる。なお、この照合素子Ｃ
Ｍと他の回路部分とは必ずしも単一回路内に集積されて
はいない。

全フリップフロップについての試験用クロック信号に対
する余分のクロック入力端を備えたフリップフロップの
使用は９個別の走査系列を構成する必要性をなくすが、
多（の欠点を有しており、その理由は、処理段階の後に
、全応答パターンが次の出力段階中に出力されるととも
に、全刺戟パターンが更新段階中に再び入力されなけれ
ばならなくなるからである。さらに、応答パターン出力
端からは、必要な副応答パターンを選択して取出さなけ
ればならず、複数の走査系列を使用する場合には、この
副応答パターンを対応する走査系列から直接に供給する
ことになる。

（発明の効果） 以上の説明から明らかなように、本発明によれば、双安
定素子と論理素子とからなる複数の走査系列に回路を分
割し、非同期のクロック信号によりそれぞれ制御して別
個に試験することにより、簡単な操作で短時間に回路試
験を行ない得る、という顕著な効果が得られる。

【図面の簡単な説明】

第１図は２走査系列を備えた回路を示すブロック線図、 第２図は走査系列の構成を示すブロック線図、第３図は
本発明試験方法の使用に適した回路の例を示すブロック
線図である。 Ｌ・・・組合わせ論理素子 Ｆ、　Ｆｌ〜Ｆ４・・・フリップフロップＣＢ・・・照
合素子

Claims (1)

1. 【特許請求の範囲】 １、１組の双安定素子および当該双安定素子に接続した
   １組の組合わせ論理素子を備えた回路の試験方法におい
   て、互いに非同期の第１および第２のクロック信号によ
   りそれぞれ制御する双安定素子の各縦続接続からなる第
   １および第２の走査系列を構成し、試験過程に、第１刺
   戟副パターンを前記第１走査系列に書込むとともに、第
   ２刺戟副パターンを前記第２走査系列に書込んで刺戟パ
   ターンを前記双安定素子に書込む入力段階（１）を設け
   、第１試験副過程に、前記組合わせ論理素子の影響のも
   とに前記刺戟パターンから形成した応答パターンの第１
   応答副パターンを、他の如何なるクロック信号も存在し
   ない前記第１クロック信号の制御のもとに、前記第１走
   査系列に伝達する前記第１走査系列用の処理段階 （２ａ）、前記第１応答副パターンを順次に読出す前記
   第１走査系列用の出力段階（２ｂ）、および、前記第１
   刺戟副パターンを更新する前記第１走査系列用の更新段
   階（２ｃ）を設けるとともに、第２試験副過程に、前記
   処理段階（２ａ）における「第１」を「第２」に書換え
   た前記第２走査系列用の処理段階（３ａ）、および、前
   記出力段階（２ｂ）における「第１」を「第２」に書換
   えた前記第２走査系列用の出力段階 （３ｂ）を設けたことを特徴とする回路試験方法。 ２、前記１組の双安定素子を互いに非同期のクロック信
   号により制御するようにして多数の走査系列に分割し、
   試験過程に最終走査系列を除く全走査系列用および各走
   査系列用の入力段階（１）を設け、各副試験過程に、前
   記処理段階（２ａ）に類似した処理段階、前記出力段階
   （２ｂ）に類似した出力段階および前記更新段階（２ｃ
   ）に類似した更新段階を順次に設けるとともに、最終走
   査系列用の最終副試験過程に、前記処理段階（３ａ）に
   類似した処理段階および前記出力段階（３ｂ）に類似し
   た出力段階を設けたことを特徴とする特許請求の範囲第
   １項記載の回路試験方法。 ３、走査系列を多数の副走査系列に分割し、各副走査系
   列が試験過程において同時に同一副試験過程を受けるよ
   うにしたことを特徴とする特許請求の範囲第１項または
   第２項記載の回路試験方法。 ４、各処理段階に先立ち、最先の副試験過程における処
   理段階を除き、全走査系列に対して更新段階を実施する
   ことを特徴とする動的論理を備えた回路試験用の特許請
   求の範囲第１項乃至第３項のいずれかに記載の回路試験
   方法。 ５、入力段階において、各副刺戟パターンを同時にそれ
   ぞれ対応する走査系列に順次に書込むことにより刺戟パ
   ターンの書込みを実現することを特徴とする特許請求の
   範囲第１項乃至第４項のいずれかに記載の回路試験方法
   。 ６、互いに異なる長さの副刺戟パターンの書込みにあた
   り、最長の副刺戟パターンより短い副刺戟パターンには
   、最長副刺戟パターンとそれぞれ対応する短い副刺戟パ
   ターンとの長さの差に等しい長さの複数の擬似信号を先
   行させることを特徴とする特許請求の範囲第５項記載の
   回路試験方法。 ７、試験過程の最終出力段階を次の刺戟パターンに対す
   る次の試験過程の入力段階と同時に実施することを特徴
   とする特許請求の範囲第１項乃至第６項のいずれかに記
   載の回路試験方法。 ８、各試験過程について、互いに異なる長さの走査系列
   を試験するときには、最終副試験過程の間に最長走査系
   列が試験されるように一連の副試験過程を選定すること
   を特徴とする特許請求の範囲第１項乃至第７項のいずれ
   かに記載の回路試験方法。 ９、単一の同一クロック信号により制御される双安定素
   子を順次に連繋させて、その都度、各走査系列を形成し
   、各走査系列毎に、最先双安定素子の入力端を試験デー
   タ入力端に接続可能にするとともに、最終双安定素子の
   出力端を試験データ出力端に接続可能にする手段を備え
   たことを特徴とする特許請求の範囲第１項乃至第８項の
   いずれかに記載の試験方法を行なうための回路。 １０、直接出力端と走査系列の出力端とを多重化器を介
   して結合させたことを特徴とする特許請求の範囲第９項
   記載の回路。 １１、試験過程において刺戟パターンを入力し、全クロ
   ック信号につき交互に、他の如何なる非同期のクロック
   信号をも除外して、対応するクロック信号を順次に作動
   させ、対応する副応答パターンを読出し、対応する副刺
   戟パターンを更新するための照合素子を備えたことを特
   徴とする特許請求の範囲第９項乃至第１０項のいずれか
   に記載の回路。