JPH01280842A - 走査データ路の結合 - Google Patents
走査データ路の結合Info
- Publication number
- JPH01280842A JPH01280842A JP63300465A JP30046588A JPH01280842A JP H01280842 A JPH01280842 A JP H01280842A JP 63300465 A JP63300465 A JP 63300465A JP 30046588 A JP30046588 A JP 30046588A JP H01280842 A JPH01280842 A JP H01280842A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- serial shift
- clock
- memory
- enlarged
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims description 11
- 230000007704 transition Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 9
- 238000011144 upstream manufacturing Methods 0.000 claims description 8
- 230000004044 response Effects 0.000 claims description 6
- 230000008878 coupling Effects 0.000 claims 2
- 238000010168 coupling process Methods 0.000 claims 2
- 238000005859 coupling reaction Methods 0.000 claims 2
- 238000012360 testing method Methods 0.000 description 19
- 230000001934 delay Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000012163 sequencing technique Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318552—Clock circuits details
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、全体的にはディジタルシステムのテストに向
けられており、このシステムでは、走査制御装置が、シ
ステムが故障なく機能しているか否かの指示を与える結
果記号（ｒｅｓｕｌｔ ｓｉｇｎａｔｕｒｅｓ）を生成
して、システム内に及びシステムからシフトされる（走
査される）テストパターンのシーケンスを生成する。更
に詳細には、本発明は、ディジタルシステムの、フリソ
プーフロフブ、カウンタ、ラッチ、レジスター等を実施
するのに使用される基本的メモリユニットから、拡大し
た（ｅｘ−ｔｅｎｄｅｄ）直列シフトレジスタを形成す
ることに関する。従って、そのようにして形成された拡
大した直列シフトレジスタが、「走査」中、テストパタ
ーンを受取るように動作する。本発明は、詳細には、ク
ロックキング遅延によるデータ損失を避けるために、拡
大した直列シフトレジスタのサブポーションを相互連結
することに関する。
けられており、このシステムでは、走査制御装置が、シ
ステムが故障なく機能しているか否かの指示を与える結
果記号（ｒｅｓｕｌｔ ｓｉｇｎａｔｕｒｅｓ）を生成
して、システム内に及びシステムからシフトされる（走
査される）テストパターンのシーケンスを生成する。更
に詳細には、本発明は、ディジタルシステムの、フリソ
プーフロフブ、カウンタ、ラッチ、レジスター等を実施
するのに使用される基本的メモリユニットから、拡大し
た（ｅｘ−ｔｅｎｄｅｄ）直列シフトレジスタを形成す
ることに関する。従って、そのようにして形成された拡
大した直列シフトレジスタが、「走査」中、テストパタ
ーンを受取るように動作する。本発明は、詳細には、ク
ロックキング遅延によるデータ損失を避けるために、拡
大した直列シフトレジスタのサブポーションを相互連結
することに関する。
従来の技術及び発明が解決しようとする課題ディジタル
又は論理システムは、種々のテスト信号をシステムに加
え、レスポンスにおいて生成された出力信号をモニタす
ることによりしばしばテストされて来た。この技法に加
えて、論理システムはまた、２つのモードの中の１つの
モードで機能するように選択できる基本的メモリユニッ
ト又は段階（例えば、フリップ−フロップ）を組み入れ
るように設計されてきた：それ等が標準的にはシステム
内で動作する第１のモード、及び基本的メモリユニット
のナンバーが、拡大したシフトレジスタ又はより一般的
に言うと、テストパターンを受取るための「走査ライン
」を形成するために直列に接続されている第２のモード
である。
又は論理システムは、種々のテスト信号をシステムに加
え、レスポンスにおいて生成された出力信号をモニタす
ることによりしばしばテストされて来た。この技法に加
えて、論理システムはまた、２つのモードの中の１つの
モードで機能するように選択できる基本的メモリユニッ
ト又は段階（例えば、フリップ−フロップ）を組み入れ
るように設計されてきた：それ等が標準的にはシステム
内で動作する第１のモード、及び基本的メモリユニット
のナンバーが、拡大したシフトレジスタ又はより一般的
に言うと、テストパターンを受取るための「走査ライン
」を形成するために直列に接続されている第２のモード
である。
従って良いパターンが走査ライン内に、そして走査ライ
ンから走査され、出力テストパターンが分析されて（通
常、それ等を既知の又は標準パターンと比較することに
よって）その段階のオペラビリティ及びテストした論理
の相互接続を決定する。
ンから走査され、出力テストパターンが分析されて（通
常、それ等を既知の又は標準パターンと比較することに
よって）その段階のオペラビリティ及びテストした論理
の相互接続を決定する。
典型的には、走査可能な基本的メモリュニソトは、共通
のクロック信号を分は合っている。しかし、単一の、長
い走査ラインが走査テストのために形成されなければな
らないとき問題が生ずる。
のクロック信号を分は合っている。しかし、単一の、長
い走査ラインが走査テストのために形成されなければな
らないとき問題が生ずる。
走査ラインをクロックするのに使用される共通のクロッ
ク信号は、種々の他の素子及び論理素子を通り伝えられ
、他の部分に比べて遅れて走査ラインのいくつかの部分
に到着し、そして走査ライン内で走査されるデータの起
り得る改悪（ｃｏｒｒｕｐｔｉｏｎ）を生ずることがあ
るクロッキングの不規則の可能性を生ずる。
ク信号は、種々の他の素子及び論理素子を通り伝えられ
、他の部分に比べて遅れて走査ラインのいくつかの部分
に到着し、そして走査ライン内で走査されるデータの起
り得る改悪（ｃｏｒｒｕｐｔｉｏｎ）を生ずることがあ
るクロッキングの不規則の可能性を生ずる。
この問題に関する１つの技法は、各々が互に平行であっ
て、各々が走査クロックの１又は他の異型（ｖｅｒｓｉ
ｏｎ ）によってクロックされる多数の走査ラインを形
成することである。
て、各々が走査クロックの１又は他の異型（ｖｅｒｓｉ
ｏｎ ）によってクロックされる多数の走査ラインを形
成することである。
課題を解決するための手段
従って、コモンディジタルクロック源からクロックされ
ることが可能である、単一の拡大したシフトレジスタ、
又は走査ラインを形成するような方法でディジタルシス
テムの基本的メモリユニットを相互に接続する方法が提
供される。
ることが可能である、単一の拡大したシフトレジスタ、
又は走査ラインを形成するような方法でディジタルシス
テムの基本的メモリユニットを相互に接続する方法が提
供される。
本発明によれば、ディジタルシステムの基本的メモリユ
ニットは、走査テスト中、多数の走査サブチェーン（５
ｕｂｃｈａｔｎｓ ） 、即ち多数の拡大した直列シフ
トレジスタを形成するように構成されており、各々がデ
ータ入力を有しており、そして各々が走査クロックによ
って、又は走査クロックの遅延した異型によってクロッ
クされる。サブチェーンは、単一の拡大した直列シフト
レジスタを形成するように互に結合されており、且つそ
れ等がクロックされる走査クロックの異型によって形成
されるように、拡大した直列シフトレジスタ内に位置づ
けされている二走査クロックの更に遅延した異型を受取
る走査サブチェーンが、拡大した直列シフトレジスタの
前に置かれており、一方走査クロックのより遅延の少な
い異型を受取るサブチェーンは、拡大した直列シフトレ
ジスタの後に現われる。
ニットは、走査テスト中、多数の走査サブチェーン（５
ｕｂｃｈａｔｎｓ ） 、即ち多数の拡大した直列シフ
トレジスタを形成するように構成されており、各々がデ
ータ入力を有しており、そして各々が走査クロックによ
って、又は走査クロックの遅延した異型によってクロッ
クされる。サブチェーンは、単一の拡大した直列シフト
レジスタを形成するように互に結合されており、且つそ
れ等がクロックされる走査クロックの異型によって形成
されるように、拡大した直列シフトレジスタ内に位置づ
けされている二走査クロックの更に遅延した異型を受取
る走査サブチェーンが、拡大した直列シフトレジスタの
前に置かれており、一方走査クロックのより遅延の少な
い異型を受取るサブチェーンは、拡大した直列シフトレ
ジスタの後に現われる。
更に、隣接するサブチェーンによって受取られる走査ク
ロックの異型間に実質的な相違があり、従って上流サブ
チェーンからの出力が、ラインの次のサブチェーンのデ
ータを受取るためにクロックされた時、又はその頃に変
化して、セットアツプタイムバイオレーション（ｓｅｔ
ｕｐ ｔｉｍｅ ｖｉｏｌａｔｉｏｎ）、乱調状態（ｒ
ａｃｅ ｃｏｎｄｉｔｉｏｎ ）あるいは、潜在的又は
実データ改悪（ｃｏｒｒｕｐｔｉｏｎ ）の他の原因の
可能性を生ずるとき、［デースキュー（ｄｅ−ｓｋｅｗ
） Ｊフリップ−フロップが２つのサブチェーンの間
に挿入される。デースキューフリップ−フロップは、サ
ブチェーンの１方又は他方と両立できる走査クロックの
異型によってクロックされ、これによって、上流のサブ
チェーンを下流のサブチェーンから分離する。
ロックの異型間に実質的な相違があり、従って上流サブ
チェーンからの出力が、ラインの次のサブチェーンのデ
ータを受取るためにクロックされた時、又はその頃に変
化して、セットアツプタイムバイオレーション（ｓｅｔ
ｕｐ ｔｉｍｅ ｖｉｏｌａｔｉｏｎ）、乱調状態（ｒ
ａｃｅ ｃｏｎｄｉｔｉｏｎ ）あるいは、潜在的又は
実データ改悪（ｃｏｒｒｕｐｔｉｏｎ ）の他の原因の
可能性を生ずるとき、［デースキュー（ｄｅ−ｓｋｅｗ
） Ｊフリップ−フロップが２つのサブチェーンの間
に挿入される。デースキューフリップ−フロップは、サ
ブチェーンの１方又は他方と両立できる走査クロックの
異型によってクロックされ、これによって、上流のサブ
チェーンを下流のサブチェーンから分離する。
本発明によって達成される利点の１つは、ディジタルシ
ステムの基本的メモリユニットを、多重、並列シフトレ
ジスタがあれば走査テストの制御を今までよりも簡単に
する単一の、拡大した直列シフトレジスタとして形成す
ることによって、走査テストが達成されることができる
ことである。
ステムの基本的メモリユニットを、多重、並列シフトレ
ジスタがあれば走査テストの制御を今までよりも簡単に
する単一の、拡大した直列シフトレジスタとして形成す
ることによって、走査テストが達成されることができる
ことである。
本発明のこれ等の、及び他の利点並びに面は、添付図面
を参照して理解されるべき以下の本発明の詳細な説明を
読むとき当業者において明らかとなるであろう。
を参照して理解されるべき以下の本発明の詳細な説明を
読むとき当業者において明らかとなるであろう。
実施例
今日のディジタルエレクトロニクスの現状は、ディジタ
ルシステムが、殆んど全般に集積回路素子又はチップを
組み込んでおり、各々は、非常に多数の論理素子でなけ
れば、大きな素子又はチップを保持している。しばしば
、これ等の集積回路チップは、例えば、ＡＮＤゲート、
ＯＲゲート及び個々のフリップ−フロップ、ラッチ、レ
ジスタ、カウンタ等の形の基本的メモリユニットの如き
何千、何方という論理素子を保持している。
ルシステムが、殆んど全般に集積回路素子又はチップを
組み込んでおり、各々は、非常に多数の論理素子でなけ
れば、大きな素子又はチップを保持している。しばしば
、これ等の集積回路チップは、例えば、ＡＮＤゲート、
ＯＲゲート及び個々のフリップ−フロップ、ラッチ、レ
ジスタ、カウンタ等の形の基本的メモリユニットの如き
何千、何方という論理素子を保持している。
このような集積チップによって保持された回路をテスト
する１つの形式は、当技術において「走査テスティング
」技法として知られているものを含む。この技法によれ
ば、チップ上の基本的メモリユニットのいくつかはく殆
んどすべてではなくても）、走査イネーブル信号のない
とき、例えば、それ等が、チップ上に形成された回路の
すべてのデザインの１部として機能する「標準」モード
で動作するように設計される。しかし、走査イネーブル
信号がアサートされるとき、基本的メモリユニットは、
擬似乱数テストパターンを受取るように、同期的にクロ
ックできる拡大された直列シフトレジスタを形成するよ
うに構成を変更される。
する１つの形式は、当技術において「走査テスティング
」技法として知られているものを含む。この技法によれ
ば、チップ上の基本的メモリユニットのいくつかはく殆
んどすべてではなくても）、走査イネーブル信号のない
とき、例えば、それ等が、チップ上に形成された回路の
すべてのデザインの１部として機能する「標準」モード
で動作するように設計される。しかし、走査イネーブル
信号がアサートされるとき、基本的メモリユニットは、
擬似乱数テストパターンを受取るように、同期的にクロ
ックできる拡大された直列シフトレジスタを形成するよ
うに構成を変更される。
この技法を続けて、−旦テストパターンが所定の位置に
あるとき、走査イネーブル信号はデアサートされ、そし
てディジタルシステムは、１つのクロックパルスに対し
てその標準形状で動作する。
あるとき、走査イネーブル信号はデアサートされ、そし
てディジタルシステムは、１つのクロックパルスに対し
てその標準形状で動作する。
それから走査イネーブル信号がリアサートされ、そして
次にテストパターンが拡大した直列シフトレジスタで検
査のためにシフト（又は走査）される。本発明はこの型
式のテストに向けられている。
次にテストパターンが拡大した直列シフトレジスタで検
査のためにシフト（又は走査）される。本発明はこの型
式のテストに向けられている。
さて第１図を参照すると、全体的に参照番号１０で示さ
れた拡大した直列シフトレジスタ又は走査ラインが図示
されている。走査ライン１０は、５ＣＡＮ ＥＮがア
サートされるとき、ディジタルシステムの基本的メモリ
ユニット（図示せず）から形成され、そしてここでは、
走査サブチェーン１２．１４．１６．１８．２０及び入
力フリップ−フロップ２２を含むように示されている。
れた拡大した直列シフトレジスタ又は走査ラインが図示
されている。走査ライン１０は、５ＣＡＮ ＥＮがア
サートされるとき、ディジタルシステムの基本的メモリ
ユニット（図示せず）から形成され、そしてここでは、
走査サブチェーン１２．１４．１６．１８．２０及び入
力フリップ−フロップ２２を含むように示されている。
入力フリップ−フロップ２２及び走査サブチェーン１２
乃至２０は、クロック（ＣＫ）入力を有しており、ここ
でサブチェーンを形成する基本的メモリユニットの各々
をクロックするためのクロック信号が受取られる。サブ
チェーン１２を形成する基本的メモリユニットは、サブ
チェーン２２のＣＫ大入力おいてバブルによって示され
たように−これに加えられたクロック信号の立下り又は
負に向うエツジのデータ（及び出力変化）を受取る型式
である。すべての他のサブチェーン、並びに入力フリッ
プ−フロップ２２及びデースキュー（ｄｅ−ｓｋｅｗ
）フリップ−フロップ２４が、データを受は入れ、そし
てそれ等の出力は、それに加えられたクロック信号の立
上り又は正に向う状態遷移（５ｔａｔｅ ｔｒａｎｓｉ
ｔｉｏｎ ）のとき変化する。
乃至２０は、クロック（ＣＫ）入力を有しており、ここ
でサブチェーンを形成する基本的メモリユニットの各々
をクロックするためのクロック信号が受取られる。サブ
チェーン１２を形成する基本的メモリユニットは、サブ
チェーン２２のＣＫ大入力おいてバブルによって示され
たように−これに加えられたクロック信号の立下り又は
負に向うエツジのデータ（及び出力変化）を受取る型式
である。すべての他のサブチェーン、並びに入力フリッ
プ−フロップ２２及びデースキュー（ｄｅ−ｓｋｅｗ
）フリップ−フロップ２４が、データを受は入れ、そし
てそれ等の出力は、それに加えられたクロック信号の立
上り又は正に向う状態遷移（５ｔａｔｅ ｔｒａｎｓｉ
ｔｉｏｎ ）のとき変化する。
更に第１図に図示した如く、システムクロック（Ｓ Ｙ
Ｓ ＣＬ Ｋ）が、サブチェーン１２及び２０並びに
フリップ−フロップ２２．２４のＣＫ大入力直接加えら
れる。また第１図に論理遅延１．２．３が図示されてお
り、これ等は種々の組合せ論理素子によって導入される
遅延を表わしており、これ等を通り５ＹＳＣＬＫ信号は
、種々のサブチェーンのＣＫ大入力達するように進行し
なければならない。従って５ＹＳＣＬＫの遅延異型が、
それぞれ、５ＹＳＣＬＫ−１，５ＹＳＣＬＫ−２，５Ｙ
ＳＣＬＫ−３の形で論理遅延１．２．３によって生成さ
れる。これ等の５ＹＳＣＬＫの異型、並びに５ＹＳＣＬ
Ｋ及び５ＹＳＣＬＫ （これ等が、実際に、サブチェー
ン１２をクロックする）が、５ＹＳＣＬＫとその種々の
異型との間の位相関係を示すために、第２図に図示され
ている。５ＹＳＣＬＫの各々の立上り又は正に向う状態
遷移は、初めに５ＹＳＣＬＫ−３に追従し、それから５
ＹＳＣＩＪ−２、そして次に５ＹＳＣＬＫ−１が続くこ
とに注目。
Ｓ ＣＬ Ｋ）が、サブチェーン１２及び２０並びに
フリップ−フロップ２２．２４のＣＫ大入力直接加えら
れる。また第１図に論理遅延１．２．３が図示されてお
り、これ等は種々の組合せ論理素子によって導入される
遅延を表わしており、これ等を通り５ＹＳＣＬＫ信号は
、種々のサブチェーンのＣＫ大入力達するように進行し
なければならない。従って５ＹＳＣＬＫの遅延異型が、
それぞれ、５ＹＳＣＬＫ−１，５ＹＳＣＬＫ−２，５Ｙ
ＳＣＬＫ−３の形で論理遅延１．２．３によって生成さ
れる。これ等の５ＹＳＣＬＫの異型、並びに５ＹＳＣＬ
Ｋ及び５ＹＳＣＬＫ （これ等が、実際に、サブチェー
ン１２をクロックする）が、５ＹＳＣＬＫとその種々の
異型との間の位相関係を示すために、第２図に図示され
ている。５ＹＳＣＬＫの各々の立上り又は正に向う状態
遷移は、初めに５ＹＳＣＬＫ−３に追従し、それから５
ＹＳＣＩＪ−２、そして次に５ＹＳＣＬＫ−１が続くこ
とに注目。
本発明によれば、５ＣＡＮ ＥＮがアサートされたと
き形成される全体の走査ラインにおけるサブチェーン１
２乃至２０の配分は、サブチェーンが受取る５ＹＳＣＬ
Ｋの異型によって決定される。
き形成される全体の走査ラインにおけるサブチェーン１
２乃至２０の配分は、サブチェーンが受取る５ＹＳＣＬ
Ｋの異型によって決定される。
これ等のサブチェーンは、最も遅れの少ない異型の走査
ラインを受取る。従って遅延のない異型の５ＹＳＣＬＫ
を受取るサブチェーン２０が、走査ラインの終りに置か
れている。第２図に図示された如く、最も少ない遅れの
５ＹＳＣＬＫの異型（論理遅延３による）である５ＹＳ
ＣＬＫの５ＹＳＣＬＫ−３は、サブチェーン１８によっ
て受取られて、それをサブチェーン２０のすぐ上流の次
のラインに位置づける。サブチェーン１８の上流にサブ
チェーン１６があり、これは、５ＹＳＣＬＫより１ビツ
ト遅れているが、５ＹＳＣＬＫ−１はどではない５ＹＳ
ＣＬＫ異型を受取る：そしてサブチェーン１４は、サブ
チェーン１６のすぐ上流にあり、５ＹＳＣＬＫ−１のそ
ばに置かれている（そして５ＹＳＣＬＫに対する関係−
第２図）。
ラインを受取る。従って遅延のない異型の５ＹＳＣＬＫ
を受取るサブチェーン２０が、走査ラインの終りに置か
れている。第２図に図示された如く、最も少ない遅れの
５ＹＳＣＬＫの異型（論理遅延３による）である５ＹＳ
ＣＬＫの５ＹＳＣＬＫ−３は、サブチェーン１８によっ
て受取られて、それをサブチェーン２０のすぐ上流の次
のラインに位置づける。サブチェーン１８の上流にサブ
チェーン１６があり、これは、５ＹＳＣＬＫより１ビツ
ト遅れているが、５ＹＳＣＬＫ−１はどではない５ＹＳ
ＣＬＫ異型を受取る：そしてサブチェーン１４は、サブ
チェーン１６のすぐ上流にあり、５ＹＳＣＬＫ−１のそ
ばに置かれている（そして５ＹＳＣＬＫに対する関係−
第２図）。
最後に、サブチェーンの列の最前列にサブチェーン１２
があり、従って５ＹＳＣＬＫＯ形の５ＹＳＣＩＪの最も
遅れた異型を実際に受取るように配置されている。
があり、従って５ＹＳＣＬＫＯ形の５ＹＳＣＩＪの最も
遅れた異型を実際に受取るように配置されている。
作動を説明すると、第１図に示されたように種々のサブ
チェーン１２乃至２０が形成されて、５ＣＡＮ ＥＮ
信号がアサートされる。ランダム化された（即ち、擬似
乱数的）ビットパターンが、フリップ−フロップ２２の
データ（Ｄ）に結合されている走査データ入力（ＳＤＩ
）信号ラインに加えられ、そして拡大された直列シフト
レジスタにテストパターンをロードするのに十分な多数
のパルスを加えて、５ＹＳＣＬＫ信号がアサートされる
。５ＣＡＮ ＥＮ信号がデアサートされ、システム（
即ち、基本的メモリユニット）がシングルパルスによっ
てクロックされ、５ＣＡＮ ＥＮがリアサートされ、
そして５ＹＳＣＬＫが、直列データ出力（ＳＤＯ）信号
としてテストパターンをシフト又は走査する。
チェーン１２乃至２０が形成されて、５ＣＡＮ ＥＮ
信号がアサートされる。ランダム化された（即ち、擬似
乱数的）ビットパターンが、フリップ−フロップ２２の
データ（Ｄ）に結合されている走査データ入力（ＳＤＩ
）信号ラインに加えられ、そして拡大された直列シフト
レジスタにテストパターンをロードするのに十分な多数
のパルスを加えて、５ＹＳＣＬＫ信号がアサートされる
。５ＣＡＮ ＥＮ信号がデアサートされ、システム（
即ち、基本的メモリユニット）がシングルパルスによっ
てクロックされ、５ＣＡＮ ＥＮがリアサートされ、
そして５ＹＳＣＬＫが、直列データ出力（ＳＤＯ）信号
としてテストパターンをシフト又は走査する。
５ＣＡＮ ＥＮがアサートされ、且つテストパターン
が５ＹＳＣＬＫによって拡大したシリ直列シフトレジス
タに、又はそれから走査されているとき、ラインの終り
の近くのサブチェーンは、最も少ない遅延クロックの理
由により、サブチェーンの上流前でクロックされること
に注目。これは、上流サブチェーンの出力（Ｑ）とすぐ
続くサブチェーンのデータ入力（Ｄ）との間に、セット
アツプタイム問題を生じないことを保証する。
が５ＹＳＣＬＫによって拡大したシリ直列シフトレジス
タに、又はそれから走査されているとき、ラインの終り
の近くのサブチェーンは、最も少ない遅延クロックの理
由により、サブチェーンの上流前でクロックされること
に注目。これは、上流サブチェーンの出力（Ｑ）とすぐ
続くサブチェーンのデータ入力（Ｄ）との間に、セット
アツプタイム問題を生じないことを保証する。
しかし、時折、すぐ後に続くサブチェーンをトリガする
のに使用される状態遷移（５ｔａｔｅ ｔｒａｎ−ｓｉ
ｔｉｏｎ ）と十分具なる５ＹＳＣＬＫ （又はその異
型）の状態変化にトリガされる。例えば、第１図を参照
し、且つデースキュー（ｄｅ−ｓｋｅｗ ）フリップ−
フロップ２４のないときを考えると、サブチェーン１２
は、上記の如く、そのデータ人力りにおいてデータを受
は入れ、データを内部に移動しそして５ＹＳＣＬＫの負
に向う、又は立下り状態遷移（即ち、５ＹＳＣＬＫの正
に向う状態転換）のときデータ出力（Ｑ）に状態変化を
生ずる。すぐ下流のサブチェーン１４は（デースキュー
フリップフロップ２４は、その間、存在しないことに留
意）ＳＹＳＣＬＫの正に向う状態変化のとき状態変化（
論理遅延１だけ遅れるが）を受ける。
のに使用される状態遷移（５ｔａｔｅ ｔｒａｎ−ｓｉ
ｔｉｏｎ ）と十分具なる５ＹＳＣＬＫ （又はその異
型）の状態変化にトリガされる。例えば、第１図を参照
し、且つデースキュー（ｄｅ−ｓｋｅｗ ）フリップ−
フロップ２４のないときを考えると、サブチェーン１２
は、上記の如く、そのデータ人力りにおいてデータを受
は入れ、データを内部に移動しそして５ＹＳＣＬＫの負
に向う、又は立下り状態遷移（即ち、５ＹＳＣＬＫの正
に向う状態転換）のときデータ出力（Ｑ）に状態変化を
生ずる。すぐ下流のサブチェーン１４は（デースキュー
フリップフロップ２４は、その間、存在しないことに留
意）ＳＹＳＣＬＫの正に向う状態変化のとき状態変化（
論理遅延１だけ遅れるが）を受ける。
これは、２つのすぐ隣接する基本的メモリユニットに、
同じデータを周期的に含むようにする；即ち、サブチェ
ーン１２の出力を形成する基本的メモリユニットの状態
が変化すると（ＳＹＳＣＬＫの負に向う状態遷移によっ
て）、その基本的メモリユニットの状態は、サブチェー
ン１４の入力を形成する第１の基本的メモリユニットに
受は入れられ、そしてその中に記憶される。このように
して、サブチェーン１２の最終段階、及びサブチェーン
１４の最初の段階は同じデータを有する。これは悪い走
査テスト技法である。
同じデータを周期的に含むようにする；即ち、サブチェ
ーン１２の出力を形成する基本的メモリユニットの状態
が変化すると（ＳＹＳＣＬＫの負に向う状態遷移によっ
て）、その基本的メモリユニットの状態は、サブチェー
ン１４の入力を形成する第１の基本的メモリユニットに
受は入れられ、そしてその中に記憶される。このように
して、サブチェーン１２の最終段階、及びサブチェーン
１４の最初の段階は同じデータを有する。これは悪い走
査テスト技法である。
従って、サブチェーン１２の最終段階を、サブチェーン
１４の最初の段階から分離して、そして２つのサブチェ
ーンの間に正しいデータのシーケンシングを保証するた
めに、デースキューフリップ−フロップ２４がその間に
挿入される。上記の如（、デースキューフリップフロッ
プ２４がないと、隣接するビットパターンミラーリング
（ｍｉｒｒｏｒｉｎｇ ）を生ずるか、あるいはサブチ
ェーン１４のバイオレーレジョンの前に、サブチェーン
１２のためのクロックに対して起るので、走査チェーン
１４におけるデータセントアップ／保持時間バイオレー
ションを生ずる。
１４の最初の段階から分離して、そして２つのサブチェ
ーンの間に正しいデータのシーケンシングを保証するた
めに、デースキューフリップ−フロップ２４がその間に
挿入される。上記の如（、デースキューフリップフロッ
プ２４がないと、隣接するビットパターンミラーリング
（ｍｉｒｒｏｒｉｎｇ ）を生ずるか、あるいはサブチ
ェーン１４のバイオレーレジョンの前に、サブチェーン
１２のためのクロックに対して起るので、走査チェーン
１４におけるデータセントアップ／保持時間バイオレー
ションを生ずる。
第１図は、本発明によるディジタルシステムの複数のメ
モリ素子ユニットの相互接続を図示するブロック図；及
び 第２図は、第１図に示された相互接続部分に加えられる
クロック信号の異型を図示しているタイミング線図であ
る。 １．２．３・・・・・・論理遅延 １２．１４，１６，１８．２０・・・・・・走査サブチ
ェーン ２２・・・・・・入力フリップ−フロップ２４・・・・
・・デースキューフリップーフ口ソブ図面の浄古（内′
ぶに度゛更慎、） 平成元年 月 日 特許子長官 吉 １）文 毅 殿 電１事件
の表示 昭和５３年特許願第３００４６５号２、発明
の名称 走査データ路の結合３４補正をする者 事件との関係 出ご１人 ４、代理人 ６、補正の対象 全 図 面
モリ素子ユニットの相互接続を図示するブロック図；及
び 第２図は、第１図に示された相互接続部分に加えられる
クロック信号の異型を図示しているタイミング線図であ
る。 １．２．３・・・・・・論理遅延 １２．１４，１６，１８．２０・・・・・・走査サブチ
ェーン ２２・・・・・・入力フリップ−フロップ２４・・・・
・・デースキューフリップーフ口ソブ図面の浄古（内′
ぶに度゛更慎、） 平成元年 月 日 特許子長官 吉 １）文 毅 殿 電１事件
の表示 昭和５３年特許願第３００４６５号２、発明
の名称 走査データ路の結合３４補正をする者 事件との関係 出ご１人 ４、代理人 ６、補正の対象 全 図 面
Claims (1)
- 【特許請求の範囲】 １、複数の基本的メモリユニットを有しており、そのメ
モリユニットのいくつかが、多数の拡大した直列シフト
レジスタ手段を形成するために、走査信号のアサーショ
ンに応答して選択的に配置可能であり、拡大したシフト
レジスターの少くとも第１及び第２のレジスタの各々が
それぞれ、第１及び第２のクロックによってクロックさ
れ、第１のクロックが、第２のクロックの状態遷移に対
して時間的に遅れている状態遷移を有している型式のデ
ィジタルシステムにおいて、第１の拡大した直列シフト
の出力を、第２の拡大した直列シフトレジスタ手段から
分離する装置が、 クロックに応答してメモリ入力においてデータを受取り
そして記憶するように動作可能であるメモリ手段と、 但し、記憶されたデータはそのメモリ出力に現われる、 第１の拡大した直列シフトレジスタからのデータが、第
１のクロックの所定の遷移のときメモリ手段内に一時的
に記憶され、そして入力のために、第２の拡大した直列
シフトレジスタのデータ入力に伝えられるように、第１
の拡大した直列シフトレジスタのデータ出力から第２の
拡大した直列シフトレジスタのデータ入力にメモリ手段
を結合する手段と を具備することを特徴とする装置。 ２、複数の基本的メモリユニットを含んでおり、そのメ
モリユニットのいくつかが、システムクロックによって
、又はシステムクロックの多数の遅延した異型の１つに
よってクロックされる拡大した直列シフトレジスタ手段
を形成するために、走査信号のアサーションに応答して
選択的に配置可能である型式のディジタルシステムにお
いて、拡大した直列シフトレジスタ手段を形成する方法
が、 走査信号に応答して、基本的メモリユニットによって受
取られたシステムクロックの異型によって基本的メモリ
ユニットのグループから直列シフトレジスタを形成する
こと； システムクロックの最も遅延した異型を受取る直列シフ
トレジスタが、システムクロックの遅延の少ない異型を
受取る直列シフトレジスタの拡大した直列シフトレジス
タ手段の上流にあるようにして、受取ったシステムクロ
ックの異型におって、直列シフトレジスタを拡大した直
列シフトレジスタ手段内に配置すること のステップを含むことを特徴とする方法。 ３、複数の基本的メモリユニットを有しており、そのメ
モリユニットのいくつかが、多数の拡大した直列シフト
レジスタ手段を形成するために、走査信号のアサーショ
ンに応答して選択的に配置可能であり、拡大したシフト
レジスタの少くとも第１及び第２のレジスタの各々が、
それぞれ第１及び第２のクロックによってクロックされ
、第１のクロックが、第２のクロックの状態遷移に対し
て、時間的に遅れている状態遷移を有している型式のデ
ィジタルシステムにおいて、第１の拡大した直列シフト
の出力を第２の拡大した直列シフトレジスタ手段への入
力から分離する装置が、 クロックに応答してメモリ入力において受取り、且つ記
憶するように動作可能なメモリ手段と、 但し、記憶されたデータはそのメモリ出力に現われる、 第１の拡大した直列シフトレジスタからのデータが、第
１のクロックの所定の遷移のときメモリ手段に一時的に
記憶され、そして入力のために、第２の拡大した直列シ
フトレジスタのデータ入力に伝えられるように、第１の
拡大した直列シフトレジスタから第２の拡大した直列シ
フトレジスタにメモリ手段を結合する手段と、を具備す
ることを特徴とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US126998 | 1987-11-30 | ||
| US07/126,998 US4879718A (en) | 1987-11-30 | 1987-11-30 | Scan data path coupling |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01280842A true JPH01280842A (ja) | 1989-11-13 |
Family
ID=22427801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63300465A Pending JPH01280842A (ja) | 1987-11-30 | 1988-11-28 | 走査データ路の結合 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4879718A (ja) |
| EP (1) | EP0319187B1 (ja) |
| JP (1) | JPH01280842A (ja) |
| AU (1) | AU615962B2 (ja) |
| CA (1) | CA1288478C (ja) |
| DE (1) | DE3854422T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0560834A (ja) * | 1991-02-14 | 1993-03-12 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5189675A (en) * | 1988-06-22 | 1993-02-23 | Kabushiki Kaisha Toshiba | Self-diagnostic circuit for logic circuit block |
| NL8900151A (nl) * | 1989-01-23 | 1990-08-16 | Philips Nv | Werkwijze voor het testen van een schakeling, alsmede schakeling geschikt voor een dergelijke werkwijze. |
| JPH02236779A (ja) * | 1989-03-10 | 1990-09-19 | Nec Corp | スキャンパス接続方式 |
| US5015875A (en) * | 1989-12-01 | 1991-05-14 | Motorola, Inc. | Toggle-free scan flip-flop |
| US5127008A (en) * | 1990-01-25 | 1992-06-30 | International Business Machines Corporation | Integrated circuit driver inhibit control test method |
| US5179672A (en) * | 1990-06-19 | 1993-01-12 | International Business Machines Corporation | Apparatus and method for modeling parallel processing of instructions using sequential execution hardware |
| JPH0679276B2 (ja) * | 1990-08-31 | 1994-10-05 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 同一従属型プロセスのスループット増大方法、プロセス生成回路、周期冗長コードジェネレータ、およびコントローラシステム |
| US5544347A (en) | 1990-09-24 | 1996-08-06 | Emc Corporation | Data storage system controlled remote data mirroring with respectively maintained data indices |
| US5229657A (en) * | 1991-05-01 | 1993-07-20 | Vlsi Technology, Inc. | Method and apparatus for controlling simultaneous switching output noise in boundary scan paths |
| JP2817486B2 (ja) * | 1991-11-29 | 1998-10-30 | 日本電気株式会社 | 論理集積回路 |
| US5241265A (en) * | 1992-03-26 | 1993-08-31 | Northern Telecom Limited | Logic function circuit with an array of data stores and their circuit testing |
| JP3319541B2 (ja) * | 1994-03-29 | 2002-09-03 | 株式会社東芝 | 半導体集積回路装置 |
| US5717700A (en) * | 1995-12-04 | 1998-02-10 | Motorola, Inc. | Method for creating a high speed scan-interconnected set of flip-flop elements in an integrated circuit to enable faster scan-based testing |
| US6539509B1 (en) | 1996-05-22 | 2003-03-25 | Lsi Logic Corporation | Clock skew insensitive scan chain reordering |
| US5886901A (en) * | 1997-01-07 | 1999-03-23 | Lsi Logic Corporation | Flip-flop for scan test chain |
| EP0965850A1 (en) * | 1998-06-17 | 1999-12-22 | Lucent Technologies Inc. | Scan test method for multiple clocks integrated circuit |
| JP2005032102A (ja) * | 2003-07-09 | 2005-02-03 | Matsushita Electric Ind Co Ltd | スキャンテスト設計方法、スキャンテスト回路、スキャンフリップフロップ回路、スキャンテスト回路挿入用ｃａｄプログラム、大規模集積回路及び携帯デジタル機器 |
| US8688744B2 (en) * | 2008-09-09 | 2014-04-01 | Applied Systems, Inc. | Method, system, and apparatus for scanning and importing documents |
| US9613049B2 (en) | 2008-09-09 | 2017-04-04 | Applied Systems, Inc. | Document integration and distribution system, method and device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56168269A (en) * | 1980-05-30 | 1981-12-24 | Fujitsu Ltd | Logical device |
| JPS5785124A (en) * | 1980-11-18 | 1982-05-27 | Fujitsu Ltd | Clock distributing system |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1368962A (en) * | 1970-11-26 | 1974-10-02 | Sperry Rand Ltd | Data processing apparatus |
| US3783254A (en) * | 1972-10-16 | 1974-01-01 | Ibm | Level sensitive logic system |
| US3786440A (en) * | 1973-01-26 | 1974-01-15 | Gen Dynamics Corp | Digital data storage with equal input and output data rate, but variable memory shift rate |
| JPS49122940A (ja) * | 1973-03-26 | 1974-11-25 | ||
| US4034356A (en) * | 1975-12-03 | 1977-07-05 | Ibm Corporation | Reconfigurable logic array |
| US4070630A (en) * | 1976-05-03 | 1978-01-24 | Motorola Inc. | Data transfer synchronizing circuit |
| US4039960A (en) * | 1976-06-29 | 1977-08-02 | International Telephone And Telegraph Corporation | Automatic phasing circuit to transfer digital data from an external interface circuit to an internal interface circuit |
| GB2030807B (en) * | 1978-10-02 | 1982-11-10 | Ibm | Latch circuit |
| US4317200A (en) * | 1978-10-20 | 1982-02-23 | Vlsi Technology Research Association | Method and device for testing a sequential circuit divided into a plurality of partitions |
| JPS60154173A (ja) * | 1984-01-25 | 1985-08-13 | Toshiba Corp | スキヤン方式論理回路 |
| US4701917A (en) * | 1984-06-20 | 1987-10-20 | Jones Thomas M | Diagnostic circuit |
| US4692633A (en) * | 1984-07-02 | 1987-09-08 | International Business Machines Corporation | Edge sensitive single clock latch apparatus with a skew compensated scan function |
| EP0224004B1 (en) * | 1985-10-15 | 1992-12-30 | Sony Corporation | Interconnected multiport flip-flop logic circuit |
| US4697279A (en) * | 1985-11-04 | 1987-09-29 | Hughes Aircraft Company | Test/master/slave triple latch flip-flop |
| US4745302A (en) * | 1985-12-23 | 1988-05-17 | Hitachi, Ltd. | Asynchronous signal synchronizing circuit |
| US4780874A (en) * | 1987-04-20 | 1988-10-25 | Tandem Computers Incorporated | Diagnostic apparatus for a data processing system |
| JPH106238A (ja) * | 1996-06-26 | 1998-01-13 | Hitachi Building Syst Co Ltd | 基板取外し工具 |
-
1987
- 1987-11-30 US US07/126,998 patent/US4879718A/en not_active Expired - Lifetime
-
1988
- 1988-11-16 AU AU25193/88A patent/AU615962B2/en not_active Ceased
- 1988-11-21 EP EP88310993A patent/EP0319187B1/en not_active Expired - Lifetime
- 1988-11-21 DE DE3854422T patent/DE3854422T2/de not_active Expired - Fee Related
- 1988-11-28 JP JP63300465A patent/JPH01280842A/ja active Pending
- 1988-11-29 CA CA000584462A patent/CA1288478C/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56168269A (en) * | 1980-05-30 | 1981-12-24 | Fujitsu Ltd | Logical device |
| JPS5785124A (en) * | 1980-11-18 | 1982-05-27 | Fujitsu Ltd | Clock distributing system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0560834A (ja) * | 1991-02-14 | 1993-03-12 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4879718A (en) | 1989-11-07 |
| DE3854422T2 (de) | 1996-03-07 |
| AU615962B2 (en) | 1991-10-17 |
| DE3854422D1 (de) | 1995-10-12 |
| EP0319187A3 (en) | 1990-03-14 |
| AU2519388A (en) | 1989-06-01 |
| CA1288478C (en) | 1991-09-03 |
| EP0319187A2 (en) | 1989-06-07 |
| EP0319187B1 (en) | 1995-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01280842A (ja) | 走査データ路の結合 | |
| US5349587A (en) | Multiple clock rate test apparatus for testing digital systems | |
| US6763489B2 (en) | Method for scan testing of digital circuit, digital circuit for use therewith and program product for incorporating test methodology into circuit description | |
| US5602855A (en) | Integrated test circuit | |
| US5130568A (en) | Scannable latch system and method | |
| US6023778A (en) | Method and apparatus for utilizing mux scan flip-flops to test speed related defects by delaying an active to inactive transition of a scan mode signal | |
| US5495487A (en) | Testing buffer/register | |
| US6014763A (en) | At-speed scan testing | |
| US6247137B1 (en) | Delaying clock and data signals to force synchronous operation in digital systems that determine phase relationships between clocks with related frequencies | |
| US20030056165A1 (en) | IC test cell with memory output connected to input multiplexer | |
| JP2871291B2 (ja) | 論理集積回路 | |
| US6536008B1 (en) | Fault insertion method, boundary scan cells, and integrated circuit for use therewith | |
| US5018144A (en) | Logic performance verification and transition fault detection | |
| JPH07167914A (ja) | 低い帯域幅の試験装置およびプローブステーションによりデジタルマイクロ回路のサンプルおよび正確なａｃ試験を行う組込まれた試験回路 | |
| US4780874A (en) | Diagnostic apparatus for a data processing system | |
| EP1776596B1 (en) | Testing of a circuit that has an asynchronous timing circuit | |
| US6073260A (en) | Integrated circuit | |
| US5701335A (en) | Frequency independent scan chain | |
| EP0310152A2 (en) | Test overlay circuit | |
| US4682329A (en) | Test system providing testing sites for logic circuits | |
| US6745356B1 (en) | Scannable state element architecture for digital circuits | |
| US20030131295A1 (en) | AC LSSD/LBIST test coverage enhancement | |
| JP3339479B2 (ja) | クロック制御回路および方法 | |
| US6748563B1 (en) | Method and apparatus for testing path delays in a high-speed boundary scan implementation | |
| US20050278593A1 (en) | Scan-test structure having increased effectiveness and related systems and methods |