JPS6029680A - Ｃｍｏｓ論理回路の試験方法 - Google Patents
Ｃｍｏｓ論理回路の試験方法Info
- Publication number
- JPS6029680A JPS6029680A JP58136954A JP13695483A JPS6029680A JP S6029680 A JPS6029680 A JP S6029680A JP 58136954 A JP58136954 A JP 58136954A JP 13695483 A JP13695483 A JP 13695483A JP S6029680 A JPS6029680 A JP S6029680A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- test
- input
- channel transistor
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
- G01R31/318525—Test of flip-flops or latches
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はゲートアレイに採用して好適なＣＭＯ８論理回
路の試験方法に関する。
路の試験方法に関する。
により作成した試験データによυ行なって来たＯ又、最
近では特公昭５２−２８６１４号公報及び特公昭５２
３０３３７号公報に見られる様な、Ｌ８ＳＤ（Ｌｅｖｅ
ｌ ５ｅｎｓｉｔｉｖｅ ８ｃＢｎ Ｄｅｓｉｇｎ ）
と呼ばれる技術により、ＬＳＩ内の順序回路を全て組合
せ回路の集合体として扱える様にし、試験データの作成
を計算機（：自動生成させることも盛んになってきた０ しかしながら、数千ゲート規模にも達する現在のＬＳＩ
においてしま、数千・一致方ステップの試験データを必
要とし、画然人手によるデータ作成は不可能になυつつ
ある０又〜上記Ｌ Ｓ Ｓ Ｉ）技術は有効ではあるが
、回路数が増し、試駆用入出力ピンが３本以上も必要と
する不都合も存在する。更に、試験データを内部の縦続
接続された順序回路に対し、シリアルに印加しなければ
ならないため、かえつ°Ｃ試験データのステップを増す
といった欠点を持つ０ 〔発明の目的〕 木登日月＆：ｔ ｌ−貫己次点（二鑑みてなされたもの
であシ、ＣＭＯ８論理回路内の全ての順序回路（帰還回
路を含む）を１本の入力ピンにより、テストモード時の
み単純な組合せ回路に分解することによシ、試験データ
の自動生成及び試験の容易化をはかったＣＭＯ８論理回
路における試験方法を提供することを目的とする０ 〔発明の概要〕 本発明は上記目的を実現するため、１本のテスト入力ビ
ンを使用すると共に、順序回路をｊｌ’！成する冊還ル
ープにゲート回路を仲人し、テスト信号がＯＮのとき、
帰還ループを断ち、ＣΔ１０８論理回路内部を組合せ回
路の共合体とするものである。上記ゲート回路は上記入
力ピンを介して得られるテストモード信号によシコント
ロールされ、テストモード時還信号を断つと共に、潴号
が断たれた次段の回路入力をプルアップする如く動作す
る。このことに、【シ、順序回路はテストモード時に限
シ組合せ回路として機能することになシ、テストの容易
化をはかることができる。
近では特公昭５２−２８６１４号公報及び特公昭５２
３０３３７号公報に見られる様な、Ｌ８ＳＤ（Ｌｅｖｅ
ｌ ５ｅｎｓｉｔｉｖｅ ８ｃＢｎ Ｄｅｓｉｇｎ ）
と呼ばれる技術により、ＬＳＩ内の順序回路を全て組合
せ回路の集合体として扱える様にし、試験データの作成
を計算機（：自動生成させることも盛んになってきた０ しかしながら、数千ゲート規模にも達する現在のＬＳＩ
においてしま、数千・一致方ステップの試験データを必
要とし、画然人手によるデータ作成は不可能になυつつ
ある０又〜上記Ｌ Ｓ Ｓ Ｉ）技術は有効ではあるが
、回路数が増し、試駆用入出力ピンが３本以上も必要と
する不都合も存在する。更に、試験データを内部の縦続
接続された順序回路に対し、シリアルに印加しなければ
ならないため、かえつ°Ｃ試験データのステップを増す
といった欠点を持つ０ 〔発明の目的〕 木登日月＆：ｔ ｌ−貫己次点（二鑑みてなされたもの
であシ、ＣＭＯ８論理回路内の全ての順序回路（帰還回
路を含む）を１本の入力ピンにより、テストモード時の
み単純な組合せ回路に分解することによシ、試験データ
の自動生成及び試験の容易化をはかったＣＭＯ８論理回
路における試験方法を提供することを目的とする０ 〔発明の概要〕 本発明は上記目的を実現するため、１本のテスト入力ビ
ンを使用すると共に、順序回路をｊｌ’！成する冊還ル
ープにゲート回路を仲人し、テスト信号がＯＮのとき、
帰還ループを断ち、ＣΔ１０８論理回路内部を組合せ回
路の共合体とするものである。上記ゲート回路は上記入
力ピンを介して得られるテストモード信号によシコント
ロールされ、テストモード時還信号を断つと共に、潴号
が断たれた次段の回路入力をプルアップする如く動作す
る。このことに、【シ、順序回路はテストモード時に限
シ組合せ回路として機能することになシ、テストの容易
化をはかることができる。
〔発明の実施例〕
以下、図面を使用して本発明実施例につき詳述する。
第１図は、一般的なセット・リセットフリップフロップ
（Ｒ８フリップフロップ）、５１Ｊち順序回路の一般的
構成例を示す。ＲＳフリップフロップは、２つの２人力
ナンドブート１１゜１２０それぞれの出力を互いに他の
ゲート入力に接続し、帰還ループ（ＦＢＬ）を構成し、
２つの安定点を持つ。その一方の出力をＱで、他方の出
力を互で表わし、入力をＳ−Ｒで表わす。
（Ｒ８フリップフロップ）、５１Ｊち順序回路の一般的
構成例を示す。ＲＳフリップフロップは、２つの２人力
ナンドブート１１゜１２０それぞれの出力を互いに他の
ゲート入力に接続し、帰還ループ（ＦＢＬ）を構成し、
２つの安定点を持つ。その一方の出力をＱで、他方の出
力を互で表わし、入力をＳ−Ｒで表わす。
汗、２図は本発明の実施例を示す回路図である。
第１図に示した通常のＲ−Ｓフリップフロップとの構成
上の差異は、帰還ループ（ＦＢＬ）にインバータゲート
１−３を挿入した点にある。インバータゲートノー３の
入力端子■は、テスト入力ビン（ＴＥＳＴ）に接続され
る。第３図にそのインバータゲートし３の等価回路を、
第４図にテストモード時における本発明実施例の等価回
路を示す。
上の差異は、帰還ループ（ＦＢＬ）にインバータゲート
１−３を挿入した点にある。インバータゲートノー３の
入力端子■は、テスト入力ビン（ＴＥＳＴ）に接続され
る。第３図にそのインバータゲートし３の等価回路を、
第４図にテストモード時における本発明実施例の等価回
路を示す。
尚、図中ＰはＰチャンネルトランジスタ、ＮはＮチャン
ネルのトランジスタ、Ｓはそれぞれのトランジスタのソ
ース、Ｄはインパータゲー） ｊ 、ｑ出力であると共
にそれぞれのトランジスタのドレインである。■はイン
バータゲート１−３人力であり、テスト入力ビン’ｌ’
Ｅ Ｓ Ｔが接続される。
ネルのトランジスタ、Ｓはそれぞれのトランジスタのソ
ース、Ｄはインパータゲー） ｊ 、ｑ出力であると共
にそれぞれのトランジスタのドレインである。■はイン
バータゲート１−３人力であり、テスト入力ビン’ｌ’
Ｅ Ｓ Ｔが接続される。
以下、図面を使用して本発明実施例の動作につき肝、述
する。第１図に示した回路例は通常のＲ−Ｓフリップフ
ロップであり、その動作等良く知られているため、ここ
での説明は省略する。
する。第１図に示した回路例は通常のＲ−Ｓフリップフ
ロップであり、その動作等良く知られているため、ここ
での説明は省略する。
帰還信号Ｆ ｆ３ Ｌによって動作が複雑になシ、試験
データの作成を困難にしていることは周知のとおりであ
る。
データの作成を困難にしていることは周知のとおりであ
る。
そこで本発明実施例においては、この帰還ループにイン
バータゲート１−３を挿入し、テストモード時、その帰
還信号の供給を断ち、信号が断たれた次段の回路入力を
プルアップすることにＸシ、順序回路を組合せ回路とし
て機能させる構造としたｎ 第２図の実施例及び第３図、第４図の等価回路を用いて
詳細に説明する。第２図におけるＰ−Ｎは第３図に示し
たＣＭＯＳインバータゲート１３におけるトランジスタ
と同じである。但し、Ｎチャンネルトランジスタのソー
ス側は帰還信号ＦＢＬに接続されている。通當動作時は
、Ｔｇｓ’ｒ信号が論理ｔｌ ＩＩＩでＰチャンネルト
ランジスタが”ＯＦＦ” 、Ｎチャンネルトランジスタ
が°’ＯＮ”となっておシ、帰還１ｈ号ＦＢＬは２人力
ナンドゲート１ノの入力に導通し、従がってＲ−８７リ
ツプ７０ツブは正為動作する０テストモ一ド時は、テス
ト入力ビンを介しＴＥＳＴ信号が論理ｔｔ Ｏ′１とな
シ、従がってＮチャンネルトランジスタを” ＯＦ Ｆ
”にして帰還信号ＦＢＬの経路を断ち、同時にＰチャン
ネルトランジスタを°’ ＯＮ ” Ｌ／ 、２人力ナ
ンドゲート１ノの入力をプルアップする。この時の等価
回路は第４図に示す如くなり、従ってＲ−Ｓフリップフ
ロップは完全に組合せ回路となる。
バータゲート１−３を挿入し、テストモード時、その帰
還信号の供給を断ち、信号が断たれた次段の回路入力を
プルアップすることにＸシ、順序回路を組合せ回路とし
て機能させる構造としたｎ 第２図の実施例及び第３図、第４図の等価回路を用いて
詳細に説明する。第２図におけるＰ−Ｎは第３図に示し
たＣＭＯＳインバータゲート１３におけるトランジスタ
と同じである。但し、Ｎチャンネルトランジスタのソー
ス側は帰還信号ＦＢＬに接続されている。通當動作時は
、Ｔｇｓ’ｒ信号が論理ｔｌ ＩＩＩでＰチャンネルト
ランジスタが”ＯＦＦ” 、Ｎチャンネルトランジスタ
が°’ＯＮ”となっておシ、帰還１ｈ号ＦＢＬは２人力
ナンドゲート１ノの入力に導通し、従がってＲ−８７リ
ツプ７０ツブは正為動作する０テストモ一ド時は、テス
ト入力ビンを介しＴＥＳＴ信号が論理ｔｔ Ｏ′１とな
シ、従がってＮチャンネルトランジスタを” ＯＦ Ｆ
”にして帰還信号ＦＢＬの経路を断ち、同時にＰチャン
ネルトランジスタを°’ ＯＮ ” Ｌ／ 、２人力ナ
ンドゲート１ノの入力をプルアップする。この時の等価
回路は第４図に示す如くなり、従ってＲ−Ｓフリップフ
ロップは完全に組合せ回路となる。
本発明は特に、ゲート（Ｎチャンネルトランジスタ、Ｐ
チャンネルトランジスタの組）がプレイ状に配置された
、ゲートアレイ（セミカスタムＬ Ｓ 、Ｉ ）に対１
．特に有効であるが、通常のＣＭＯ８ＬＳＩの全てに応
用できるものである。
チャンネルトランジスタの組）がプレイ状に配置された
、ゲートアレイ（セミカスタムＬ Ｓ 、Ｉ ）に対１
．特に有効であるが、通常のＣＭＯ８ＬＳＩの全てに応
用できるものである。
尚、本発明実施例では単純なＲ−Ｓフリップフロップの
みを引用し説明してきたが、これに限られるものではな
く全ての順序回路及び帰還回路に適用できるものである
。
みを引用し説明してきたが、これに限られるものではな
く全ての順序回路及び帰還回路に適用できるものである
。
以上説明の如く本発明によれば、ＣＭＯ８回路内の全て
の順序回路を完全な組合せ回路に分解することで１試験
データの自動生成が容易になる０又、本発明によれば、
人手にえる試験データ作成の場合でもＡ Ｃ的（タイミ
ング的）な考慮をせずに済むためデータ作成が容易どな
り、ＡＣ的なテストを省略できるためテスト時間を短縮
できる。更に、回路の遅延時間測定が容易となシ、通常
動作時の特性予測を正確に行なえる。
の順序回路を完全な組合せ回路に分解することで１試験
データの自動生成が容易になる０又、本発明によれば、
人手にえる試験データ作成の場合でもＡ Ｃ的（タイミ
ング的）な考慮をせずに済むためデータ作成が容易どな
り、ＡＣ的なテストを省略できるためテスト時間を短縮
できる。更に、回路の遅延時間測定が容易となシ、通常
動作時の特性予測を正確に行なえる。
第１図は一般的なセット・リセットフリップフロップめ
構成例を示す図、第２図は本発明の実施例を示す回路図
、第３図は第２図におけるインバータゲートの等価回路
図、第４図はテストモード時における本発明実施例の等
価回路を示す図である。 １１．１２・・・２人力ナンドゲート、１−３・・・イ
ンバータゲート。
構成例を示す図、第２図は本発明の実施例を示す回路図
、第３図は第２図におけるインバータゲートの等価回路
図、第４図はテストモード時における本発明実施例の等
価回路を示す図である。 １１．１２・・・２人力ナンドゲート、１−３・・・イ
ンバータゲート。
Claims (1)
- 順序回路を含むＣＭＯ８論理回路において、順序回路を
構成する帰還ループに、外部から供給されるテストモー
ド信号によシ、その帰還信号をコントロールするゲート
回路を挿入し、上記テストモード信号が有効となったと
き、上記ゲート回路によシ帰還信号を断ち、信号が断た
れた次段の回路入力をプルアップすることにより組合せ
回路として動作させ、試験の容易化をはかることを特徴
とするＣＭＯ８論理回路の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58136954A JPS6029680A (ja) | 1983-07-27 | 1983-07-27 | Ｃｍｏｓ論理回路の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58136954A JPS6029680A (ja) | 1983-07-27 | 1983-07-27 | Ｃｍｏｓ論理回路の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029680A true JPS6029680A (ja) | 1985-02-15 |
Family
ID=15187385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58136954A Pending JPS6029680A (ja) | 1983-07-27 | 1983-07-27 | Ｃｍｏｓ論理回路の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029680A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02243592A (ja) * | 1989-03-15 | 1990-09-27 | Sharp Corp | 化合物半導体のエピタキシャル成長方法 |
| EP0464746A2 (en) * | 1990-06-29 | 1992-01-08 | Nec Corporation | Easily and quickly testable master-slave flipflop circuit |
| US5186750A (en) * | 1988-08-15 | 1993-02-16 | Nippon Telegraph And Telephone Corporation | Method and apparatus for forming semiconductor thin films |
| US5273932A (en) * | 1988-08-15 | 1993-12-28 | Nippon Telegraph & Telephone Corp. | Method for forming semiconductor thin films where an argon laser is used to suppress crystal growth |
| EP0656544A2 (en) * | 1993-11-29 | 1995-06-07 | Motorola, Inc. | Technique and method for asynchronous scan design |
| EP1865601A1 (en) * | 2006-06-08 | 2007-12-12 | STMicroelectronics S.r.l. | Asynchronous RS flip-flop having a test mode |
| US11307252B2 (en) | 2019-11-07 | 2022-04-19 | Istanbul Teknik Universitesi | Perfect detection of concurrent faults in CMOS circuits by exploiting reversible and preservative gates |
-
1983
- 1983-07-27 JP JP58136954A patent/JPS6029680A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5186750A (en) * | 1988-08-15 | 1993-02-16 | Nippon Telegraph And Telephone Corporation | Method and apparatus for forming semiconductor thin films |
| US5273932A (en) * | 1988-08-15 | 1993-12-28 | Nippon Telegraph & Telephone Corp. | Method for forming semiconductor thin films where an argon laser is used to suppress crystal growth |
| JPH02243592A (ja) * | 1989-03-15 | 1990-09-27 | Sharp Corp | 化合物半導体のエピタキシャル成長方法 |
| EP0464746A2 (en) * | 1990-06-29 | 1992-01-08 | Nec Corporation | Easily and quickly testable master-slave flipflop circuit |
| EP0656544A2 (en) * | 1993-11-29 | 1995-06-07 | Motorola, Inc. | Technique and method for asynchronous scan design |
| EP0656544A3 (en) * | 1993-11-29 | 1998-07-29 | Motorola, Inc. | Technique and method for asynchronous scan design |
| EP1865601A1 (en) * | 2006-06-08 | 2007-12-12 | STMicroelectronics S.r.l. | Asynchronous RS flip-flop having a test mode |
| US7941715B2 (en) | 2006-06-08 | 2011-05-10 | Stmicroelectronics S.R.L. | Asynchronous set-reset circuit device |
| US11307252B2 (en) | 2019-11-07 | 2022-04-19 | Istanbul Teknik Universitesi | Perfect detection of concurrent faults in CMOS circuits by exploiting reversible and preservative gates |
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