JPH023200A - 半導体集積回路装置のテスト回路 - Google Patents
半導体集積回路装置のテスト回路Info
- Publication number
- JPH023200A JPH023200A JP63144321A JP14432188A JPH023200A JP H023200 A JPH023200 A JP H023200A JP 63144321 A JP63144321 A JP 63144321A JP 14432188 A JP14432188 A JP 14432188A JP H023200 A JPH023200 A JP H023200A
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- Japan
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- signal
- register
- mode switching
- clock signal
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000001360 synchronised effect Effects 0.000 claims abstract description 8
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000000691 measurement method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Dram (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体集積回路装置のテスト回路に関し、特
に、半導体集積回路装置に内蔵されたメモリのアクセス
タイムを測定するためのテスト回路に関する。
に、半導体集積回路装置に内蔵されたメモリのアクセス
タイムを測定するためのテスト回路に関する。
［従来の技術］
第３図は従来の半導体集積回路における内部メモリのア
クセスタイムを測定するためのテスト回路を示すブロッ
ク図である。
クセスタイムを測定するためのテスト回路を示すブロッ
ク図である。
まず、第３図を参照して、従来のテスト回路の構成につ
いて説明する。アドレスレジスタ１は第１のタロツク信
号φ１に同期して、データ入力端子１１〜Ｉ、のデータ
を取込み、内部メモリ３にアドレスデータを与えるため
のものである。このアドレスレジスタはスキャンモード
切換端子を含み、このスキャンモード切換端子に与えら
れるスキャンモード切換信号ＳＣＩを“Ｈ”レベルにす
ることにより、シリアルレジスタモードとなる。
いて説明する。アドレスレジスタ１は第１のタロツク信
号φ１に同期して、データ入力端子１１〜Ｉ、のデータ
を取込み、内部メモリ３にアドレスデータを与えるため
のものである。このアドレスレジスタはスキャンモード
切換端子を含み、このスキャンモード切換端子に与えら
れるスキャンモード切換信号ＳＣＩを“Ｈ”レベルにす
ることにより、シリアルレジスタモードとなる。
すなわち、スキャン入力端子からスキャン用クロック信
号φｓｅ＋に同期してスキャンデータＳｌ、をシリアル
入力し、スキャン出力端子からスキャンデータＳＯ０を
シリアルに出ツノすることができる。
号φｓｅ＋に同期してスキャンデータＳｌ、をシリアル
入力し、スキャン出力端子からスキャンデータＳＯ０を
シリアルに出ツノすることができる。
アドレスレジスタ１から出力されたｎビットのアドレス
データはＡＮＤゲート２１．２２・・・２ｎの一方入力
端に与えられる。これらのＡＮＤゲート２１．２２・・
・２ｎの他方入力端にはテスト信号入力端子からテスト
信号ＴＥが入力される。ＡＮＤゲート２１．２２・・・
２ｎはテスト信号ＴＥが′Ｈ”レベルであれば、それぞ
れゲートを開き、ｎビットのアドレスデータを内部メモ
リ３に与える。
データはＡＮＤゲート２１．２２・・・２ｎの一方入力
端に与えられる。これらのＡＮＤゲート２１．２２・・
・２ｎの他方入力端にはテスト信号入力端子からテスト
信号ＴＥが入力される。ＡＮＤゲート２１．２２・・・
２ｎはテスト信号ＴＥが′Ｈ”レベルであれば、それぞ
れゲートを開き、ｎビットのアドレスデータを内部メモ
リ３に与える。
内部メモリ３はｎビットのアドレスデータが入力される
と、データ端子からデータを出力する。
と、データ端子からデータを出力する。
この出力されたデータはデータレジスタ４に与えられ、
データレジスタ４は内部メモリ３から読出されたデータ
をクロック信号φ２に同期して取込み、出力データをデ
ータ出力端子０．．０２・・・Ｏ８に与える。このデー
タレジスタ４はアドレスレジスタ１と同様にして、スキ
ャンモード切換端子に与えられるスキャンモード切換信
号ＳＣ２を“Ｈ“レベルに設定することにより、シリア
ルレジスタモードすなわちシフトレジスタとなり、スキ
ャン入力端子からスキャン用クロック信号φ。
データレジスタ４は内部メモリ３から読出されたデータ
をクロック信号φ２に同期して取込み、出力データをデ
ータ出力端子０．．０２・・・Ｏ８に与える。このデー
タレジスタ４はアドレスレジスタ１と同様にして、スキ
ャンモード切換端子に与えられるスキャンモード切換信
号ＳＣ２を“Ｈ“レベルに設定することにより、シリア
ルレジスタモードすなわちシフトレジスタとなり、スキ
ャン入力端子からスキャン用クロック信号φ。
Ｏ２に同期してスキャンデータＳＩ２をシリアル入力す
ると、スキャン出力端子からスキャンデータＳ０２をシ
リアルに出力することができる。
ると、スキャン出力端子からスキャンデータＳ０２をシ
リアルに出力することができる。
次に、第３図に示したテスト回路の動作について説明す
る。このテスト回路において、動作は通常動作モードと
テストモードとに分けられ、スキャンモード切換信号ｓ
ｃ、、ｓｃ２が“Ｌ”レベルに設定され、テスト信号入
力端子に入力されるテスト信号ＴＥが′Ｈ”レベルに設
定されているとき通常動作モードとなり、スキャンモー
ド切換信号ｓｃ、、ｓｃ２およびテスト信号ＴＥをそれ
ぞれ適当にＨ”レベル、 ’Ｌ’ レベルに切換える
とテストモードになる。
る。このテスト回路において、動作は通常動作モードと
テストモードとに分けられ、スキャンモード切換信号ｓ
ｃ、、ｓｃ２が“Ｌ”レベルに設定され、テスト信号入
力端子に入力されるテスト信号ＴＥが′Ｈ”レベルに設
定されているとき通常動作モードとなり、スキャンモー
ド切換信号ｓｃ、、ｓｃ２およびテスト信号ＴＥをそれ
ぞれ適当にＨ”レベル、 ’Ｌ’ レベルに切換える
とテストモードになる。
まず、通常動作モードについて説明する。データ入力端
子１．、Ｉ２・・・Ｉ、に与えられたｎビットのアドレ
スデータは、クロック信号φ、に同期しアドレスレジス
タ１に取込まれる。このとき、ＡＮＤゲート２１．２２
・・・２ｎのそれぞれの一方の入力端子には″Ｈ２レベ
ルのテスト信号ＴＥが入力されているため、それぞれの
ゲートが開かれ、アドレスレジスタ１から出力されたア
ドレスデータが内部メモリ３のアドレス端子にそのまま
与えられる。アドレスデータの与えられた内部メモリ３
はそのアドレスデータに対応した番地からｎビットのデ
ータをデータ端子に出力する。出力されたデータはクロ
ック信号φ２に同期してデータレジスタ４に取込まれ、
このデータはデータ出力端子０ ＋ 、 ０２・・・Ｏ
ｏに出力される。
子１．、Ｉ２・・・Ｉ、に与えられたｎビットのアドレ
スデータは、クロック信号φ、に同期しアドレスレジス
タ１に取込まれる。このとき、ＡＮＤゲート２１．２２
・・・２ｎのそれぞれの一方の入力端子には″Ｈ２レベ
ルのテスト信号ＴＥが入力されているため、それぞれの
ゲートが開かれ、アドレスレジスタ１から出力されたア
ドレスデータが内部メモリ３のアドレス端子にそのまま
与えられる。アドレスデータの与えられた内部メモリ３
はそのアドレスデータに対応した番地からｎビットのデ
ータをデータ端子に出力する。出力されたデータはクロ
ック信号φ２に同期してデータレジスタ４に取込まれ、
このデータはデータ出力端子０ ＋ 、 ０２・・・Ｏ
ｏに出力される。
第４図は第３図に示したテスト回路におけるテストモー
ドの動作を説明するためのタイミング図である。次に、
第３図および第４図を参照して、内部メモリ３のアクセ
スタイムの測定方法について説明する。まず、第４図（
ａ）に示すようにスキャンモード切換信号ＳＣ４を“Ｈ
＃レベルに設定し、第４図（ｅ）に示すように、“Ｌ″
レベルテスト信号ＴＥをアドレスレジスタ１に与えると
、アドレスレジスタ１がシリアルモードに設定される。
ドの動作を説明するためのタイミング図である。次に、
第３図および第４図を参照して、内部メモリ３のアクセ
スタイムの測定方法について説明する。まず、第４図（
ａ）に示すようにスキャンモード切換信号ＳＣ４を“Ｈ
＃レベルに設定し、第４図（ｅ）に示すように、“Ｌ″
レベルテスト信号ＴＥをアドレスレジスタ１に与えると
、アドレスレジスタ１がシリアルモードに設定される。
そして、第４図（Ｃ）に示すようにアドレスデータをス
キャンデータＳ■、として与え、第４図（ｂ）示すスキ
ャン用クロック信号φ、Ｃ７が与えられると、このスキ
ャン用クロック信号φｓｃ＋に同期して、第４図（ｄ）
に示すようにアドレスデータがアドレスレジスタ１にシ
リアルに入力される。
キャンデータＳ■、として与え、第４図（ｂ）示すスキ
ャン用クロック信号φ、Ｃ７が与えられると、このスキ
ャン用クロック信号φｓｃ＋に同期して、第４図（ｄ）
に示すようにアドレスデータがアドレスレジスタ１にシ
リアルに入力される。
次に、第４図（ａ）に示すスキャンモード切換信号ＳＣ
１を“Ｌ＃レベルにし、テスト信号ＴＥを第４図（ｅ）
に示すように“Ｈ”レベルにすることにより、内部メモ
リ３のアドレス端子に第４図（ｆ）に示すようなアドレ
スデータが与えられ、このアドレスデータに対応したデ
ータが第４図（ｇ）に示すように内部メモリ３のデータ
端子に出力される。
１を“Ｌ＃レベルにし、テスト信号ＴＥを第４図（ｅ）
に示すように“Ｈ”レベルにすることにより、内部メモ
リ３のアドレス端子に第４図（ｆ）に示すようなアドレ
スデータが与えられ、このアドレスデータに対応したデ
ータが第４図（ｇ）に示すように内部メモリ３のデータ
端子に出力される。
このとき、テスト信号ＴＥが“Ｈ”レベルになってから
内部メモリ３のデータ端子にデータが出力されるまでの
時間ｔａｃが内部メモリ３のアクセスタイムとなる。こ
こで、クロック信号φ２を第４図（ｈ）に示すように″
Ｈ″レベルに設定することにより、第４図（ｉ）に示す
内部メモリ３の出力データはデータレジスタ４に取込ま
れ、クロック信号φ２を“Ｌ”レベルにすると、データ
レジスタ４のデータが確定する。
内部メモリ３のデータ端子にデータが出力されるまでの
時間ｔａｃが内部メモリ３のアクセスタイムとなる。こ
こで、クロック信号φ２を第４図（ｈ）に示すように″
Ｈ″レベルに設定することにより、第４図（ｉ）に示す
内部メモリ３の出力データはデータレジスタ４に取込ま
れ、クロック信号φ２を“Ｌ”レベルにすると、データ
レジスタ４のデータが確定する。
すなわち、テスト信号ＴＥが“Ｈルベルになってからク
ロック信号φ２が“Ｌ″レベルなるまでの時間ｔ（１が
ｔＱｃよりも長ければ、内部メモリ３の出力データはデ
ータレジスタ４に取込まれる。しかしながら、時間ｔＱ
がｔａｃよりも短かければ、内部メモリ３の出力データ
はデータレジスタ４に取込むことができない。したがっ
て、時間ｔＱを変化させ、内部メモリ３の出力データが
データレジスタ４に取込むことのできる最小時間Ｔ（１
ｍ＋ｎが内部メモリ３のアクセスタイムとなる。
ロック信号φ２が“Ｌ″レベルなるまでの時間ｔ（１が
ｔＱｃよりも長ければ、内部メモリ３の出力データはデ
ータレジスタ４に取込まれる。しかしながら、時間ｔＱ
がｔａｃよりも短かければ、内部メモリ３の出力データ
はデータレジスタ４に取込むことができない。したがっ
て、時間ｔＱを変化させ、内部メモリ３の出力データが
データレジスタ４に取込むことのできる最小時間Ｔ（１
ｍ＋ｎが内部メモリ３のアクセスタイムとなる。
但し、データレジスタ４に内部メモリ３の出力データが
取込まれたか否かの検証は、第４図（ｊ）に示すスキャ
ンモード切換信号ＳＣ２を“Ｈ”レベルにすることによ
り、データレジスタ４をシリアルモードにし、第４図（
ｋ）に示すクロック信号φＳＣ２により、第４図（ｆＬ
）に示すように、スキャン出力端子からスキャンデータ
Ｓ０２を出力することによって行なわれる。
取込まれたか否かの検証は、第４図（ｊ）に示すスキャ
ンモード切換信号ＳＣ２を“Ｈ”レベルにすることによ
り、データレジスタ４をシリアルモードにし、第４図（
ｋ）に示すクロック信号φＳＣ２により、第４図（ｆＬ
）に示すように、スキャン出力端子からスキャンデータ
Ｓ０２を出力することによって行なわれる。
［発明が解決しようとする課題］
従来の内部メモリ３のアクセスタイムを測定するための
テスト回路は、上述のごとく構成されており、テスト信
号ＴＥを与えるためのテスト信号入力端子が必要となり
、端子数が増大する欠点があった。
テスト回路は、上述のごとく構成されており、テスト信
号ＴＥを与えるためのテスト信号入力端子が必要となり
、端子数が増大する欠点があった。
それゆえに、この発明の主たる目的は、端子数を削減し
得る半導体集積回路装置のテスト回路を提供することで
ある。
得る半導体集積回路装置のテスト回路を提供することで
ある。
［課題を解決するための手段］
この発明は半導体集積回路装置のテスト回路であって、
第１のレジスタ手段に設けられているモード切換端子に
与えられる第１のモード切換信号が第１の状態のとき、
第１のクロック信号に同期したｎビットのパラレルレジ
スタとし、第１のモード切換信号が第２の状態のとき、
第２のクロック信号に同期したｎビットのシリアルレジ
スタとし、テスト信号が与えられたことに応じて論理ゲ
ート手段により第１のレジスタ手段の出力をアドレス信
号として記憶手段に与え、そのアドレス信号に応じたデ
ータを第２のレジスタ手段に与え、第２のレジスタ手段
に設けられているモード切換端子に入力された、第２の
モード切換信号が第１の状態のとき、記憶手段から読出
されたデータを第３のクロック信号に同期して第２のレ
ジスタ手段に入力し、第２のモード切換信号が第２の状
態のとき、第４のクロック信号に同期したｎビットのシ
リアルなシフトレジスタとなるように構成し、論理ゲー
ト手段に与えられるテスト信号を第４のタロツク信号に
付加して与えるように構成したものである。
第１のレジスタ手段に設けられているモード切換端子に
与えられる第１のモード切換信号が第１の状態のとき、
第１のクロック信号に同期したｎビットのパラレルレジ
スタとし、第１のモード切換信号が第２の状態のとき、
第２のクロック信号に同期したｎビットのシリアルレジ
スタとし、テスト信号が与えられたことに応じて論理ゲ
ート手段により第１のレジスタ手段の出力をアドレス信
号として記憶手段に与え、そのアドレス信号に応じたデ
ータを第２のレジスタ手段に与え、第２のレジスタ手段
に設けられているモード切換端子に入力された、第２の
モード切換信号が第１の状態のとき、記憶手段から読出
されたデータを第３のクロック信号に同期して第２のレ
ジスタ手段に入力し、第２のモード切換信号が第２の状
態のとき、第４のクロック信号に同期したｎビットのシ
リアルなシフトレジスタとなるように構成し、論理ゲー
ト手段に与えられるテスト信号を第４のタロツク信号に
付加して与えるように構成したものである。
［作用］
この発明に係る半導体集積回路装置のテスト回路は、論
理ゲート手段に与えられるテスト信号を第４のクロック
信号に付加するようにしたので、テスト信号の入力端子
を削除することができる。
理ゲート手段に与えられるテスト信号を第４のクロック
信号に付加するようにしたので、テスト信号の入力端子
を削除することができる。
［発明の実施例］
第１図はこの発明の一実施例のブロック図である。
第１図において、この実施例のテスト回路は前述の第３
図と同様にして、アドレスレジスタ１とＡＮＤゲート２
１．２２・・・２ｎと内部メモリ３とデータレジスタ４
とを含み、ＡＮＤゲート２１゜２２・・・２ｎの一方入
力端はスキャン用クロック信号φＳＣ２の入力端に接続
され、それ以外の構成は第３図と同様にして構成される
。そして、クロック発生器５からクロック信号φ１がア
ドレスレジスタ１に与えられ、クロック信号φ２がデー
タレジスタ４に与えられる。さらに、クロック発生器５
からスキャン用クロック信号φ、Ｃ４，φ。
図と同様にして、アドレスレジスタ１とＡＮＤゲート２
１．２２・・・２ｎと内部メモリ３とデータレジスタ４
とを含み、ＡＮＤゲート２１゜２２・・・２ｎの一方入
力端はスキャン用クロック信号φＳＣ２の入力端に接続
され、それ以外の構成は第３図と同様にして構成される
。そして、クロック発生器５からクロック信号φ１がア
ドレスレジスタ１に与えられ、クロック信号φ２がデー
タレジスタ４に与えられる。さらに、クロック発生器５
からスキャン用クロック信号φ、Ｃ４，φ。
ｃ２が発生され、スキャン用クロック信号φ、。
はアドレスレジスタ１に与えられ、スキャン用クロック
信号φＳＣ２はデータレジスタ４に与えられる。
信号φＳＣ２はデータレジスタ４に与えられる。
次に、この発明の一実施例の動作について説明する。こ
の実施例におけるテスト回路は通常動作モードとテスト
モードとに分けられる。通常動作モードにおいては、ス
キャンモード切換信号５Ｃ８Ｃ２が“Ｌルーベルに設定
され、第３図に示した従来例と同様にして、クロック信
号φ、に同期してアドレスデータがアドレスレジスタ１
に取込まれる。そして、クロック信号φ２が“Ｈ″レベ
ル設定されることにより、アドレスデータがＡＮＤゲー
ト２１．２２・・・２ｎを介して内部メモリ３のアドレ
ス端子に与えられ、内部メモリ３からデータが読出され
てデータレジスタ４に与えられる。データレジスタ４は
クロック信号φ２に同期してデータを取込んでデータ出
力端子Ｏ２゜０□・・・ｏｏに出力する。
の実施例におけるテスト回路は通常動作モードとテスト
モードとに分けられる。通常動作モードにおいては、ス
キャンモード切換信号５Ｃ８Ｃ２が“Ｌルーベルに設定
され、第３図に示した従来例と同様にして、クロック信
号φ、に同期してアドレスデータがアドレスレジスタ１
に取込まれる。そして、クロック信号φ２が“Ｈ″レベ
ル設定されることにより、アドレスデータがＡＮＤゲー
ト２１．２２・・・２ｎを介して内部メモリ３のアドレ
ス端子に与えられ、内部メモリ３からデータが読出され
てデータレジスタ４に与えられる。データレジスタ４は
クロック信号φ２に同期してデータを取込んでデータ出
力端子Ｏ２゜０□・・・ｏｏに出力する。
第２図はこの発明の一実施例におけるテストモードでの
内部メモリのアクセスタイム測定方法を説明するための
タイミング図である。
内部メモリのアクセスタイム測定方法を説明するための
タイミング図である。
次に、第２図を参照して、テストモードの動作について
説明する。まず、スキャンモード切換信号ＳＣ５を第２
図（ａ）に示すように“Ｈ”レベルにすることにより、
アドレスレジスタ１をシリアルモードにする。そして、
第２図（Ｃ）に示すアドレスデータをスキャンデータＳ
■１としてスキャン入力端子から与え、第２図（ｂ）に
示すように、スキャン用クロック信号φｓｃ＋に同期し
てアドレスレジスタ１にシリアルに入力する。それによ
って、アドレスレジスタ１には第２図（ｄ）に示すよう
なデータがストアされる。
説明する。まず、スキャンモード切換信号ＳＣ５を第２
図（ａ）に示すように“Ｈ”レベルにすることにより、
アドレスレジスタ１をシリアルモードにする。そして、
第２図（Ｃ）に示すアドレスデータをスキャンデータＳ
■１としてスキャン入力端子から与え、第２図（ｂ）に
示すように、スキャン用クロック信号φｓｃ＋に同期し
てアドレスレジスタ１にシリアルに入力する。それによ
って、アドレスレジスタ１には第２図（ｄ）に示すよう
なデータがストアされる。
次に、スキャンモード切換信号ＳＣ１を“Ｌ”レベルに
設定し、第２図（ｊ）に示すようにスキャンクロック信
号φ、。２を“Ｈ”レベルに設定することにより、ＡＮ
Ｄゲート２１．２２・・・２ｎがイネーブルとなり、第
２図（ｅ）に示すように、アドレスレジスタ１のデータ
が内部メモリ３のアドレス端子に与えられる。それによ
って、第２図（ｆ）に示すように、アドレスデータに対
応した番地のデータが内部メモリ３から読出されて出力
される。このとき、スキャンクロック信号φ、Ｃ２がＨ
”レベルになってから内部メモリ３のデータ端子にデー
タが出力されるまでの時間Ｔ”ａｃが内部メモリ３のア
クセスタイムとなる。
設定し、第２図（ｊ）に示すようにスキャンクロック信
号φ、。２を“Ｈ”レベルに設定することにより、ＡＮ
Ｄゲート２１．２２・・・２ｎがイネーブルとなり、第
２図（ｅ）に示すように、アドレスレジスタ１のデータ
が内部メモリ３のアドレス端子に与えられる。それによ
って、第２図（ｆ）に示すように、アドレスデータに対
応した番地のデータが内部メモリ３から読出されて出力
される。このとき、スキャンクロック信号φ、Ｃ２がＨ
”レベルになってから内部メモリ３のデータ端子にデー
タが出力されるまでの時間Ｔ”ａｃが内部メモリ３のア
クセスタイムとなる。
内部メモリ３の出力データは第２図（ｇ）に示すように
クロック信号φ２を“Ｈ゛レベル設定することにより、
データレジスタ４に取込まれ、クロック信号φ２を“Ｌ
”レベルに設定すると、第２図（ｈ）に示すように、デ
ータレジスタ４のデータが確定する。すなわち、スキャ
ンクロック信号φＳＣ２が“Ｈ”レベルになってから、
クロック信号φ２が“Ｌ”レベルになるまでの時間をｔ
Ｑとすると、データレジスタ４に内部メモリ３の出力デ
ータを取込むことのできる最小時間ｔＱ□Ｉｎが内部メ
モリ３のアクセスタイムとなる。
クロック信号φ２を“Ｈ゛レベル設定することにより、
データレジスタ４に取込まれ、クロック信号φ２を“Ｌ
”レベルに設定すると、第２図（ｈ）に示すように、デ
ータレジスタ４のデータが確定する。すなわち、スキャ
ンクロック信号φＳＣ２が“Ｈ”レベルになってから、
クロック信号φ２が“Ｌ”レベルになるまでの時間をｔ
Ｑとすると、データレジスタ４に内部メモリ３の出力デ
ータを取込むことのできる最小時間ｔＱ□Ｉｎが内部メ
モリ３のアクセスタイムとなる。
但し、データレジスタ４に内部メモリ３の出力データが
取込まれたかどうかの検証は、従来例と同様にして、第
２図（ｉ）に示すようにスキャンモード切換信号ＳＣ２
を“Ｈ“レベルにし、かつ第２図（ｋ）に示すように、
スキャン出力端子ＳＯ□からデータを出力することによ
って行なう。
取込まれたかどうかの検証は、従来例と同様にして、第
２図（ｉ）に示すようにスキャンモード切換信号ＳＣ２
を“Ｈ“レベルにし、かつ第２図（ｋ）に示すように、
スキャン出力端子ＳＯ□からデータを出力することによ
って行なう。
なお、上述の実施例では、テスト信号として、データレ
ジスタ４に与えられるスキャンクロック信号φＳＣ２を
用いたが、テスト信号として代用できるものであればど
のような信号を用いてもよい。たと几ば、クロック信号
φ４．φ２の他にφ、を用いるものであれば、このクロ
ック信号φ。
ジスタ４に与えられるスキャンクロック信号φＳＣ２を
用いたが、テスト信号として代用できるものであればど
のような信号を用いてもよい。たと几ば、クロック信号
φ４．φ２の他にφ、を用いるものであれば、このクロ
ック信号φ。
にテスト信号を付加するようにしてもよい。
［発明の効果］
以上のように、この発明によれば、内部メモリのアクセ
スタイムを測定するためのテスト信号を第４のクロック
信号に付加して与えるようにしたので、テスト信号の入
力端子を削除でき、コストを低減できる。
スタイムを測定するためのテスト信号を第４のクロック
信号に付加して与えるようにしたので、テスト信号の入
力端子を削除でき、コストを低減できる。
第１図はこの発明の一実施例を示すブロック図である。
第２図は第１図のテスト回路におけるアクセスタイム測
定方法を説明するためのタイミング図である。第３図は
従来のテスト回路のブロック図である。第４図は第３図
に示したテスト回路によってアクセスタイム測定方法を
説明するためのタイミング図である。 図において、１はアドレスレジスタ、２１．２２・・・
２ｎはＡＮＤゲート、３は内部メモリ、４はデータレジ
スタ、５はクロック発生器を示す。
定方法を説明するためのタイミング図である。第３図は
従来のテスト回路のブロック図である。第４図は第３図
に示したテスト回路によってアクセスタイム測定方法を
説明するためのタイミング図である。 図において、１はアドレスレジスタ、２１．２２・・・
２ｎはＡＮＤゲート、３は内部メモリ、４はデータレジ
スタ、５はクロック発生器を示す。
Claims (1)
- 【特許請求の範囲】 モード切換端子を含み、第１のモード切換信号が第１
の状態のとき、第１のクロック信号に同期したｎビット
のパラレルレジスタとなり、前記第１のモード切換信号
が第２の状態のとき、第２のクロック信号に同期したｎ
ビットのシリアルレジスタとなる第１のレジスタ手段と
、 前記第１のレジスタ手段の出力を受け、テスト信号が与
えられたことに応じて、前記第１のレジスタ手段出力を
導出する論理ゲート手段と、前記論理ゲート手段の出力
をアドレス信号として受け、該アドレス信号に応じてデ
ータを出力する記憶手段、および モード切換端子を含み、第２のモード切換信号が第１の
状態のとき、前記記憶手段から読出されたデータが第３
のクロック信号に同期して入力され、前記第２のモード
切換信号が第２の状態のとき、第４のクロック信号に同
期したｎビットのシリアルなシフトレジスタとなる第２
のレジスタ手段を備え、 前記論理ゲート手段に与えられるテスト信号を前記第４
のクロック信号に付加して与えることを特徴とする、半
導体集積回路装置のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144321A JPH023200A (ja) | 1988-06-10 | 1988-06-10 | 半導体集積回路装置のテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144321A JPH023200A (ja) | 1988-06-10 | 1988-06-10 | 半導体集積回路装置のテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023200A true JPH023200A (ja) | 1990-01-08 |
Family
ID=15359377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63144321A Pending JPH023200A (ja) | 1988-06-10 | 1988-06-10 | 半導体集積回路装置のテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023200A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8962664B2 (en) | 2006-08-31 | 2015-02-24 | Simon Fraser University | Selective glycosidase inhibitors and uses thereof |
-
1988
- 1988-06-10 JP JP63144321A patent/JPH023200A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8962664B2 (en) | 2006-08-31 | 2015-02-24 | Simon Fraser University | Selective glycosidase inhibitors and uses thereof |
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