KR960011530B1

KR960011530B1 - 응답 신호를 압축시키는 방법 및 장치

Info

Publication number: KR960011530B1
Application number: KR1019920008839A
Authority: KR
Inventors: 알. 모스코윗츠 마샤; 우 일리너
Original assignee: 아메리칸 텔리폰 앤드 텔레그라프 캄파니; 로버트 비. 레비
Priority date: 1991-06-03
Filing date: 1992-05-25
Publication date: 1996-08-23
Also published as: EP0517444A3; US5309447A; JPH06249917A; EP0517444A2; JP2607000B2; TW208763B

Abstract

내용없음.

Description

응답 신호를 압축시키는 방법 및 장치

제1도는 테스트중인 종래 전자 회로의 모델을 도시한 도면.

제2도는 본 발명에 따른 공간 압축기의 양호한 실시예에 대한 개략도.

*도면의 주요부분에 대한 부호의 설명

14 : 패턴 인식 및 압축 유니트 16, 18 : 논리 분석 수단

20 : 시간-압축 수단 22 : 논리합 게이트

24 : 플립플롭

[발명의 분야]

본 발명은 테스트중인 디지탈 전자 회로에 의해 발생되는 응답 신호를 압축(compacting 또는 compressing)시키는 방법 및 장치에 관한 것이다.

[발명의 배경]

디지탈 전자 회로에 내부적 자체 테스트 능력(내장형 자체 테스트 : built-in self-test)을 제공하는데 현재 많은 관심이 있다. 디지탈 전자 회로에 대해 많은 기대를 보여주는 내장형 자체-테스트 기술의 하나는 의사 소모적 자체-테스트(pseudo-exaustive self-testing) 기술로, 이것은 1990년 2월 26일 J.A.Malleo-Roach 등의 이름으로 출원되고 ATT Bell 연구소에서 양도되어 본 출원과 함께 계류중인 미국 특허출원 제484,336호(이하 본 명세서의 참고자료로 포함됨)에서 기술되고 청구되어 있다. Malleo-Roach 출원에 기술된 바와 같이, 전자 회로의 의사-소모적 테스트 우선 상기 회로들 이하 콘(cone)이라 지침될 개별적인 서브 회로로 분할함으로써 수행되며 상기 각각의 콘은 단지 한개의 출력과 소정 갯수의 입력만을 가진다.

회로를 분할하는 것 뿐아니라 자신의 출력에서 수직 표준 벡터(vertical cannonical vector) 집합을 제공하는 테스트 발생기가 상기 테스트중인 회로에 부가된다. 상기 표준 벡터들이 각기 다른 부분 집합이 각 콘의 입력에 할당되며, 각 부분집합안의 벡터가 상기 콘의 소모적 테스트를 확실히 하기 위해 서로 독립되도록 할당된다.

각각의 콘은 테스트 벡터를 입력에서 수신하자마자 응답신호 비트를 발생시킨다. 콘으로부터의 응답 신호비트는 콘의 응답을 나타내는 보다 감소된 길이의 비트 스트림을 제공하기 위해 압축(compact 또는 compress)되며, 이 스트림은 상기 회로가 결점을 갖고 있는지 여부를 결정한다. 위에서 기술된 의사-소모적 자기-테스트 기술에 대한 부가적인 설명을 위해서는, Malleo-Roach 등의 출원번호 제484,336호가 참고 자료로 제공된다.

종래에 있어 응답 데이타의 압축은 각 관찰점(콘의 출력)에서 발생된 응답 비트를 이전 구간에서 상류부분 콘(upstream cone)에 의해 공급된 응답 비트와 배타적으로 논리합하므로써 대개 이루어져 왔다. 이러한 방식으로 응답신호에 대한 압축을 실행하기 위해, 다중 입력 시프트 레지스터(MISRs)가 사용되어 왔다. 전형적인 MISR은 하나의 원을 형성하도록 함께 데이지-체인 방식(daisy-chined)으로 연결된 다수의 MISR 셀을 포함하며, 각 셀은 콘의 출력과 같은 하나의 관찰점으로부터 응답 비트가 제공되는 제1입력과 상류부분 MISR 셀의 출력이 제공되는 제2입력을 가진 배타적 논리합(XOR) 게이트를 포함한다. 각각의 MISR 셀은 또한 하나의 플립플롭을 포함한다. 각각의 MISR 셀은 또한 하나의 플립플롭을 포함하는데 이 플립플롭은 입력이 셀의 XOR 게이트의 출력에서 제공되며 출력은 하류부분 MISR 셀의 XOR 게이트의 입력으로 제공된다. 테스트가 완료할 때, MISR에 의해 기억된 비트들의 패턴(시그너처(signature)로 지칭됨)은 상기 회로의 동작을 나타내게 될 것이다. 상기 MISR 시그너처를 회로가 결점이 없을 때 얻어지는 시그너처와 비교하므로써, 테스트중 회로가 임의의 결함(고장)을 가지고 있는지 여부에 대한 결정이 이루어질 수 있다.

테스트중인 회로로부터의 응답 신호를 압축시키기 위해 MISR을 사용하는 것과 관련되는 단점은 각 MISR 셀이 일반적으로 그 구현을 위해 많은 수의 그리드(게이트)를 필요로 한다는 점에 이러한 디바이스가 비용면으로 효과적(costeffective)이지 않다는 것이다. 많은 콘을 포함하는 대형회로의 경우에는 MISR 셀의 수가 상당히 높아져서, 바람직하지 않은 많은 오버헤드 패널티를 부과할 것이다.

따라서, 상 테스트에 필요한 요소(element)의 갯수면에서 효과적인 응답 데이타 압축 기술이 요구된다.

[발명의 개요]

간단히 말하자면, 응답 신호의 다중 스트림[각 스트림은 테스트중인 전자 디지탈 신호안에 있는 각기 다른 서브 회로 집합에 의해 발생됨]에 대한 압축은 먼저 서브 회로의 각기 대응하는 세트가 자신과 관련된 특정 패턴을 가진 응답 신호를 공급하는지 여부를 인식하므로써 이루어진다. 여부를 나타내는 패턴 비트를 공급하므로써, 이러한 응답 신호안의 비트들은 하나의 비트로 효과적으로 공간 압축(space-compressesed)된다.

그런 후, 서브 회로의 대응 세트와 관련되는 각각의 패턴 비트는 시간 압축 셀(time-compaction cell)중 개별적인 하나에 의해 시간 압축되며 각 시간 압축 셀은 그 출력이 데이지-체인 방식으로 다른 셀의 입력에 연결된다. 각각의 시간 압축 셀은 상기 패턴 비트를 상류부분 시간 압축 셀에 의해 압축된 비트 출력과 배타적으로 논리합하는 역할을 한다. 그런후, 상기 배타적 논리합 연산에 따라 생성된 최종 비트가 대게 셀내의 플립플롭에 기억되는데 이는 하류부분 시간 압축셀의 패턴 비트 입력과의 배타적 논리합을 목적으로 하류부분 시간-압축 셀로의 차후 입력되기 위해서이다. 시간-압축 셀에 의해 기억된 비트는 테스트하는 동안의 응답 신호 패턴에 대한 자취(history)를 나타내며, 이는 결함 검출에 큰 도움을 준다.

[상세한 설명]

이하, 첨부된 도면을 참조하여 본원 명세서를 보다 상세히 설명하겠다.

제1도는 전형적으로 AND, OR, NOR, NAND 및 NOT 게이트(도시안됨)로 구성된 종래의 전자 회로(10)에 대한 모델을 도시한 것이다. 전술된 J.A.Malleo-Roach 등 명의의 미합중국 특허출원 제484,336호(본 명세서의 참조자료로 포함된)에 설명된 기술에 의해 상기 회로(10)를 테스트하기 위해 상기 회로는 서브 회로 또는 콘(12₁, 12₂,...12_n)으로 분할되고, 실시예에서는 그중 단지 네개만이 도시된다. 각각의 콘(12₁)(여기서 i=1, 2,...n)은 단지 하나의 출력과 단지 소정의 W개의 입력을 가지며 상기 실시예의 경우는 W=5이다. Malleo-roach 등에 의한 미국 특허 출원 제484,336호에 기술된 바와 같이, 상기 회로(10)를 콘(12₁, 12₂,...12_n)으로 분할하는 목적은 각 콘 마다 서로 독립적인 표준 테스트 벡터 세트를 인가하므로써 회로의 소모적 테스트를 용이하게 하기 위한 것이다. 상기 테스트 벡터를 수신하고 나서 콘(12₁, 12₂,...12_n)에 의한 발생된 비트들의 시퀀스를 모니터하므로써, 회로가 적절하게 동작하는지 여부에 대한 결정이 이루어질 수 있다.

회로(10)의 크기가 증가함에 따라, 콘(12₁, 12₂,...12_n)의 갯수도 증가하게 된다. 상기 회로(10)를 효과적으로 테스트하기 위해서는 각 콘(12₁)의 출력이 관찰되어야만 한다. 따라서 콘(12₁)의 수가 증가함에 따라 회로(10)의 적절한 동작을 판별하기 위해 처리되어야 하는 신호의 갯수가 증가한다. 본 발명에 따르면, 대형 회로(10)[많은 콘(12₁)을 가짐]에 대한 테스트는 각각의 콘(12₁) 집합과 연관되는 응답 신호의 스트림이 특정한 비트 패턴을 갖는지 여부를 분석하고 그후 그 패턴이 존재하는지 여부를 나타내는 패턴 비트를 발생히키므로써 용이하게 이루어진다. 일정 시간에 걸쳐 상기 패턴 비트를 압축시키므로써 특정 패턴의 발생 또는 시퀀스가 결정될 수 있으며, 이는 상기 회로가 적절하게 동작하는지 여부를 잘 나타내준다.

제1도에 도시된 세개의 콘(12₁, 12₂, 12₃)들의 집합에 대해서는, 상기 콘에 의해 제공된 응답 신호 스트림내에 세개의 비트가 존재하게 될 것이다. 응답 신호 스트림안의 각 비트는 2가지 상태(0 또는 1)중 하나에서만 존재할 수 있기 때문에, 제1도에 도시된 바와 같이 단지 2³또는 여덟개의 응답 신호 패턴만이 가능하다. 가능한 응답 신호 스트림 패턴의 정확한 시퀀스는 콘(12₁, 12₂, 12₃)의 입력에 인가되는 정적 벡터의 패턴과, 그 안의 결점(만약 존재한다면)에 따라 죄우된다. 회로(10)가 결함이 없을 경우, 여덟개의 개별적인 패턴중 하나의 특정 패턴, 예컨대 패턴[011]은 소정의 표준 테스트 벡터 세트가 콘(12₁, 12₂및 12₃)의 입력에 인가되는 특정시기에만 나타나게 될 것이다. 알려진 표준 테스트 벡터 집합을 회로(10)에 인가하고 [011]패턴이 응답 신호의 스트림안에 나타나는 시기를 검출함으로서, 회로(10)가 적절하게 동작하는지의 여부에 대한 결정이 이루어질 수 있다.

제2도는 패턴 인식 및 압축 유니트(14)의 조합을 도시하며, 본 발명에 따르면 각 유니트는 각 콘(12₁) 집합에 대한 응답 신호의 패턴을 인식해내어, 이러한 패턴의 존재를 나타내는 패턴 비트를 발생시키고 상기 패턴 비트를 일정 시간에 걸쳐 다른 패턴 비트와 함께 압축시키므로써, 상기 유니트들은 집합적으로 상기 응답 신호 스트림안에서 패턴의 시퀀스를 나타내는 압축된 비트 스트림을 제공하게 된다. 제1도의 콘(12₁, 12₂, 12₃)과 같은 하나의 콘 그룹에 의해 생성된 응답 신호내에서 특정 패턴의 비트들을 각 유니트(14)가 실제로 인식하는 것은 응답 신호 스트림안의 비트와 같은 갯수의 입력을 가진 AND 또는 NAND 게이트에 의해 대개 이루어진다. 상기 논리 게이트(16)에 대한 입력은 하나 이상의 인버터(18)에 의해 선택적으로 반전되어, 상기 논리 게이트는 단지 특정 패턴만을 인식한다. 달리말해, 상기 게이트(16)는 특정 비트 패턴이 게이트의 입력에서 존재할 때만 1 레벨의 비트를 출력시킬 것이다.

게이트(16)로 하여금 패턴[011]을 인식하게 하기 위해, 게이트의 제1입력이 제2도에 도시된 바와 같이 인버터에 의해 반전되며, 나머지 입력은 반전되지 않는다. 관심을 갖는 다른 패턴은 게이트(16)에 대한 다른 입력이 적절히 반전되는 것을 필요로 하게 된다. 만약 관심있는 특정 패턴이 [111]일 경우, 게이트(16)로 하여금 상기 패턴을 인식하도록 하는 데에는 아무런 입력의 반전도 필요하지 않다.

이하에서는 패턴 비트로 언급될, 논리 게이트(16)의 출력 비트는 상기 논리 게이트에 의해 생성된 패턴 비트와 다른 MISR 셀에 의해 공급된 다른 압축 비트를 압축시키기 위해, 상기 논리 게이트와 연관된 다중 입력 시프트 레지스터(MISR) 셀(20)에 입력된다. 앞으로 논리되는 바와 같이, 한 그룹의 콘(12₁)과 연관된 각각의 MISR 셀(20)은 루프안에서 각각의 다른 MISR 셀과 데이지 체인 방식으로 연결된다. 각각의 MISR 셀(20)은 배타적 논리합(XOR) 게이트를 포함하는데, 그 제1입력은 상기 셀과 연관된 게이트(16)에 출력된 패턴 비트가 제공되고, 제2입력은 다른 콘(12₁) 집합과 연관되는 상류부분 MISR 셀로부터 압축된 비트가 제공된다. 상기 XOR 게이트(22)의 출력은 플립플롭(24)에 입력되며, 상기 플립플롭의 출력은 상기 셀(20)의 출력을 형성하며 이는 하류부분 MISR 셀(20)에 대한 입력이 된다.

회로(10)가 커서 분할할 경우, 상기 회로는 다수의 콘(12₁)으로 분배된다. 콘(12₁)들의 각 그룹과 연관하여 별개의 패턴 인식 및 압축 유닛(14)이 존재하며, 제2도에서는 그러한 두개의 유닛을 표시하였다(두번째 유닛은 점선으로 표시). 조건하에서, 각각의 패턴 인식 및 압축 장치(14)의 각 MISR 셀(20)내에 있는 XOR 게이트의 제2입력에는 상류부분 인식 및 압축 장치와 연관된 MISR 셀의 출력이 공급된다. 같은 이유로, MISR 셀(20)의 출력을 형성하는 플립플롭(24)의 출력이 하류부분 셀내에 있는 XOR 게이트(22)의 제2입력에 입력된다. 상기 체인내에 있는 마지막 MISR 셀(20)의 출력은 대개 제1셀로 피드백되기 전에 체인내에 있는 다른 셀의 출력과 XOR 게이트(26)를 통해 배타적 논리합된다.

동작에 있어서, 테스트 벡터의 처음 집합이 각각의 서브-콘(12₁)의 입력에 인가될때, 각 대응하는 콘 집합은 자신이 대응하는 패턴 인식 및 압축 유니트(14)의 대응하는 게이트(16)에게 응답 신호 입력을 제공할 것이다. 상기 게이트(16)는 연관된 MISR 셀(20)의 XOR 게이트(22)에 대한 입력에 대해 응답 신호가 특정 패턴을 갖는지 여부를 표시하는 상태를 갖는 패턴 비트를 출력시킬 것이다. 동작의 처음에 있어서, 상류부분 MISR 셀(20)의 플립플롭(24)에 의해 기억된 비트(즉, 압축된 비트)는 대개 0이 되며 그에 따라 게이트(16)에 의해 생성된 비트는 상기 게이트와 연관된 MISR 셀의 플립플롭(24)으로 직접 전달될 것이다.

콘(12₁)들의 집합에 계속해서 인가되는 각각의 테스트 벡터에 대해 각각의 MISR 셀(20)의 각 플립플롭(24)에 의해 기억된 비트가 이제는 상류부분 셀에 의해 기억된 압축 비트의 상태뿐 아니라 현재 패턴 비트의 상태에 의해서도 결정된다는 점을 제외하면 상기 과정이 그대로 반복된다. 이 방식으로, 상기 체인안에 MISR 셀(26)에 기억된 비트(시그너처로 지칭됨)는 콘(12₁)의 집합에 의해 발생된 신호 패턴의 자취를 반영한다.

본 발명의 패턴 인식 및 압축 유니트(14)는 다른 압축기법에 비하여 현저히 장점을 제공한다. 예컨대, 각기 MISR 셀(20)과 동일한 셀이 다수가 모여 구성된 종래의 MISR(도시안됨)에 비교했을 때, 상기 패턴 인식 및 압축 유니트(14)는 더 작은 회로 오버헤드를 부과한다. 종래의 MISR을 사용하면 각 관찰점마다[즉 각 콘(12₁)마다] 별도의 셀[각 MISR 셀(20)과 동일함]이 요구된다. 종래의 MISR 각 셀은 그 구현을 위해 최소한 20개의 그리드(게이트)를 필요로 하기 때문에, 세개의 셀로 이루어진 그룹에 대해서는 최소한 60개의 그리드가 요구될 것이다. 한편, 본 발명에 의한 패턴 인식 및 유니트(14)의 논리 게이트(60)는 일반적으로 네개의 그리드로 구현될 수 있다. MISR 셀(20)(20개 그리드)에 인버터(18)(2개 그리드)를 더하면, 총 26개의 그리드가 소모되며, 이는 종래의 MISR에 비교했을 때 상당히 절약되는 것이다.

더우기, 상기 패턴 인식 압축 장치(14)는 또한 매우 높은 결점 보상 범위(fault coverage)를 촉진시킨다. 즉 제1도의 회로(10)내에서 결점에 대한 높은 검출 능력을 갖는다. 앞서 논의된 바와 같이, 상기 콘(12₁, 12₂및 12₃)에 테스트 벡터 집합이 제공되면, 단지 여덟개의 각기 다른 응답 신호 패턴만이 가능하다. 결점없는 상태동안에 대한 응답 신호패턴의 시퀀스를 알고, 테스트하는 동안 응답 신호의 실제 패턴을 모니터하므로써, 회로가 결점을 갖는지 여부에 대한 결정이 이루어질 수 있다. 본 발명에 의한 패턴 인식 및 압축 장치(14)를 사용하면, 모니터되고 있는 응답 신호 스트림 패턴에 따라서, 98.5%와 99.5% 사이의 결점 보상 범위가 달성가능한 것으로 나타난다.

전술된 내용은 테스트중인 회로(10)에 의해 제공된 특정 응답 신호 스트림 패턴의 존재를 인식하고 이러한 패턴 발생의 시퀀스에 관련된 정보를 압축시키는 역할을 하는 장치(14)를 기술한다.

상술된 실시예가 단순히 본 발명의 원리를 설명하는 것임을 이해해야 한다. 본 발명의 정신 및 범위를 벗어나지 않고도 본 기술에 숙련된 사람에 의해서 여러 수정 및 변경이 이루어질 수 있다.

Claims

테스트중인 디지탈 전자회로내에서 서브 회로(12₁, 12₂,...12_n)들의 별도의 집합(separate set of sub-circuits)에 의해 각각 발생된 다수의 응답 신호를 압축시키는 방법으로서, 대응하는 서브 회로 집합에 의해 발생된 각각의 응답신호를 논리적으로 분석하고, 상기 응답 신호가 특정 패턴을 갖는지 여부를 나타내는 패턴 비트를 발생시키는 단계와, 서로 다른 서브 회로 집합에 연관되어 있는 후속적으로 발생된 패턴 비트와 후속적인 배타적 논리합을 하기 위해, 현재의 압축된 비트를 제공하도록 각각의 패턴 비트를 이전에 발생된 압축 비트와 배타적으로 논리합하므로써 각 패턴 비트를 시간 압축시키는 단계와, 상기 각각의 응답 신호를 논리적으로 분석하는 상기 단계와 각각의 패턴 비트를 시간 압축시키는 상기 단계를 소정의 횟수만큼 반복하는 단계를 포함하는 것을 특징으로 하는 응답 신호를 압축시키는 방법.
제1항에 있어서, 상기 각 별도의 서브 회로 그룹에 의해 발생된 응답 신호의 스트림을 논리적으로 분석하는 단계는, 응답 신호의 상기 스트림안에서 선택된 비트를 반전시키는 단계와, 상기 응답 신호안의 각 비트를 선택적으로 반전된대로 논리 게이트의 입력중 각기 다른 한 입력에 인가하는 단계를 더 포함하며, 상기 인가는 응답하여 상기 논리 게이트는 선택적으로 반전된 응답 신호내 비트의 상태에 따라 패턴 비트를 발생시키는 것을 특징으로 하는 응답 신호를 압축시키는 방법.
테스트중의 전자 디지탈 회로안에 있는 별도의 서브회로 집합에 의해 각각 발생되는 다수의 응답 신호 스트림을 압축시키는 장치로서, 별개의 서브 회로 집합에 의해 발생된 응답 신호를 분석하는 역할을 하며 대응하는 서브 회로에 의해 발생된 응답 신호가 특정 패턴을 갖는지 여부를 나타내는 응답 비트를 각각 발생하는 다수의 논리 분석 수단(16, 18)과, 각 시간 압축 수단은 각 논리 분석 수단과 연관되며, 시간 압축 수단에 연결되어 있는 상기 대응하는 논리 분석 수단으로부터의 패턴 비트와 다른 논리 분석 수단에 연관된 시간축 수단에 의해 이전에 발생된 시간 압축된 비트에 따라 시간 압축된 비트를 발생하기 위해 한 루우프안에서 데이지 체인 방식으로 접속되는 다수의 시간 압축 수단(20)을 포함하는 것을 특징으로 하는 다수의 응답 신호 스트림을 압축시키는 장치.
제3항에 있어서, 상기 논리 분석 수단은 상기 논리 분석 수단에 대한 상기 응답 신호 입력의 선택된 비트를 선택적으로 반전시키는 수단(16)과 상기 반전 수단에 의해 선택적으로 반전되는 상기 응답 신호의 비트들중 대응하는 한 비트가 각각 공급되는 입력을 다수 가진 논리 게이트(18)를 포함하는 다수의 응답 신호 스트림 압축시키는 장치.
제3항에 있어서, 상기 각각의 시간 압축 수단은 상기 시간 압축 수단과 연관된 상기 논리 분석 수단의 출력이 공급되는 제1입력과, 제1의 다른 시간 압축 수단의 출력이 공급되는 제2입력 및 하나의 출력을 가진 배타적 논리합 게이트(22)와, 상기 배타적 논리합 게이트에 의해 제공된 신호를 기억시키고, 후속하는 구간에는 상기 신호를 제2의 다른 시간 압축 수단에 공급하기 위한 상기 배타적 논리합 게이트의 출력에 연결된 플립플롭(24)을 포함하는 다수의 응답 신호 스트림 압축 장치.