JPS63286780A - 故障検出方式および故障検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理回路の故障検出方式および装置に係り、
特にＬ　Ｓ　Ｉ　（Ｌａｒｇｅ　　５ｃａｌｅ　Ｉｎｔ
ｅｇｒａｔｅｄｃｉｒｃｕｉｔ）の自己検査に好適な故
障検出方式および装置に関する。

〔従来の技術〕

ＬＳＩの検査法の１つきして、従来からシグナチャ解析
法がおこなわれていた。シグナチャ解析では、ｍビット
巾の検査出力を、ｍビットの多入力帰還形シフトレジス
タ（ＭＩ　ＳＲ）で時間軸方向に圧縮していた。従来の
ＭＩＳＲの例として、％＠昭！’１９−２３３１５３号
　特願昭６２−４２５５５号を挙げることができる。

〔発明が解決しようとする問題点〕

上記従来技術は、検査出力パターンのビット巾ｎが、ｎ
）ｍのとき、複数回に分けてＭＩＳＲへ入力しなければ
ならず、検査時間が増大するという問題があった。

本発明の目的は、（１）検査時間を短縮すること、（２
）ハードウェアを減少させること、にある。

〔問題点を解決するための手段〕

上記目的は、ｎビット巾の検査出力パターンを排他的論
理和回路網ζこよりてｍビットに圧縮し、その後、ｍビ
ットのＭＩＳＲへ入力することにより、達成される。

〔作用〕

上記排他的論理和回路網は、検査出力パターンをピット
巾方向に圧縮するものであり、ＭＩＳＲ・は時間軸方向
に圧縮するものである。

〔実施例〕

以下、本発明の一実施例を図面を用いて説明する。

第１図は本発明の一実施例を示すプロ、り図である。被
検査回路１からは検査出力パターン、ａｏ（ｘｌ、　ａ
ｌ（幻、−、ａ　、−（ｘｉが出力される。ここで、 ａ　、　（ｘ）＝　ａ　、。＋　ａ、１ｘ　＋　ａ、２
ｘ−＋ａ、、−？ｃ’″″′であり、ａｌＪ＋　ａＩＪ
１＋　”’　＋　ａＩＱの順に、ビット巾圧縮回路へ入
力される。ビット巾圧縮回路は、排他的論理和回路で構
成されｎビット巾の入力をｍビット巾へ圧縮する。すな
わち、ａｏ４．ａ、、。

…ｌ”ｍ−１１を入力しｓ　　’ＱＨｒ　　’ＩＪ＋…
＋　ｒｓｓ−１１を出力する。”　Ｉ　”　１　）　ｒ
　”’　ｒ　’　ｍ−１＋　ハ、ＧＦ（２°）上のシン
ボルｒ、とみなすこともできる。

よって、ビット巾圧縮回路の出力は次式で表わすことが
できる。

Ｒ（ｘ）＝　ｒ、　＋　ｒｌｘ　＋　ｒ２Ｘ２＋−−−
−１−ｒ、−、ｘ　’−”ＭＩＳＲは、Ｒ（ｘ）を入力
し、シグナチャを生成する。

排他的論理和回路網の一例として、１５ビツト巾の検査
出力パターンを５ビツトに圧縮する例を示す。このため
に符号長１５．情報点数１０の／・ミンク符号を用いて
いる。この符号のハリティ検査行列Ｈを以下に示す。

この符号の最小距離は３であり、２重までの誤りを検生
ずることができる。この符号に基づく、圧縮回路の例を
第２図に示す。１５ビットの入力ヴトの出力をｒ０１＋
　ｒｌｌ　＋　’２１　＊　’３１ｔ　ｒ４．とする０
次式が成り立つ。

ｒ（Ｎ　＝　ａＯｔｅａｌｔ■ａ、、　ｅａ、、■”１
０１’１１　＝　ａＯＩｅａ４１■ａ、、＄ａ、、■ａ
９，１’２１””１１ｅ３４ｉ”ａ７１のａ８１””１
２１ｒ３．＝ａ２．■ａｌｌ、■ａ７．ｆＥ９ａ１の’
１１１ｒ４１”ａ３１■ａ６．■ａ８１■ａ９１Φａ１
４１この回路は、上記パリティ検査行列をもつ修正ハミ
ング符号のシンドローム計算回路として知られているも
のである。

上記符号は２重誤りまでを検出できるため、ａｏｌ　”
’　ａ１４＋　　までに２ビットの故障がありても検出
可能である。

またｓ　　（’０１１　ｒ１１＋　ｒＺＩｔ　ｒｌｌ１
　’４（）をＧＦ（２’）上のシンボルｒ、とみなすこ
とも可能である。特願昭６２−４２５５５号で示したよ
うなシグナチャ回路を用いれば％　　ｒＯ＋ｒｌ　　ｔ
ｒＪｔに含まれるシンボル誤りを検出可能である。αを
０Ｆ（２’）上の原始元としたとき、（Ｘ−α−１）お
よび（Ｘ−α〕除算回路によるシグナチャレジスタを構
成した場合、２シンボルまでの故障検出が可能である。

つまり、第２図で示す圧縮回路と、特願昭６２−４２５
５５号で構成法を示した、（Ｘ−α−１）。

（Ｘ−α）除算回路を用いると、検査出力パターン（、
、、）ζこ含まれる、２重誤りをすべて検出できる。

検査入カバターンのビット巾が１５ビツトの時、従来の
方法であると、１５ビットのＭＩ　ＳＲを用いるか、例
えば５ビットのＭＩ８Ｂへ３回に分けて入力するか、で
あった。前者は、多量のハードウェアを必要とし、後者
はテスト時間の増大につながっていた。

ここで示した例では％　５人力排他的論理和ゲートが５
個必要であるが、５ビットのＭＩＳ几で済んでおり、テ
スト時間が増大するこみもない。

別の例として、ビット圧縮用排他的論理和回路として修
正ハミング符号のパリティ検査行列を用い、ＭＩ８Ｒと
して、（Ｘ−α−１）（ｘ−α０）（Ｘ−α）除算回路
を用いれば、検査出力パターンの３重誤りをすべて検出
できる。

一般に、ビット圧縮用排他的論理和回路として、最小重
みｄの符号に基づくパリティ検査行列を用い、ＭＩ８Ｒ
として、（ｘ　　”　　）（Ｘ　　”　）＋・・・＜ｘ
−ａ６−”＞除算回路を用いると、検査出力パターンの
（ｄ−１）重誤りをすべて検出できる。

〔発明の効果〕

本発明によれば、故障検出率を落すことなく高速な放論
判定ができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すプロ、り図、第２図は
ビット巾圧縮回路の一例を示す。

Claims (1)

1. 【特許請求の範囲】 １、ｍビットの多入力帰還形シフトレジスタ（ＭＩＳＲ
   ）によって、検査出力パターンをシグナチャとして圧縮
   する論理回路の故障検出方式において、ｎ（ｎ＞ｍ）ビ
   ット巾の検査出力を、排他的論理和回路網によってｍビ
   ット巾に圧縮し、その後、前記ｍビットのＭＩＳＲへ入
   力することを特徴とする故障検出方式。 ２、ｍビットの多入力帰還形シフトレジスタ（ＭＩＳＲ
   ）によって、検査出力パターンをシグナチャとして圧縮
   する論理回路の故障検出装置において、ｎ（ｎ＞ｍ）ビ
   ット巾の検査出力を、排他的論理和回路網によってｍビ
   ット巾に圧縮し、その後、前記ｍビットのＭＩＳＲへ入
   力することを特徴とする故障検出装置。