JPS6266353A - デ−タ記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数ビットよりなる複数の実データと該複数
の実データの同一ビットの排他的論理和をとることによ
り得られたＣＲＣデータを記憶し、ざらに前記実データ
に奇数パリティビットを付加したデータまたは前記ＣＲ
Ｃデータに奇数パリティビットを付加したデータを一単
位とする記憶データを出力するデータ記憶部を有するデ
ータ記憶回路に関する。

〔従来の技術〕

従来、この種のデータ記憶回路は、パリティビットに関
してはデータ列として考慮せず、パリティの生成、チェ
ックは１つのデータが転送される毎１こ行なっていた。

第２図はこの種のデータ記憶回路の従来例の概略ブロッ
ク図である。

デー々ｎ）酋２惰Ｓン千？Ｊ　るス尺刀、；、ハ）さ一
り舌コ縞食ｇ　トり出力され１．：バリティピットを含
む記憶データａはパリティチェック回路１１に入力して
パリティの妥当性かチェックされた後パリティビットか
除かれて実データｅとして出力される。実データｅは不
図示のデータ処理部へ送られ、必要とされるデータ処理
かなされる。実データｅはまた排他的論理和回路１２に
てレジスタ１３の出力９（初期値０）と排他的論理和か
とられ、再度新しいデータｆとしてレジスタ１３へ格納
される。レジスタ１３の出力はまた、ＣＲＣチェック回
路１４に入力され、内容か全でＯかどうかがチェ・ンク
される。

表１はデータ記憶部内ではエラーが生じでいない場合、
表２はエラーが発生した場合のデータの変化を示してい
る。

表１ 表２ ここで、ＣＲＣデータは、自身を含む記憶データ全体の
同一ビットの排他的論理和を行なったときに、その結果
かＯとなるようように予め記憶されているとすると、表
１、表２より明らかなように、ＣＲＣデータを含めて、
全記憶データを排他的論理和回路１２を介して順次、レ
ジスタ１３へ格納した後、レジスタ１３の内容をＣＲＣ
チェック回路１４によって全でＯかのチェックを行なう
ことにより、データ記憶部内でのエラー発生が判断でき
る。

〔発明か解決しようとする問題点〕

上述した従来のデータ記憶回路は、パリティビットまで
含めた連続するデータ群としての扱いを行なっておらず
、実データ部の障害とパリティビットの生成、チェック
回路等のバリティビットに関する回路の障害、ざらにＣ
ＲＣデータのチェック回路のｔｌ！害が多重に発生した
場合、データの信頼性か劣るという欠点がある。

〔問題点を解決するための手段〕

本発明のデータ記憶回路は、初期値をＯとし、前記記憶
データが出力される毎に直前に格納した格納データと前
記記憶データとの同一ビットの排他的論理和をとり、前
記記憶データのパリティビット以外はそのままとし、パ
リティビットは奇数番目の記憶データならばそのまま、
また偶数番目の記憶データならば反転させて新しい格納
データとして格納するＣＲＣレジスタと、該ＣＲＣレジ
スタの各ビットが全てＯであることをチェックするＣＲ
Ｃチェック回路とを備えたことを特徴とする。

〔実施例〕

次に、本発明の実施例について図面ヲ参照して説明する
。

第１図は本発明のデータ記憶回路の一実施例のブロック
図である。

パリティチェック回路］は記憶データａのパリティの妥
当性をチェックするのみて、第２図におけるパリティチ
ェック回路１１のようにパリティビットの除去は行なわ
ない。排他的論理和回路２、レジスタ３、ＣＲＣチェッ
ク回路５はパリティビットを含めたデータ幅を持つこと
を除いてそれぞれ第２図における排他的論理和回路１２
、レジスタ１３、ＣＲＣチェック回路１４と機能的には
同じものである。

次に、本発明の特徴となる制御回路４の動作について表
３、表４を参照しで説明する。

表３ 表４ 表３、表４に示すように、ＣＲＣデータを含めて記憶デ
ータが奇数単位あるとすると、最終的にレジスタ３のパ
リティビットは１となり、また偶数単位であるとＯとな
る。ここでＣＲＣチェック回路５が、全ビットＯである
ことをチェックするよう１こ構成されているので、偶数
番目のデータ（例えばデータ２）までレジスタ３に格納
された時、制御回路４は信号Ｃ中のパリティビットを反
転させることで、容易にレジスタ３の内容がチェックで
きる。

なお、排他的論理和回路２の代りに排他的ノア回路を用
いた場合、制御回路４におけるパリティビットの反転は
奇数番目のデータとなり、ＣＲＣチェック回路５はレジ
スタ３の内容が全て１であるかをチェックすることにな
る。

〔発明の効果〕

以上説明したように本発明は、ＣＲＣデータをチェック
するうえで、チェックすべきデータの順番によりパリテ
ィビットの反転を制御する制御回路を付加することによ
り、パリティビットを含めた連続するデータの障害検出
能力を向上させることができるという効果かある。

【図面の簡単な説明】

第１図は本発明のデータ記憶回路の一実施例を示すブロ
ック図である。第２図は従来例を示すブロック図である
。 １・・・パリティチェック回路、 ２・・・排他的論理和回路、 ３・・・レジスタ、 ４・・・制御回路、 ５・・・チェック回路、 ａ・・・記憶データ、 ｂ・・・排他的論理和回路２の出力、 Ｃ・・・レジスタ３の出力、 ｄ・・・制御回路４の出力。 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 複数ビットよりなる複数の実データと該複数の実データ
   の同一ビットの排他的論理和をとることにより得られた
   ＣＲＣデータを記憶し、さらに前記実データに奇数パリ
   ティビットを付加したデータ、または前記ＣＲＣデータ
   に奇数パリティビットを付加したデータを一単位とする
   記憶データを出力するデータ記憶部を有するデータ記憶
   回路において、 初期値を０とし、前記記憶データが出力される毎に直前
   に格納した格納データと前記記憶データとの同一ビット
   の排他的論理和をとり、前記記憶データのパリティビッ
   ト以外はそのままとし、パリティビットは奇数番目の記
   憶データならばそのまま、また偶数番目の記憶データな
   らば反転させて新しい格納データとして格納するＣＲＣ
   レジスタと、該ＣＲＣレジスタの各ビットが全て０であ
   ることをチェックするＣＲＣチェック回路とを備えたこ
   とを特徴とするデータ記憶回路。