JPS6246348A - デ−タ処理回路 - Google Patents
デ−タ処理回路Info
- Publication number
- JPS6246348A JPS6246348A JP60185369A JP18536985A JPS6246348A JP S6246348 A JPS6246348 A JP S6246348A JP 60185369 A JP60185369 A JP 60185369A JP 18536985 A JP18536985 A JP 18536985A JP S6246348 A JPS6246348 A JP S6246348A
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- crc
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、ヨ、。工４□ ｌｉｌ
： （産業上の利用分野）；： １′ 本発明はデータ記憶装置に使用されるデータ処理回路に
関し、特に記憶データの処理方式にＩＷｆ６°、・。
： （産業上の利用分野）；： １′ 本発明はデータ記憶装置に使用されるデータ処理回路に
関し、特に記憶データの処理方式にＩＷｆ６°、・。
（従来の技術）：。
従来、この種のデータ記憶装置におけるパリティビット
は、データを転送する都度、生成して付ヵ。し工いえ。
は、データを転送する都度、生成して付ヵ。し工いえ。
以Ｔよ、１よ。作。５ヨを １．”□１：
説明する。
第３図は、従来技術によるデータ記憶装置のデータ処理
回路の一例を示すブロック図である。
回路の一例を示すブロック図である。
第３図において、３１はパリティチェック回路、３２は
データ転送部、３３はＥＸＯＲゲート、３４はＣＲＣレ
ジスタ、３５はセレクタ、３６はパリティ生成回路であ
る。
データ転送部、３３はＥＸＯＲゲート、３４はＣＲＣレ
ジスタ、３５はセレクタ、３６はパリティ生成回路であ
る。
第３図において、パリティビットを含む入力データは信
号線３０１を介してパリティチェック回路３１へ入力さ
れ、実データとして信号線３０２を介してデータ転送部
３２へ入力される。
号線３０１を介してパリティチェック回路３１へ入力さ
れ、実データとして信号線３０２を介してデータ転送部
３２へ入力される。
データ転送部３２の出力は実記憶データとして信号線３
０３を介してセレクタ３５へ入力されるとともに、ＥＸ
ＯＲゲート３３へ入力される。
０３を介してセレクタ３５へ入力されるとともに、ＥＸ
ＯＲゲート３３へ入力される。
ＥＸＯＲゲート３３の出力はＣＲＣ入カデカデータて信
号線３０４を介してＣＲＣレジスタ３４へ入力される。
号線３０４を介してＣＲＣレジスタ３４へ入力される。
ＣＲＣレジスタ３４の出力は信号線３０５を介してＥＸ
ＯＲゲート３３のいま一方の入力端子へ入力されるとと
もに、実ＣＲＣ記憶データとしてセレクタ３５へも入力
される０セレクタ３５は信号線３０３上の実記憶データ
、または信号線３０２上の実ＣＲＣ記憶データを選択し
て信号線３０６を介してパリティ生成回路３６へ送出し
、パリティ生成回路３６ではパリティビットを付加して
信号線３０７を介してデータ記憶部（図示してない）へ
記憶データを送出する。
ＯＲゲート３３のいま一方の入力端子へ入力されるとと
もに、実ＣＲＣ記憶データとしてセレクタ３５へも入力
される０セレクタ３５は信号線３０３上の実記憶データ
、または信号線３０２上の実ＣＲＣ記憶データを選択し
て信号線３０６を介してパリティ生成回路３６へ送出し
、パリティ生成回路３６ではパリティビットを付加して
信号線３０７を介してデータ記憶部（図示してない）へ
記憶データを送出する。
以下に、具体的な動作を説明する。
例えば、他装置から信号線３０１を介して送られてきた
入力データはデータに誤りがないか否かがパリティチェ
ック回路３１によりチェックされ、誤りがない場合には
データ転送部３２へ送出されて実記憶データとなる。信
号亭３０３を介してパリティ生成回路３６により再度、
上記データにはパリティが付加され、最終的な言己憶デ
ータとして信号ｉ１Ｊ ３０７に出力される。
入力データはデータに誤りがないか否かがパリティチェ
ック回路３１によりチェックされ、誤りがない場合には
データ転送部３２へ送出されて実記憶データとなる。信
号亭３０３を介してパリティ生成回路３６により再度、
上記データにはパリティが付加され、最終的な言己憶デ
ータとして信号ｉ１Ｊ ３０７に出力される。
いっぽう、実記憶データは信号＃３０３を介してＥＸＯ
Ｒゲート３３へ入力され、ＣＲＣレジスタ３４の出力と
の間で排他的論理和が求ぬられ、ＣＲＣレジスタ３４へ
格納される。入力データが規定数だけデータ記憶部へ送
出された後に、ＣＲＣレジスタ３４の出力は信号＠ ３
０５を介してデータ記憶部（図示してない）へ送出され
、データ記憶部へ送出された入力データの信頼性を向上
させるために用いられる。
Ｒゲート３３へ入力され、ＣＲＣレジスタ３４の出力と
の間で排他的論理和が求ぬられ、ＣＲＣレジスタ３４へ
格納される。入力データが規定数だけデータ記憶部へ送
出された後に、ＣＲＣレジスタ３４の出力は信号＠ ３
０５を介してデータ記憶部（図示してない）へ送出され
、データ記憶部へ送出された入力データの信頼性を向上
させるために用いられる。
躯４図は、データ記憶部のなかのデータの構成例を示す
説明図である。ここで実データは２単位とし、パリティ
ビットはチェックされても記憶されない。第４図におい
て、（ａ）はデータ記憶部の内部データが正常な場合を
示し、（ｂ）は異常な場合を示す。ＣＲＣデータは全入
力データのＥＸＯ几により与えられるので、（ｂ）に示
す場合には障害の発生が容易に検出できる。
説明図である。ここで実データは２単位とし、パリティ
ビットはチェックされても記憶されない。第４図におい
て、（ａ）はデータ記憶部の内部データが正常な場合を
示し、（ｂ）は異常な場合を示す。ＣＲＣデータは全入
力データのＥＸＯ几により与えられるので、（ｂ）に示
す場合には障害の発生が容易に検出できる。
（発明が解決しようとする問題点）
上述した従来のデータ処理回路では、パリティビットま
で含めたＣＲＣデータを生成せず、パリティビットに関
しては連続するデータ群としての取扱いができず、パリ
ティ付加回路などのパリティビットに関する障害に対し
て信頼性が劣ると云う欠点があった。
で含めたＣＲＣデータを生成せず、パリティビットに関
しては連続するデータ群としての取扱いができず、パリ
ティ付加回路などのパリティビットに関する障害に対し
て信頼性が劣ると云う欠点があった。
本発明の目的は、複数ビットより成る実データと上記実
データの奇数パリティピットを加えたデータとを一単位
として複数単位のデータを入力し、そのまま記憶データ
として一単位ずつ複数単位連続して出力するようにし、
上記−単 ｋ。
データの奇数パリティピットを加えたデータとを一単位
として複数単位のデータを入力し、そのまま記憶データ
として一単位ずつ複数単位連続して出力するようにし、
上記−単 ｋ。
１」
０°“１″−″′″ｌ″ｆ６ｊ“′°′”＠Ｍ Ｕ
９．。
９．。
１°ｚｌｆ−９ｈ゛ｆｉ□Ｅｔｌｉｆ’−１ｈ（ＤＬ
ｅｙ トドの排他的論理和をとり、その値をＣ
ＲＣデー″′″Ｌ′″ＣＢ ！ｔＤＩｉ’］−ｅ ｙ“
へ４８６・６”５１［）た直後にＣＲ，Ｃデータのうち
実データ部はその［・ ままとし、上記入力データの総数が偶数単位分
ぺ１パ だけ転送されたときのみ上記パリティビットを
１７１゜ ｆｆＥｇｆ゛ＣＲＣＥｔｌｆ−１、： Ｌ、ｒｆｆｌｌ
ｆ６“ ｌ］ともに上記記憶データか、あるいは
上記ＣＲＣｌ。
ｅｙ トドの排他的論理和をとり、その値をＣ
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へ４８６・６”５１［）た直後にＣＲ，Ｃデータのうち
実データ部はその［・ ままとし、上記入力データの総数が偶数単位分
ぺ１パ だけ転送されたときのみ上記パリティビットを
１７１゜ ｆｆＥｇｆ゛ＣＲＣＥｔｌｆ−１、： Ｌ、ｒｆｆｌｌ
ｆ６“ ｌ］ともに上記記憶データか、あるいは
上記ＣＲＣｌ。
記憶データかを選択し、データ記憶部へ上記記
［：・１・ 憶データまたは上記ＣＲＣ記憶力を出力するこ
１゛ト とにより１記憶点を除去し・信頼性を向上７き
［，２るように構成したデータ処理回路を提供
するこ ｌ′６とにある。
１（問題点
を解決するための手段）
１・□本発明によるデータ処理回路はデータ転送部
ｉ［“ と、ＣＲＣレジスタと、ＣＲＣ制御部と、セレ
［、？ ｊ 、ニーｔＪＬ（ＩＬ、・１１′“
、ｋＱｒｌＺｈ＊−ｙ’−ｐ Ｉ。
［：・１・ 憶データまたは上記ＣＲＣ記憶力を出力するこ
１゛ト とにより１記憶点を除去し・信頼性を向上７き
［，２るように構成したデータ処理回路を提供
するこ ｌ′６とにある。
１（問題点
を解決するための手段）
１・□本発明によるデータ処理回路はデータ転送部
ｉ［“ と、ＣＲＣレジスタと、ＣＲＣ制御部と、セレ
［、？ ｊ 、ニーｔＪＬ（ＩＬ、・１１′“
、ｋＱｒｌＺｈ＊−ｙ’−ｐ Ｉ。
の奇数パリティ・ピットとを加えたデータを−単位とし
て複数単位のデータを入力データとして処理し、祖数単
位の記憶データとして出力することができるように構成
したものである。
て複数単位のデータを入力データとして処理し、祖数単
位の記憶データとして出力することができるように構成
したものである。
データ転送部は、入力データをそのまま一単位ずつ複数
単位連続して記憶データとして出力するためのものであ
る。
単位連続して記憶データとして出力するためのものであ
る。
ＣＲＣレジスタは、データ転送部が一単位の記憶データ
を出力するごとに自身が格納しているデータと記憶デー
タとの同一ビットの排他的論理和をとり、その値を格納
データとして自身の同一ビットに格納するためのもので
ある。
を出力するごとに自身が格納しているデータと記憶デー
タとの同一ビットの排他的論理和をとり、その値を格納
データとして自身の同一ビットに格納するためのもので
ある。
ＣＲＣ制御部は、データ転送部に入力データがすべてデ
ータ転送部より出力された直後に、ＣＲＣレジスタの内
容のうち実データ部はそのままにして、パリティピット
に関しては入力データの総数が偶数単位分転送されたと
きのみ反転させ、ＣＲＣ記憶データとして出力するため
のものである。
ータ転送部より出力された直後に、ＣＲＣレジスタの内
容のうち実データ部はそのままにして、パリティピット
に関しては入力データの総数が偶数単位分転送されたと
きのみ反転させ、ＣＲＣ記憶データとして出力するため
のものである。
セレクタは、記憶データとＣＲＣ記憶データとの間で選
択を行い、データ記憶部へ記憶データまたはＣＲＣ記憶
データを出力するためのものである。
択を行い、データ記憶部へ記憶データまたはＣＲＣ記憶
データを出力するためのものである。
（実施例）
次に、本発明について図面を参照して説明す８°
１゜第１図は、本発明によ
るデータ処理回路の一実施例を示すブロック図である。
１゜第１図は、本発明によ
るデータ処理回路の一実施例を示すブロック図である。
第１図において、１１はデータ転送部、１２はＣＲＣレ
ジス １［、・ 夕、１３はＣＲＣ制御部、１４はセレクタであ
１′１゜ １″ る・
１．；Ｉ。
ジス １［、・ 夕、１３はＣＲＣ制御部、１４はセレクタであ
１′１゜ １″ る・
１．；Ｉ。
第１図において、データ転送部１１は信号ａ１゜１０１
上の入力データをパリティビットを含め、）記憶データ
として信号線１０２に出力するもので
ｉ；［・・ あり、ＣＲＣレジス月２は記憶データと自身
ｉ；０７’−Ａ（７）排他０″″和１求“１１身に
４１ ｉｉ““ｏＴ；ｌ＞７：ｒｏＣ
ＲＣｖ−）７．９”′”Ｍ″ １．１線１０３上に
送出された出力は、ＣＲ，Ｃ制御部１３）。
上の入力データをパリティビットを含め、）記憶データ
として信号線１０２に出力するもので
ｉ；［・・ あり、ＣＲＣレジス月２は記憶データと自身
ｉ；０７’−Ａ（７）排他０″″和１求“１１身に
４１ ｉｉ““ｏＴ；ｌ＞７：ｒｏＣ
ＲＣｖ−）７．９”′”Ｍ″ １．１線１０３上に
送出された出力は、ＣＲ，Ｃ制御部１３）。
への入力となる。ＣＲＣ制御部１３において、
１ｆ ＣＲＣレジスター３から信号線１０３上への出力
１・の実データ部はそのままＣＲＣ記憶デー
タとし、 １パリテイピツトは信号線１０
１上の入力データが複数単位転送された場合のみ反転さ
せ、ＣＲＣ記憶データとしてセレクタ１４へ出力する。
１ｆ ＣＲＣレジスター３から信号線１０３上への出力
１・の実データ部はそのままＣＲＣ記憶デー
タとし、 １パリテイピツトは信号線１０
１上の入力データが複数単位転送された場合のみ反転さ
せ、ＣＲＣ記憶データとしてセレクタ１４へ出力する。
セレクタ５は信号線１０１上の入力データが記憶データ
として信号線１０２を介して転送された後、ＣＲＣ制御
部１３の出力、すなわち信号線１０４上のＣＲＣ記憶デ
ータを信号ｉ １０５への出力としてデータ記憶部（図
示されていない）へ転送する。ここで、データ記憶部で
は記憶データのパリティチェックを行うことにする。
として信号線１０２を介して転送された後、ＣＲＣ制御
部１３の出力、すなわち信号線１０４上のＣＲＣ記憶デ
ータを信号ｉ １０５への出力としてデータ記憶部（図
示されていない）へ転送する。ここで、データ記憶部で
は記憶データのパリティチェックを行うことにする。
以下に、本発明によるデータ処理回路の特徴的な動作に
ついて説明する。
ついて説明する。
信号線１０１上の入力データはパリティピットを付加さ
れたままであるが、これを除いて従来のデータ処理回路
と同様な処理がデータ転送部１１によって行われる。セ
レクタ１４は従来のセレクタと同様な動作を行い、ＣＲ
Ｃレジスタ１２は従来のＣＲＣレジスタと同様な動作を
行う。
れたままであるが、これを除いて従来のデータ処理回路
と同様な処理がデータ転送部１１によって行われる。セ
レクタ１４は従来のセレクタと同様な動作を行い、ＣＲ
Ｃレジスタ１２は従来のＣＲＣレジスタと同様な動作を
行う。
第２図は、データの推移を示す説明図である。
第１図から明らかなように、偶数単位の転送のときには
パリティピットのみの反転により全入力データのパリテ
ィに対するＣＲ，Ｃ記憶データのパリティを保証するこ
とが可能となる。
パリティピットのみの反転により全入力データのパリテ
ィに対するＣＲ，Ｃ記憶データのパリティを保証するこ
とが可能となる。
さらに、前述したようにデータ記憶部のなかでパリティ
チェックを行うものとすれは、第３図におけるパリティ
チェック回路３１は不要となるＯ （発明の効果） 以上説明したように本発明は、入力データの全転送単位
数が偶数であるならばパリティピットを反転させるＣＲ
Ｃ制御部を付加することにより、パリティピットを自め
た全入力データに対するＣＲＣデータが容易に生成でき
、障害検出能力を向上させ、さらにデータ処理回路の内
部のパリティ付加回路とパリティチェック回路
１゜と１削除し１″量を大１１１ＭＫ削減７１
と５う １効来がある。
チェックを行うものとすれは、第３図におけるパリティ
チェック回路３１は不要となるＯ （発明の効果） 以上説明したように本発明は、入力データの全転送単位
数が偶数であるならばパリティピットを反転させるＣＲ
Ｃ制御部を付加することにより、パリティピットを自め
た全入力データに対するＣＲＣデータが容易に生成でき
、障害検出能力を向上させ、さらにデータ処理回路の内
部のパリティ付加回路とパリティチェック回路
１゜と１削除し１″量を大１１１ＭＫ削減７１
と５う １効来がある。
【図面の簡単な説明】
第１図は、本発明によるデータ処理回路の−実施例を示
すブロック図である。 第２図は、第１図におけるデータの推移を示した説明図
である。 第３図は、従来技術によるデータ処理回路の一例を示す
ブロック図である。 第４図は、データ記憶部のなかのデータ例を示す説明図
である。 １１．３２・・・データ転送部 １２．３４・・・ｃｒｔｃレジスタ １３・・・ＣＲＣ制御部 １４．３５・・・セレクタ ３１・・・パリティチェック回路 ３３・・・ＥＸＯＲゲート ３６・・・パリティ生成回路 １０１＝ １０５ 、３０１〜３０７・・・信号線特許
用願人 日本電気株式会社 代理人 弁理士 井ノロ 壽 ”゛［１［ ２３図 才４図 ト １；
すブロック図である。 第２図は、第１図におけるデータの推移を示した説明図
である。 第３図は、従来技術によるデータ処理回路の一例を示す
ブロック図である。 第４図は、データ記憶部のなかのデータ例を示す説明図
である。 １１．３２・・・データ転送部 １２．３４・・・ｃｒｔｃレジスタ １３・・・ＣＲＣ制御部 １４．３５・・・セレクタ ３１・・・パリティチェック回路 ３３・・・ＥＸＯＲゲート ３６・・・パリティ生成回路 １０１＝ １０５ 、３０１〜３０７・・・信号線特許
用願人 日本電気株式会社 代理人 弁理士 井ノロ 壽 ”゛［１［ ２３図 才４図 ト １；
Claims (1)
- 入力データをそのまま一単位ずつ複数単位連続して記憶
データとして出力するためのデータ転送部と、前記デー
タ転送部が前記一単位の記憶データを出力するごとに自
身が格納しているデータと前記記憶データとの同一ビッ
トの排他的論理和をとり、前記排他的論理和の値を格納
データとして自身の同一ビットに格納するためのＣＲＣ
レジスタと、前記データ転送部に前記入力データがすべ
て前記データ転送部より出力された直後に、前記ＣＲＣ
レジスタの内容のうち前記実データ部はそのままとして
、前記パリティビットに関しては前記入力データの総数
が偶数単位分転送されたときのみ反転させ、前記ＣＲＣ
記憶データとして出力するためのＣＲＣ制御部と、前記
記憶データと前記ＣＲＣ記憶データの選択を行い、前記
データ部記憶の前記記憶データまたは前記ＣＲＣ記憶デ
ータを出力するためのセレクタとを具備し、複数ビット
より成る実データと前記実データの奇数パリティビット
とを加えたデータを一単位として複数単位のデータを入
力データとして処理し、複数単位の記憶データとして出
力することができるように構成したことを特徴とするデ
ータ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185369A JPS6246348A (ja) | 1985-08-23 | 1985-08-23 | デ−タ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185369A JPS6246348A (ja) | 1985-08-23 | 1985-08-23 | デ−タ処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6246348A true JPS6246348A (ja) | 1987-02-28 |
Family
ID=16169593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60185369A Pending JPS6246348A (ja) | 1985-08-23 | 1985-08-23 | デ−タ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6246348A (ja) |
-
1985
- 1985-08-23 JP JP60185369A patent/JPS6246348A/ja active Pending
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