JP2008292173A - 半導体集積回路装置のテスト回路 - Google Patents

Abstract

【課題】半導体集積回路装置のテスト回路において、複数のテストモードを設定するために二つのテスト端子を専有し制御しなければならない、という問題がある。
【解決手段】複数の試験回路と被試験回路とから構成され、所定の端子に入力した信号が第１のレベルにある場合この複数の試験回路と被試験回路の一部または全部を非活性化する半導体集積回路装置であって、先の所定の端子に入力した信号が先の第１のレベルから第２のレベルへ遷移するエッジを検出するエッジセンス回路と、このエッジセンス回路が検出したエッジに応じ先の複数の試験回路の一部または全部を活性化する活性化信号を生成する活性化信号生成回路と、を備えたことを特徴としている。
【選択図】図２

Description

本発明は、半導体集積回路装置のテスト回路に関し、特に半導体集積回路装置のバーンインテストに適したテスト回路に関する。

近年の半導体集積回路装置は、半導体プロセスの超微細化や新材料の採用、及び高密度実装ＩＣパッケージによる小型化など進歩が極めて著しい。 これら新技術に対する品質保証の観点から、初期故障期に不良となる潜在的な欠陥をスクリーングし不良品を除去し製品が出荷される。 より具体的なスクリーニング手法として加速試験、すなわち基準条件より厳しい条件下で製品の故障メカニズムを通常の速度以上に促進し短期間に故障を再現させる試験が実施される。

半導体集積回路装置に対する加速試験の手法としては、温度電圧試験、通称バーンインテスト（Ｂｕｒｎ ｉｎ Ｔｅｓｔ、以下では略してＢＴと記載する場合もある）が実施され、特に酸化膜や金属配線や拡散層の欠陥に関する故障モードを再現させるためにダイナミックＢＴの重要性が益々高まっている。 ダイナミックＢＴとは、半導体集積回路の内部信号ノードの電位をハイ状態からロウ状態へ、またはロウ状態からハイ状態へと切り替えながらバーンインテストを行う手法であり、全ての内部信号ノードに対し実際に活性化が可能なノードの割合を示す、トグルカバレッジを高めることが重要となる。

他方で半導体集積回路装置は、高集積化に伴う高機能化や多機能化によりシステムＬＳＩとして複雑化する一方である。 これに伴い、トグルカバレッジを確保するためにダイナミックＢＴの所要時間を増大させ、且つ多相信号を複数に発信できる高機能なバーンインテスト装置を多数導入する必要が生じ、試験コストの増大を招いている。

コスト削減のためには、試験容易化設計（Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔａｂｉｌｉｔｙ、以下ＤＦＴと略記する）の考え方、すなわち半導体集積回路の制御容易性と観測容易性を向上できる試験回路、例えばＢＩＳＴ（Ｂｕｉｌｄ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路やスキャンパス試験回路、或いはバウンダリスキャンテスト回路を埋め込むことにより回路内部の故障検出率を向上する考え方、これを導入するならば生来的に少ないオーバーヘッドで高いトグルカバレッジを有する、延いては試験コストを最小化するダイナミックＢＴが可能となる。

他方、半導体集積回路の大規模化は搭載する機能の複雑化を招いており、従って複数のＤＦＴ回路を埋め込み、且つ各々が異なる又は同一の機能単位を独立に試験する様相を呈している。 そこで、これら複数のＤＦＴ回路を統合し制御すると共に、バーンインテストへ応用する技術が必要となる。

一例として特許文献１は、限られた資源で効率よく半導体集積回路に含まれるメモリと機能部の活性化を行うことができ、機能部の活性化を行うテスト用プログラムの作成及び共用を容易化するテスト技術を開示する。

図１は、特許文献１に記載の発明の実施図であり、フラッシュＥＥＰＲＯＭ２０、テスト用の命令コードを格納したＲＯＭ３０、機能部１０、及びモード選択部４０から成る。 ここでモード選択部４０は、バーンインテストを行うモード（以下、ＢＴモードと略記する）を選択可能であり、更に試験用データを書き込んだ状態に保持したフラッシュＥＥＰＲＯＭ２０の読み出し動作を行う第１のバーンインテストと、ＲＯＭ３０の命令コードを読み出して実行し機能部１０を動作させる第２のバーンインテストと、を互いに独立して制御する。

より具体的にモード選択部４０は、モード設定端子４１からのＨレベルの入力によりＢＴモードが指定されたならば制御信号Ｃ１へＨレベルを出力する。 更にモード選択部４０は、ＢＴモード状態の下で、モード切替信号入力端子４２からのＨレベルの入力により制御信号Ｃ２へＨレベルを出力し上述の第１のバーンインテストに設定でき、またモード切替信号入力端子４２からのＬレベルの入力により制御信号Ｃ２へＬレベルを出力し上述の第２のバーンインテストに設定できる。

他の例として、引用文献２は、テストモード切り替え専用のバイナリーカウンタとデコーダを内蔵し、トリガー入力とリセット信号によりバイナリーカウンタの出力バイナリーデータをデコーダがデコードしてテストモードを選択するテスト技術を開示する。 より具体的に引用文献２に記載の考案は、上述のトリガーとリセット信号の各々を入力する二つのテスト専用端子のみで、複数のテストモードを設定できる。

更に他の例として、引用文献３には詳細が図示されていないが、リセット信号が解除された後に、クロック信号によって制御回路５内のバイナリーカウンタのカウントを進めて予め設定されたカウントまで進むと、制御回路５内のデコーダが所定の試験状態を実現するインストラクションビットを出力する、という記載がある。

特開２００６−３１３０９０号公報（図１） 実開平６−６５８８１号公報（図１、図２） 特開２０００−３１０６６８号公報（図１、図６）

しかしながら上述した従来技術は何れも、半導体集積回路装置のテスト回路において、複数のテストモードを設定するために二つのテスト端子を専有し制御しなければならない、という問題がある。

特に複数のＢＴモードを制御し、且つ各ＢＴモードがＤＦＴを流用したダイナミックＢＴを行う場合には、各ＢＴモードに応じダイナミックＢＴを履行する多相のクロック信号発生器をバーンインテスト装置に設置し、ＢＴボードを含む複数の半導体集積回路装置へ、先の多相クロック信号を分配する高機能なテストシステムを構築する必要がある。

従って、たとえＢＴモードの種類が増えたとしても、信号制御すべきテスト専用端子は増やしてはならない対象である。 そして、この信号制御すべきテスト専用端子は、試験コスト軽減の観点から、たとえ一本であっても更に削減すべき対象である。

上記の課題を解決するために本発明の半導体集積回路装置のテスト回路は、複数の回路ブロックを備え、所定の端子への入力信号が第１のレベルにある場合にこれら複数の回路ブロックを無効化する半導体集積回路装置において、先の入力信号がこの第１のレベルから第２のレベルに遷移するエッジに応じ検出信号を生成するエッジセンス回路と、その検出信号に応じそれら複数の回路ブロックを選択的に活性化する活性化信号を生成する活性化信号生成回路と、を備えたことを特徴とする。

本発明により、唯一つのテスト端子のみで複数のテストモードを設定することができる半導体集積回路装置のテスト回路を提供することができる。

以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において同一要素には同一の符号が付されており、また説明の煩雑さを回避するために必要に応じて重複説明は省略する。

実施の形態１．
図２は、本発明の実施形態１からなる半導体集積回路装置のテスト回路の構成を表す回路ブロック図である。 １０００は、半導体集積回路装置の全体を示し、半導体ベアチップまたは単体の半導体ダイチップを搭載した各種の半導体集積回路パッケージ、更には複数の半導体ダイチップを単一のパッケージ内に搭載したシステムソリューションであるシステムインパッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ、略してＳｉＰ）、これらであっても良い。

半導体集積回路装置１０００内の１４０は、通常モード、すなわち製品の実機に搭載された場合に設定されるべきモードに於いて、半導体集積回路装置１０００が主な機能を果すシステム回路を示す。 更にシステム回路１４０は、先の主機能を果すべき回路として１４３の第１の被試験回路及び１４４の第２の被試験回路、並びにこれら主機能に対するＤＦＴ回路である１４１の第１の試験回路及び１４２の第２の試験回路の各々から構成される。

ここで被試験回路１４３や１４４は、各種のマクロ、例えば埋め込みＤＲＡＭ、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）、ＣＰＵ、ＳｅｒＤｅｓ（ＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ）、インターフェイス等であり、一般的なグルーロジック（Ｇｌｕｅ Ｌｏｇｉｃ）でもある。 また試験回路１４１や１４２は、各種のＤＦＴ回路、例えば各種マクロに対するＢＩＳＴ回路、インターフェイスに対するバウンダリスキャンテスト回路、グルーロジックに対するスキャンパス試験回路等が考えられる。 尚これら被試験回路や試験回路は、ここに成就したものだけに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の回路が適用可能である。

また試験回路１４１と１４２は、１４５と１４６で示されるリセット付きフリップフロップ回路を各々含み、図示していないがシステム回路１４０の外部から供給される各種の試験信号に応じ、ＮＴ１とＮＴ２で示されるノードへ向けて各種の試験制御信号を発生させる。 ここでリセット付きフリップフロップ回路１４５と１４６は、システム回路１４０の外部から供給されるリセット信号により初期化の状態へ強制的に設定することができ、このリセット信号は１１１で示される試験モード切替端子から供給される。

被試験回路１４３と１４４は、１４７と１４８で示されるリセット付きフリップフロップ回路を各々含み、ノードＮＴ１とＮＴ２を仲介として試験回路１４１と１４２で発生された各種の試験制御信号により試験が行われる。 ここでリセット付きフリップフロップ回路１４７と１４８は、システム回路１４０の外部から供給されるリセット信号により初期化の状態へ強制的に設定することができ、このリセット信号は試験モード切替端子１１１から供給される。

試験モード切替端子１１１からリセット付きフリップフロップ回路１４５乃至１４８へ供給されるリセット信号は、システム回路１４０が何れの試験モードであろうと通常モードであろうと、これらモードに依存せずに有効であり、すなわちリセット付きフリップフロップ回路１４５乃至１４８を初期化の状態へ強制的に設定することができる。 但し本発明の要旨に従うならば、試験モード切替端子１１１から供給されるこのリセット信号は、リセット付きフリップフロップ回路１４５乃至１４８に対し、少なくとも通常モードにおいて有効であれば充分であり、必ずしも他の試験モードにおいてリセット付きフリップフロップ回路１４５乃至１４８を初期化の状態へ強制的に設定できる必要はない。

１３０で示される試験モード設定回路は、１３２と１３３で示されるアンド回路を含み、１３１で示される試験モード設定端子から供給される試験モード設定信号に応じ、ＮＤ１とＮＤ２で示されるノードへ向けて、試験回路１４１と１４２を通常モードへ強制的に設定する信号を発生させる。 本実施形態では、試験モード設定端子１３１から直接に信号を供給する構成を開示しているが、試験モード設定回路１３０の外部から供給される他の三つの信号をシフトレジスタのデータ入力端子、シフト用クロック入力端子及びリセット入力端子の各々へ供給し、このシフトレジスタから出力する信号を代替え信号として適用する構成を採用しても良い。

上述の試験モード設定回路１３０は、通常モードと包括的ＢＴモードとの間を二者択一に選択する例だけを示している。 ここで包括的ＢＴモードと言う用語の使用方法は、半導体集積回路装置１０００の全体をＢＴモードに設定するという意味に用いている。

１１０で示されるエッジセンス回路は、１１２と１１３で示されるフリップフロップ回路を含み、上述の試験モード切替端子１１１に供給される信号のエッジを検出し、且つエッジを感知した結果としてフリップフロップ回路１１２或いは１１３はトグル（ｔｏｇｇｌｅ）する。 本実施形態では、フリップフロップ回路を構成要素とするエッジセンス回路を開示しているが、試験モード切替端子１１１に供給される信号を微分する回路、及びその微分した信号の正負により立ち上りエッジと立ち下りエッジを見分ける回路を適用する構成を採用しても良い。

１２０で示される活性化信号生成回路は、１２１と１２２で示されるインバータ回路とイクスクルーシブオア回路の各々を含み、上述のフリップフロップ回路１１２及び１１３のトグルした結果に応じ、ノードＮＦ１とＮＦ２を仲介としてアンド回路１３２と１３３の各々へ向けて、試験回路１４１と１４２を試験モードへ設定する信号を発生させる。 また本実施形態の場合、インバータ回路１２１とイクスクルーシブオア回路１２２は、フリップフロップ回路１１２及び１１３の各トグル周期を決定する信号を出力すると共にフリップフロップ回路１１２及び１１３の各々へフィードバックする構成をとる。

図７は、図２の半導体集積回路装置１０００のテスト回路の動作を表すタイミングチャートである。 図７（ａ）は、試験モード設定端子１３１に入力する試験モード設定信号を示し、Ｌｏｗ（以下、「０」と記す場合もある）状態のときに試験回路１４１と１４２を通常モードへ強制的に設定する。 他方、その試験モード設定信号がＨｉｇｈ（以下、「１」と記す場合もある）状態に設定された場合、少なくともこの試験モード設定信号だけでは試験回路１４１と１４２に対し何ら影響を及ぼさない（ｄｏｎ’ｔ ｃａｒｅ）状態に在る。 この状態が、すなわち上述した包括的ＢＴモードに相等する。

図７（ｂ）は、試験モード切替端子１１１に入力する信号を示す。 図７（ｃ）と（ｄ）はノードＮＦ１とＮＦ２に現れる信号を示し、同様に図７（ｆ）と（ｇ）はノードＮＤ１とＮＤ２に現れる信号を示す。 そして図７（ｐ）は、試験回路１４１と１４２が設定された状態を示す。 そこで、図２の半導体集積回路装置１０００のテスト回路の構成を表す回路ブロックに基き、各信号の挙動を以下に説明する。

図７（ｃ）のノードＮＦ１の信号はフリップフロップ回路１１２の出力信号であり、インバータ回路１２１が出力する信号をフィードバックすることに因り、その信号のトグル周期が決定される。 そして、そのトグル周期は、試験モード切替端子１１１に入力される信号の立ち上りエッジ毎にトグル、すなわち二つの状態（「０」と「１」との状態）を切り替わる。 同様に、図７（ｄ）のノードＮＦ２の信号はフリップフロップ回路１１３の出力信号であり、イクスクルーシブオア回路１２２が出力する信号をフィードバックすることに因り、その信号のトグル周期が決定される。 そして、フリップフロップ回路１１３のトグル周期は、試験モード切替端子１１１に入力される信号の立ち上りエッジの二回毎に一回トグルする。 なお本実施形態のエッジセンス回路は、立ち上りエッジを感知する回路を開示しているが、立ち下りエッジを感知する回路により実現しても良い。

図７（ｆ）のノードＮＤ１の信号は、試験モード設定端子１３１にＬｏｗ信号が入力された場合に「０」の固定信号が現れ、試験モード設定端子１３１にＨｉｇｈ信号が入力された場合に先のノードＮＦ１に現れた信号がそのままに現れる。 そしてノードＮＤ１がＨｉｇｈ状態のときに、試験回路１４１は被試験回路１４３を試験できる有効状態となり、ノードＮＤ１がＬｏｗ状態のときに、試験回路１４１は被試験回路１４３を試験しない無効状態となる。 同様に、図７（ｇ）のノードＮＤ２の信号は、試験モード設定端子１３１がＬｏｗ状態で「０」の固定信号が現れ、試験モード設定端子１３１がＨｉｇｈ状態で先のノードＮＦ２が現れる。 そしてノードＮＤ２がＨｉｇｈ並びにＬｏｗ状態に在るのに応じ、試験回路１４２は被試験回路１４４に対し試験を実行するための有効並びに無効の各状態と成る。

図７（ｐ）はシステム回路１４０の状態を示し、試験モード切替信号１１１に供給される信号に連動して状態が遷移する。 試験モード切替端子１１１の信号がＬｏｗ状態にあっては、他の信号に依存せずに試験回路１４１、１４２及び被試験回路１４３、１４４は初期化の状態へ強制的に設定される。 そして試験モード切替端子１１１がＬｏｗ状態からＨｉｇｈ状態へ遷移する立ち上りエッジに応じ、ノードＮＦ１とＮＦ２、乃至ＮＤ１とＮＤ２が確定する。

図７（ｂ）の試験モード切替端子１１１の信号タイミングチャート上の符号Ｒ１、すなわち最初の立ち上りエッジに於いてノードＮＦ１、ＮＦ２、ＮＤ１、ＮＤ２の全ての信号は「０」に設定され、従ってシステム回路１４０はモードＡ１の状態、すなわち試験回路１４１、１４２が被試験回路１４３、１４４に対し試験実行の無効状態と成る。

続けて、試験モード切替端子１１１の信号タイミングチャート上の符号Ｒ２、すなわち二番目の立ち上りエッジに於いてノードＮＦ１、ＮＤ１の信号は「１」に、ノードＮＦ２、ＮＤ２の信号は「０」に設定され、従ってシステム回路１４０はモードＡ２の状態、すなわち試験回路１４１が被試験回路１４３に対し試験実行の有効状態に、試験回路１４２が被試験回路１４４に対し試験実行の無効状態と成る。 更に続けて、試験モード切替端子１１１の信号タイミングチャート上の符号Ｒ３、すなわち三番目の立ち上りエッジに於いてノードＮＦ１、ＮＤ１の信号は「０」に、ノードＮＦ２、ＮＤ２の信号は「１」に設定され、従ってシステム回路１４０はモードＡ３の状態、すなわち試験回路１４１が被試験回路１４３に対し試験実行の無効状態に、試験回路１４２が被試験回路１４４に対し試験実行の有効状態へと逆転する。

そして、試験モード切替端子１１１の信号タイミングチャート上の符号Ｒ４、すなわち四番目の立ち上りエッジに於いてノードＮＦ１、ＮＦ２、ＮＤ１、ＮＤ２の全ての信号は「１」に設定され、従ってシステム回路１４０はモードＡ４の状態、すなわち試験回路１４１、１４２が被試験回路１４３、１４４に対し試験実行の有効状態と成る。 以後、試験モード切替端子１１１の信号タイミングチャート上の符号Ｒ５乃至Ｒ８の立ち上りエッジに応じ、モードＡ１乃至Ａ４の各状態への遷移が同様に起こる。 なお試験モード設定端子１３１にＨｉｇｈ信号が供給されている限りに於いて、試験モード切替端子１１１の信号の立ち上りエッジに応じ、モードＡ１乃至Ａ４の状態遷移が巡回して起こる。

また半導体集積回路装置１０００を電源投入した直後に於いて、ノードＮＦ１とＮＦ２、すなわちフリップフロップ回路１１２と１１３の出力の信号状態は特定できない。 従って、その後に試験モード設定端子１３１にＨｉｇｈ信号を供給し試験モードへ設定したとしても、ノードＮＦ１とＮＦ２の信号状態は特定できず、よって試験モードの下でシステム回路１４０がモードＡ１乃至Ａ４の何れの状態にあるかも特定できない。

しかしながら、エッジセンス回路１１０と活性化信号生成回路１２０で構成される本願のテスト回路は、特に半導体集積回路装置のバーンインテストに適したものである。 更に言い換えるならば、品質保証の観点から初期故障期に不良となる潜在的な欠陥を製品が出荷される前に除去するために、スクリーニング手法として加速試験に適したテスト回路である。 従って、基準条件より厳しい条件下で製品の故障メカニズムを通常の速度以上に促進し短期間に故障を再現することが出来れば必要充分であり、バーンインテストの最中にシステム回路１４０を構成する被試験回路１４３或いは１４４の何れが又は両方が、試験の最中であるか否かを特定する必要がない。 よって半導体集積回路装置１０００において、バーンインテストのテスト回路としてエッジセンス回路１１０と活性化信号生成回路１２０は必要充分な構成を備えると言える。

図７（ａ）の試験モード設定端子１３１に入力する試験モード設定信号がＬｏｗ状態にある場合も、エッジセンス回路１１０は試験モード切替端子１１１の信号の立ち上りエッジＲ１０とＲ１１を検出し、更に活性化信号生成回路１２０はエッジセンス回路１１０が検出したエッジに応じノードＮＦ１とＮＦ２へ信号を出力する。 しかしアンド回路１３２と１３３は、試験モード設定端子１３１に入力したＬｏｗ信号に因り、ノードＮＦ１とＮＦ２の信号変化を塞き止め且つノードＮＤ１とＮＤ２へ「０」の固定信号を出力する。 よって試験回路１４１と１４２は通常モードへ強制的に設定され、且つ被試験回路１４３と１４４も通常モードで動作が可能な状態に強制的に設定される。

但し当然ながら、被試験回路１４３と１４４の構成要素であるフリップフロップ回路１４７と１４８は、試験モード切替端子１１１に供給される信号に応じ、初期化の状態へ強制的に設定することができる。 すなわち試験モード切替端子１１１は、通常動作モードにおいても被試験回路１４３と１４４を初期化状態へ強制的にリセットするためのリセット信号を供給する端子の役目も果すことが可能である。

既に述べたように、試験モード設定回路１３０は、通常モードと包括的ＢＴモードとの間を二者択一に選択する例だけを示している。 ここで包括的ＢＴモードと言う用語の使用方法は、半導体集積回路装置１０００の全体をＢＴモードに設定するという意味に用いている。

そこで、更に他の態様として想到される試験モード設定回路１３０も考えられる。 すなわち試験モード設定回路１３０は、通常モードと包括的ＢＴモードと他の試験モードとの間の三者択一に選択する態様を有する場合である。 ここで他の試験モードとは、例えばバーンインテストによる加速試験が成された後に行うスクリーニング試験を行うモード（以下、スクリーニング試験モードと称する）に相等する。 包括的ＢＴモードは半導体集積回路装置１０００内部ノードのトグルカバレッジを高めることが主であるが、しかしスクリーニング試験モードは、本来あるＤＦＴ回路としての試験回路１４１または１４２を使い半導体集積回路装置１０００の内部故障を検出し、故障があると認められた半導体集積回路装置を不良品として除去する。

上述した実施の形態において試験モード設定回路１３０は、二者択一および三者択一を例示したが、これらに限定されるものではなく、要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

実施の形態２．
図３は、本発明の実施形態２からなる半導体集積回路装置のテスト回路の構成を表す回路ブロック図である。 ２０００は半導体集積回路装置の全体を示し、１５０は半導体集積回路装置２０００が通常モードに於いて主な機能を果すシステム回路を示す。 更にシステム回路１５０は、その主機能を果すべき回路として１５３の第３の被試験回路及び１５４の第４の被試験回路、並びにこれら主機能に対するＤＦＴ回路である１５１の第３の試験回路及び１５２の第４の試験回路の各々から構成される。

また試験回路１５１と１５２は、１５５と１５６で示されるトライステートバッファ回路及び２５５と２５６で示されるアンド回路を各々含み、図示していないがシステム回路１５０の外部から供給される各種の試験信号に応じ、ＮＴ３とＮＴ４で示されるノードへ向けて各種の試験制御信号を発生させる。 ここでトライステートバッファ回路１５５と１５６は、システム回路１５０の外部から供給されるディセーブル信号に因りアンド回路２５５と２５６を介し、ディセーブル状態へ強制的に設定することができ、このディセーブル信号は１１１で示される試験モード切替端子から供給される。

被試験回路１５３と１５４は、１５７と１５８で示されるトライステートバッファ回路及び２５７と２５８で示されるアンド回路を各々含み、ノードＮＴ３とＮＴ４を仲介として試験回路１５１と１５２で発生された各種の試験制御信号により試験が行われる。 ここでトライステートバッファ回路１５７と１５８は、システム回路１５０の外部から供給されるディセーブル信号に因りアンド回路２５７と２５８を介し、ディセーブル状態へ強制的に設定することができ、このディセーブル信号は試験モード切替端子１１１から供給される。

試験モード切替端子１１１からアンド回路２５５乃至２５８を介しトライステートバッファ回路１５５乃至１５８の各々へ供給されるディセーブル信号は、システム回路１５０が何れの試験モードであろうと通常モードであろうと、これらモードに依存せずに有効であり、すなわちトライステートバッファ回路１５５乃至１５８をディセーブル状態へ強制的に設定することができる。 但し本発明の要旨に従うならば、試験モード切替端子１１１から供給されるこのディセーブル信号は、トライステートバッファ回路１５５乃至１５８に対し、少なくとも通常モードにおいて有効であれば充分であり、必ずしも他の試験モードにおいてトライステートバッファ回路１５５乃至１５８をディセーブル状態へ強制的に設定できる必要はない。

また少なくとも通常モードにおいて有効となるべき試験モード切替端子１１１への供給信号は、先の実施形態１のシステム回路１４０においてはリセット信号であり、この実施形態２のシステム回路１５０においてはディセーブル信号であるが、ここに挙げたものだけに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の信号が適用可能である。 また、全部の被試験回路または試験回路へ分配されている必要はなく、その一部であっても良い。

１１０で示されるエッジセンス回路は、１１４と１１５で示されるリセット付きフリップフロップ回路を含み、上述の試験モード切替端子１１１に供給される信号のエッジを検出し、且つエッジを感知した結果としてリセット付きフリップフロップ回路１１４或いは１１５はトグルする。

１２０で示される活性化信号生成回路は、１２１と１２２で示されるインバータ回路とイクスクルーシブオア回路の各々を含み、上述のリセット付きフリップフロップ回路１１４及び１１５のトグルした結果に応じ、ノードＮＲ１とＮＲ２へ向けて、試験回路１５１と１５２の各々を試験モードへ設定する信号を発生させる。 また本実施形態の場合、インバータ回路１２１とイクスクルーシブオア回路１２２は、フリップフロップ回路１１４及び１１５の各トグル周期を決定する信号を出力すると共にフリップフロップ回路１１４及び１１５の各々へフードバックする構成をとる。

１３０で示される試験モード設定回路は、特定の回路を含まないが、１３１で示される試験モード設定端子から供給される試験モード設定信号を分配し、リセット付きフリップフロップ回路１１４と１１５の両リセット端子へ接続すると共に、ノードＮＲ１とＮＲ２に現れる信号を直接に試験回路１５１と１５２の各々へ供給する。

なおエッジセンス回路１１０、活性化信号生成回路１２０、並びに試験モード設定回路１３０に関し、先の実施形態１に対する本実施形態２との相違は、以下の三点である。 第一に、本実施形態２のエッジセンス回路１１０は、先のフリップフロップ回路１１２と１１３をリセット付きフリップフロップ回路に入れ替えただけである。 第二に、本実施形態２の活性化信号生成回路１２０は、回路の構成要素及び信号の接続関係は実施形態１のそれと同一あり、唯一ノード名が先のＮＦ１とＮＦ２からＮＲ１とＮＲ２の各々へ付け替えられただけである。 第三に、先のノードＮＦ１とＮＦ２はアンド回路１３２と１３３の各々を介し試験回路へ接続されていたが、本実施形態２ではノードＮＲ１とＮＲ２が仲介する回路無しに試験回路へ直接に接続されている。

図７は、図３の半導体集積回路装置２０００のテスト回路の動作を表すタイミングチャートである。 図７（ａ）は、試験モード設定端子１３１に入力する試験モード設定信号を示し、Ｌｏｗのときに試験回路１５１と１５２を通常モードへ強制的に設定する。 他方、その試験モード設定信号がＨｉｇｈ状態に設定された場合、少なくともこの試験モード設定信号だけでは試験回路１５１と１５２に対し何ら影響を及ぼさない状態に在る。

図７（ｂ）は、試験モード切替端子１１１に入力する信号を示す。 図７（ｎ）と（ｏ）はノードＮＲ１とＮＲ２に現れる信号を示す。 そして図７（ｑ）は、試験回路１５１と１５２が設定された状態を示す。 そこで、図３の半導体集積回路装置２０００のテスト回路の構成を表す回路ブロックに基き、各信号の挙動を以下に説明する。

図７（ｎ）のノードＮＲ１の信号はフリップフロップ回路１１４の出力信号であり、インバータ回路１２１が出力する信号をフィードバックすることに因り、その信号のトグル周期が決定される。 そして、そのトグル周期は、試験モード切替端子１１１に入力される信号の立ち上りエッジ毎にトグル、すなわち二つの状態（「０」と「１」との状態）を切り替わる。 同様に、図７（ｏ）のノードＮＲ２の信号はフリップフロップ回路１１５の出力信号であり、イクスクルーシブオア回路１２２が出力する信号をフィードバックすることに因り、その信号のトグル周期が決定される。 そして、フリップフロップ回路１１５のトグル周期は、試験モード切替端子１１１に入力される信号の立ち上りエッジの二回毎に一回トグルする。

ノードＮＲ１の信号は、試験モード設定端子１３１にＬｏｗ信号が入力された場合に、リセット付きフリップフロップ１１４のリセット機能に因り「０」の固定信号が現れる。 そしてノードＮＲ１がＨｉｇｈ状態のときに、試験回路１５１は被試験回路１５３を試験できる有効状態となり、ノードＮＲ１がＬｏｗ状態のときに、試験回路１５１は被試験回路１５３を試験しない無効状態となる。 同様にノードＮＲ２の信号は、試験モード設定端子１３１がＬｏｗ状態でリセット付きフリップフロップ１１５のリセット機能に因り「０」の固定信号が現れる。 そしてノードＮＲ２がＨｉｇｈ並びにＬｏｗ状態に在るのに応じ、試験回路１５２は被試験回路１５４に対し試験を実行するための有効並びに無効の各状態と成る。

図７（ｑ）はシステム回路１５０の状態を示し、試験モード切替信号１１１に供給される信号に連動して状態が遷移する。 試験モード切替端子１１１の信号がＬｏｗ状態にあっては、他の信号に依存せずに試験回路１５１、１５２及び被試験回路１５３、１５４はディセーブル状態へ強制的に設定される。 そして試験モード切替端子１１１がＬｏｗ状態からＨｉｇｈ状態へ遷移する立ち上りエッジに応じ、ノードＮＲ１とＮＲ２が確定する。

図７（ｂ）の試験モード切替端子１１１の信号タイミングチャート上の最初の立ち上りエッジＲ１に於いてノードＮＲ１とＮＲ２の信号は「０」に設定され、従ってシステム回路１５０はモードＢ１の状態、すなわち試験回路１５１、１５２が被試験回路１５３、１５４に対し試験実行の無効状態と成る。

続けて、試験モード切替端子１１１の信号タイミングチャート上の二番目の立ち上りエッジＲ２に於いてノードＮＲ１の信号は「１」に、ノードＮＲ２の信号は「０」に設定され、従ってシステム回路１５０はモードＢ２の状態、すなわち試験回路１５１が被試験回路１５３に対し試験実行の有効状態に、試験回路１５２が被試験回路１５４に対し試験実行の無効状態と成る。 更に続けて、試験モード切替端子１１１の信号タイミングチャート上の三番目の立ち上りエッジＲ３に於いてノードＮＲ１の信号は「０」に、ノードＮＲ２の信号は「１」に設定され、従ってシステム回路１５０はモードＢ３の状態、すなわち試験回路１５１が被試験回路１５３に対し試験実行の無効状態に、試験回路１５２が被試験回路１５４に対し試験実行の有効状態へと逆転する。

そして、試験モード切替端子１１１の信号タイミングチャート上の四番目の立ち上りエッジＲ４に於いてノードＮＲ１とＮＲ２の信号は「１」に設定され、従ってシステム回路１５０はモードＢ４の状態、すなわち試験回路１５１、１５２が被試験回路１５３、１５４に対し試験実行の有効状態と成る。 以後、試験モード切替端子１１１の信号タイミングチャート上の立ち上りエッジＲ５乃至Ｒ８に応じ、モードＢ１乃至Ｂ４の各状態への遷移が同様に起こる。 なお試験モード設定端子１３１にＨｉｇｈ信号が供給されている限りに於いて、試験モード切替端子１１１の信号の立ち上りエッジに応じ、モードＢ１乃至Ｂ４の状態遷移が巡回して起こる。

また本実施形態２の半導体集積回路装置２０００は、先の実施形態１の場合と異なり、電源投入した後に於いても、試験モード設定端子１３１にＬｏｗ信号を入力することに因りリセット付きフリップフロップ回路１１４と１１５の出力の信号状態を「０」状態にリセットし特定することができる。 従って、試験モード設定端子１３１にＬｏｗ信号を供給した後にＨｉｇｈ信号を供給して試験モードへ設定したならば、ノードＮＲ１とＮＲ２の信号状態を特定することができ、よって試験モードの下でシステム回路１５０がモードＢ１乃至Ｂ４の何れの状態にあるかも特定できることに成る。

他方で、図７（ａ）の試験モード設定端子１３１に入力する試験モード設定信号がＬｏｗ状態にある場合、エッジセンス回路１１０は試験モード切替端子１１１の信号の立ち上りエッジＲ１０とＲ１１に拘わらず、リセット状態が維持されノードＮＲ１とＮＲ２への「０」信号の出力を維持する。 よって試験回路１５１と１５２は通常モードへ強制的に設定され、且つ被試験回路１５３と１５４も通常モードで動作が可能な状態に強制的に設定される。

当然ながら、被試験回路１５３と１５４の構成要素であるトライステートバッファ回路１５７と１５８は、試験モード切替端子１１１に供給される信号に応じ、ディセーブル状態へ強制的に設定することができる。 すなわち試験モード切替端子１１１は、通常動作モードにおいても被試験回路１５３と１５４をディセーブル状態へ強制的に設定するためのディセーブル信号を供給する端子の役目も果すことが可能である。

実施の形態３．
図４は、本発明の実施形態３からなる半導体集積回路装置のテスト回路の構成を表す回路ブロック図である。 ３０００は半導体集積回路装置の全体を示し、１６０は半導体集積回路装置３０００が通常モードに於いて主な機能を果すシステム回路を示す。 システム回路１６０は、その主機能を果すべき回路として１６５乃至１６８と２６２の被試験回路、並びにこれら主機能に対するＤＦＴ回路である１６１乃至１６４の試験回路の各々から構成される。 更に被試験回路１６８は、被試験回路２６２に対するＤＦＴ回路である２６１の試験回路を含むようなＤＦＴ回路の階層構造を有する。

試験回路１６１乃至１６４は、図示していないがシステム回路１６０の外部から供給される各種の試験信号に応じ、ＮＴ５乃至ＮＴ８で示されるノードへ向けて各種の試験制御信号を発生させる。 被試験回路１６５乃至１６８は、ノードＮＴ５乃至ＮＴ８を仲介として試験回路１６１乃至１６４で発生された各種の試験制御信号により試験が行われる。 さらに被試験回路１６８は試験回路２６１を含み、図示していないがシステム回路１６０の外部から供給される各種の試験信号に応じ、ＮＴ１２で示されるノードへ向けて各種の試験制御信号を発生させる。 被試験回路２６２は、ノードＮＴ１２を仲介として試験回路２６１で発生された各種の試験制御信号により試験が行われる。

ここで試験回路１６１と１６２、並びに被試験回路１６５と１６７は、システム回路１６０の外部から供給される信号に因り非活性な状態へ強制的に設定することができ、この非活性化のための信号（以下、非活性化信号と言う）は１１１で示される試験モード切替端子から供給される。 先の実施形態１や２との違いは、先の実施形態の試験回路と被試験回路の全てに非活性化信号が分配されている態様に対し、本実施形態３のそれら一部にのみ分配されている点に違いがある。 つまり必ずしも全ての試験回路や被試験回路に分配されている必要はなく、本件は半導体集積回路装置の設計者に拠る設計事項であり、回路装置の設計仕様に依存するものである。

試験モード切替端子１１１から試験回路１６１乃至１６４並びに被試験回路１６５乃至１６８へ供給される非活性化信号は、システム回路１６０が何れの試験モードであろうと通常モードであろうと、これらモードに依存せずに有効であり、すなわち試験回路１６１乃至１６４並びに被試験回路１６５乃至１６８を非活性化の状態へ強制的に設定することができる。 但し本発明の要旨に従うならば、試験モード切替端子１１１から供給されるこの非活性化信号は、試験回路１６１乃至１６４並びに被試験回路１６５乃至１６８に対し、少なくとも通常モードにおいて有効であれば充分であり、必ずしも他の試験モードにおいて非活性化の状態へ強制的に設定できる必要はない。

１３０で示される試験モード設定回路は、１３４乃至１３７で示されるアンド回路を含み、１３１で示される試験モード設定端子から供給される試験モード設定信号に応じ、ＮＤ４乃至ＮＤ７で示されるノードへ向けて、試験回路１６１乃至１６４を通常モードへ強制的に設定する信号を発生させる。

１１０で示されるエッジセンス回路は、実施形態１で示したものと同一である。 １２０で示される活性化信号生成回路は、１２１と１２２で示されるインバータ回路とイクスクルーシブオア回路及び１２３で示されるデコーダ回路の各々を含み、フリップフロップ回路１１２及び１１３のトグルした結果に応じ、試験回路１６１乃至１６４を試験モードへ設定する信号を発生させる。 ここでノードＮＦ１とＮＦ２に現れる信号は、デコーダ回路１２３により復号され４ビットの信号をノードＤＮ１乃至ＤＮ４へ送出し、アンド回路１３４乃至１３７を仲介にノードＮＤ４乃至ＮＤ７の各々へ出力する。

図７は、図４の半導体集積回路装置３０００のテスト回路の動作を表すタイミングチャートである。 図７（ａ）は、試験モード設定端子１３１に入力する試験モード設定信号を示し、Ｌｏｗのときに試験回路１６１乃至１６４を通常モードへ強制的に設定する。 他方、その試験モード設定信号がＨｉｇｈ状態に設定された場合、少なくともこの試験モード設定信号だけでは試験回路１６１乃至１６４に対し何ら影響を及ぼさない状態に在る。

図７（ｂ）は、試験モード切替端子１１１に入力する信号を示し、図７（ｃ）と（ｄ）はノードＮＦ１とＮＦ２に現れる信号を示し、実施形態１で説明したタイミングチャートと同一である。 図７（ｉ）乃至（ｌ）はノードＮＤ４乃至ＮＤ７に現れる各信号を示し、図７（ｒ）は、試験回路１６１乃至１６４が設定された状態を示す。 そこで、図４の半導体集積回路装置３０００のテスト回路の構成を表す回路ブロックに基き、各信号の挙動を以下に説明する。

図７（ｉ）乃至（ｌ）において、ノードＮＤ４乃至ＮＤ７の各信号は、試験モード設定端子１３１にＬｏｗ信号が入力された場合に「０」の固定信号が現れ、試験モード設定端子１３１にＨｉｇｈ信号が入力された場合に先のノードＤＮ１乃至ＤＮ４に現れた信号がそのままに現れる。 そしてノードＮＤ４がＨｉｇｈ状態のときに、試験回路１６１は被試験回路１６５を試験できる有効状態となり、ノードＮＤ４がＬｏｗ状態のときに、試験回路１６１は被試験回路１６５を試験しない無効状態となる。 ノードＮＤ５乃至ＮＤ７に就いても同様の働きをうるので説明を省略する。

図７（ｒ）はシステム回路１６０の状態を示し、試験モード切替信号１１１に供給される信号に連動して状態が遷移する。 試験モード切替端子１１１の信号がＬｏｗ状態にあっては、他の信号に依存せずに試験回路１６１乃至１６４並びに被試験回路１６５と１６８は非活性化の状態へ強制的に設定される。 そして試験モード切替端子１１１がＬｏｗ状態からＨｉｇｈ状態へ遷移する立ち上りエッジに応じ、ノードＮＦ１とＮＦ２、ＤＮ１乃至ＤＮ４、並びにＮＤ４乃至ＮＤ７が確定する。

図７（ｂ）の試験モード切替端子１１１の信号タイミングチャート上の最初の立ち上りエッジＲ１に於いてノードＮＦ１とＮＦ２の信号は「０」に設定された後にデコーダ回路１２３により復号され、ノードＤＮ１乃至ＤＮ４を介しノードＮＤ４の信号は「１」に他のノードＮＤ５乃至ＮＤ７の信号は「０」に設定され、従ってシステム回路１６０はモードＣ１の状態、すなわち試験回路１６１が被試験回路１６５に対し試験実行の有効状態と成り、他の試験回路１６２乃至１６４が被試験回路１６６乃至１６８に対し試験実行の無効状態と成る。

続けて、試験モード切替端子１１１の信号タイミングチャート上の二番目の立ち上りエッジＲ２に於いてノードＮＦ１の信号は「１」に、ノードＮＦ２の信号は「０」に設定された後にデコーダ回路１２３により復号され、ノードＤＮ１乃至ＤＮ４を介しノードＮＤ５の信号は「１」に他のノードＮＤ４及びｄ６乃至ＮＤ７の信号は「０」に設定され、従ってシステム回路１６０はモードＣ２の状態、すなわち試験回路１６２が被試験回路１６６に対し試験実行の有効状態と成り、他の試験回路１６１及び１６３乃至１６４が被試験回路１６５及び１６７乃至１６８に対し試験実行の無効状態と成る。

そして、試験モード切替端子１１１の信号タイミングチャート上の三番目と四番目の立ち上りエッジＲ３とＲ４においてはモードＣ３とＣ４の各状態へ遷移する。 このモードＣ３とＣ４は、同様の態様により、試験回路１６３が被試験回路１６７に対してのみ試験実行の有効状態と、試験回路１６４が被試験回路１６８に対してのみ試験実行の有効状態の各々に成る。 このように本実施形態３は、試験モードの下で試験回路と被試験回路の有効状態にある組み合わせが常に唯一つである状態を作り出せる。

さらに以後は、試験モード切替端子１１１の信号タイミングチャート上の符号Ｒ５乃至Ｒ８の立ち上りエッジに応じ、モードＣ１乃至Ｃ４の各状態への遷移が同様に起こる。 なお試験モード設定端子１３１にＨｉｇｈ信号が供給されている限りに於いて、試験モード切替端子１１１の信号の立ち上りエッジに応じ、モードＣ１乃至Ｃ４の状態遷移が巡回して起こる。

上述のように被試験回路１６５乃至１６８の四つの試験回路は、一度に全回路をテストするのではなく、被試験回路１６５乃至１６８の内の一つのみがテストされる状態が巡回して起こる。 被試験回路１６５乃至１６８の内の一つのみをテスト状態にする必要は、幾つかの理由によるものである。

一つには、或る被試験回路がテストされるときに、それに対応する試験回路がテストを実行するだけではなく、別の他の被試験回路の一部を試験回路として使う場合が生じるからである。 端的な一つの例として、試験回路１６４と被試験回路１６８との関係、及び試験回路２６１と被試験回路２６２との関係において、被試験回路１６８に包含される試験回路２６１が典型である。 より具体的な例として、被試験回路１６８がＳＤＲＡＭ制御回路であり、被試験回路２６２がＳＤＲＡＭ本体であるような構成が考えられる。

このように被試験回路１６５乃至１６８の相互依存を遮断する目的と、試験回路１６１乃至１６４の各試験の独立性を保証する目的に拠り、試験回路１６１乃至１６４の内の一つの試験回路のみが活性化状態となる制御をする必要がある。

いま一つには、バーンインテスト装置を構成する炉の内部温度を制御する容易性を確保するためである。 バーンインテストによるスクリーニング用加速試験は、半導体集積回路装置を高温な雰囲気に晒すことにより行われるが、半導体集積回路装置それ自体に因る発熱も考慮した温度制御が必要である。 この意味では、バーンインテスト装置の炉は、恒温槽と言うべきである。

そこで一度に全回路をテストした場合の半導体集積回路装置の一個当たり発熱量に、恒温槽内に装填された半導体集積回路装置の総個数を掛けた値、すなわち総発熱量が先の恒温槽の温度制御能力以内に抑える必要があることは当然の理である。 従い試験回路１６１乃至１６４により被試験回路１６５乃至１６８を一度に全てを動作させずに、常に一個のみを動作させることにより半導体集積回路装置の消費電力、延いては発熱量を所定値以下に抑制する回路的な機構が必要となる。

実施の形態４．
図５は、本発明の実施形態４からなる半導体集積回路装置のテスト回路の構成を表す回路ブロック図である。 ４０００は半導体集積回路装置の全体を示し、１７０は半導体集積回路装置４０００が通常モードに於いて主な機能を果すシステム回路を示す。 更にシステム回路１７０は、その主機能を果すべき回路として１７４乃至１７６の被試験回路、並びにこれら主機能に対するＤＦＴ回路である１７１乃至１７３の試験回路の各々から構成される。

試験回路１７１乃至１７３は、図示していないがシステム回路１７０の外部から供給される各種の試験信号に応じ、ＮＴ９乃至ＮＴ１１で示されるノードへ向けて各種の試験制御信号を発生させる。 被試験回路１７４乃至１７６は、ノードＮＴ９乃至ＮＴ１１を仲介として試験回路１７１乃至１７３で発生された各種の試験制御信号により試験が行われる。

ここで試験回路１７１乃至１７３並びに被試験回路１７４乃至１７６は、システム回路１７０の外部から供給される信号に因り非活性な状態へ強制的に設定することができ、この非活性化のための信号（以下、非活性化信号と言う）は１１１で示される試験モード切替端子から供給される。

試験モード切替端子１１１から試験回路１７１乃至１７３並びに被試験回路１７４乃至１７６へ供給される非活性化信号は、システム回路１７０が何れの試験モードであろうと通常モードであろうと、これらモードに依存せずに有効であり、すなわち試験回路１７１乃至１７３並びに被試験回路１７４乃至１７６を非活性化の状態へ強制的に設定することができる。

１３０で示される試験モード設定回路は、１３２乃至１３３及び１３８で示されるアンド回路を含み、１３１で示される試験モード設定端子から供給される試験モード設定信号に応じ、ＮＤ１乃至ＮＤ３で示されるノードへ向けて、試験回路１７１乃至１７３を通常モードへ強制的に設定する信号を発生させる。

１１０で示されるエッジセンス回路は、１１２と１１３で示されるフリップフロップ回路を含み、上述の試験モード切替端子１１１に供給される信号のエッジを検出し、且つエッジを感知した結果としてフリップフロップ回路１１２或いは１１３はトグルする。 これらは先の実施形態１と同一の構成であり、さらにエッジセンス回路１１０は、１１６で示されるフリップフロップ回路を含み、同様に試験モード切替端子１１１に供給される信号のエッジを検出し、且つエッジを感知した結果としてフリップフロップ回路１１６がトグルする。

１２０で示される活性化信号生成回路は、１２１と１２２で示されるインバータ回路とイクスクルーシブオア回路の各々を含み、上述のフリップフロップ回路１１２及び１１３のトグルした結果に応じ、ノードＮＦ１とＮＦ２を仲介としてアンド回路１３２と１３３の各々へ向けて、試験回路１７１と１７２を試験モードへ設定する信号を発生させる。 また本実施形態の場合、インバータ回路１２１とイクスクルーシブオア回路１２２は、フリップフロップ回路１１２及び１１３の各トグル周期を決定する信号を出力すると共にフリップフロップ回路１１２及び１１３の各々へフィードバックする構成をとる。 これらも先の実施形態１と同一の構成であり、さらに活性化信号生成回路１２０は、１２４と１２５で示されるナンド回路とイクスクルーシブノア回路の各々を含み、上述のフリップフロップ回路１１６のトグルした結果に応じ、ノードＮＦ３を仲介としてアンド回路１３８へ向けて、試験回路１７３を試験モードへ設定する信号を発生させる。 本実施形態の場合、ナンド回路１２４とイクスクルーシブノア回路１２５は、フリップフロップ回路１１６のトグル周期を決定する信号を出力すると共にフリップフロップ回路１１６へフィードバックする構成をとる。

図７は、図５の半導体集積回路装置４０００のテスト回路の動作を表すタイミングチャートである。 図７（ａ）は、試験モード設定端子１３１に入力する試験モード設定信号を示し、Ｌｏｗ状態のときに試験回路１７１乃至１７３を通常モードへ強制的に設定する。 他方、その試験モード設定信号がＨｉｇｈ状態に設定された場合、少なくともこの試験モード設定信号だけでは試験回路１７１乃至１７３に対し何ら影響を及ぼさない状態に在る。

図７（ｂ）は、試験モード切替端子１１１に入力する信号を示す。 図７（ｃ）と（ｄ）はノードＮＦ１とＮＦ２に現れる信号を示し、に図７（ｆ）と（ｇ）はノードＮＤ１とＮＤ２に現れる信号を示し、何れも先の実施形態１に示したものと同一であり又同一の動作をする。 他方、図７（ｅ）はノードＮＦ３、及び図７（ｈ）はノードＮＤ３に現れる各信号を示す。 そして図７（ｓ）は、試験回路１７１乃至１７３が設定された状態を示す。 そこで、図５の半導体集積回路装置４０００のテスト回路の構成を表す回路ブロックに基き、各信号の挙動を以下に説明する。 なお図７（ｃ）、（ｄ）、（ｆ）、（ｇ）の説明は、先の実施形態１と同一であるから省略する。

図７（ｅ）のノードＮＦ３の信号はフリップフロップ回路１１６の出力信号であり、イクスクルーシブノア回路１２５が出力する信号をフィードバックすることに因り、その信号のトグル周期が決定される。 そして、フリップフロップ回路１１６のトグル周期は、試験モード切替端子１１１に入力される信号の立ち上りエッジの四回毎に一回トグルする。

図７（ｈ）のノードＮＤ３の信号は、試験モード設定端子１３１にＬｏｗ信号が入力された場合に「０」の固定信号が現れ、試験モード設定端子１３１にＨｉｇｈ信号が入力された場合に先のノードＮＦ３に現れた信号がそのままに現れる。 そしてノードＮＤ３がＨｉｇｈ状態のときに、試験回路１７３は被試験回路１７６を試験できる有効状態となり、ノードＮＤ３がＬｏｗ状態のときに、試験回路１７３は被試験回路１７６を試験しない無効状態となる。

図７（ｓ）はシステム回路１７０の状態を示し、試験モード切替信号１１１に供給される信号に連動して状態が遷移する。 試験モード切替端子１１１の信号がＬｏｗ状態にあっては、他の信号に依存せずに試験回路１７１乃至１７３及び被試験回路１７４乃至１７６は非活性化の状態へ強制的に設定される。 そして試験モード切替端子１１１がＬｏｗ状態からＨｉｇｈ状態へ遷移する立ち上りエッジに応じ、ノードＮＦ１乃至ＮＦ３、及びＮＤ１乃至ＮＤ３が確定する。

図７（ｂ）の試験モード切替端子１１１の信号タイミングチャート上の最初の立ち上りエッジＲ１に於いてノードＮＦ１乃至ＮＦ３、及びＮＤ１乃至ＮＤ３の全ての信号は「０」に設定され、従ってシステム回路１７０はモードＤ１の状態、すなわち試験回路１７１乃至１７３が被試験回路１７４乃至１７６に対し試験実行の無効状態と成る。

続けて、試験モード切替端子１１１の信号タイミングチャート上の二番目の立ち上りエッジＲ２に於いてノードＮＦ１、ＮＤ１の信号は「１」に、他のノードＮＦ２、ＮＦ３、ＮＤ２、ＮＤ３の信号は「０」に設定され、従ってシステム回路１７０はモードＤ２の状態、すなわち試験回路１７１が被試験回路１７４に対し試験実行の有効状態に、試験回路１７２、１７３が被試験回路１７４、１７５に対し試験実行の無効状態と成る。 更に続けて、試験モード切替端子１１１の信号タイミングチャート上の三番目の立ち上りエッジＲ３に於いてノードＮＦ２、ＮＤ２の信号のみは「１」に、他のノードＮＦ１、ＮＦ３、ＮＤ１、ＮＤ３の信号は「０」に設定され、従ってシステム回路１７０はモードＤ３の状態、すなわち試験回路１７２が被試験回路１７５に対してのみ試験実行の有効状態になる。

そして試験モード切替端子１１１の信号タイミングチャート上の立ち上りエッジＲ４乃至Ｒ８に従ってノードＮＦ１乃至ＮＦ３、並びにノードＮＤ１乃至ＮＤ３は、引き続き三ビット幅の二進桁上がり計数を行い、モードＤ４乃至Ｄ８の各状態への遷移が同様に起こる。 なお、試験モード設定端子１３１にＨｉｇｈ信号が供給されている限りに於いて、試験モード切替端子１１１の信号の立ち上りエッジに応じ、モードＤ１乃至Ｄ８の状態遷移が巡回して起こる。

実施の形態５．
図６は、本発明の実施形態５からなる半導体集積回路装置のテスト回路の構成を表す回路ブロック図、及びその半導体集積回路装置がバーンインテストボードに搭載され、更にバーンインテスト装置に装填されたブロック図である。
５０００は半導体集積回路装置の全体を示し、１８０は半導体集積回路装置５０００が通常モードに於いて主な機能を果すシステム回路を示す。 更にシステム回路１８０は、その主機能を果すべき回路として１８３と１８４の被試験回路、並びにこれら主機能に対するＤＦＴ回路である１８１と１８２の試験回路の各々から構成される。

また試験回路１８１と１８２は、１８５と１８６で示されるリセット付きフリップフロップ回路とトライステートバッファ回路を各々含み、バーンインテスト装置に設置された２００で示す多相クロック信号発生器から発生され、１９５と１９７で示すバーンインテストボード端子、及び１９４と１９６で示す半導体集積回路装置の端子を経由して供給される各種の試験信号に応じ、ＮＦ１２とＮＦ１３で示されるノードへ向けて各種の試験制御信号を発生させる。 ここでリセット付きフリップフロップ回路１８５とトライステートバッファ回路１８６は、システム回路１８０の外部から供給されるリセット信号或いはディセーブル信号により非活性化の状態へ強制的に設定することができ、このリセット信号或いはディセーブル信号は１１１で示される試験モード切替端子から供給される。

被試験回路１８３と１８４は、１８７と１８８で示されるリセット付きフリップフロップ回路とトライステートバッファ回路を各々含み、ノードＮＦ１２とＮＦ１３を仲介として試験回路１８１と１８２で発生された各種の試験制御信号により試験が行われる。 ここでリセット付きフリップフロップ回路１８７とトライステートバッファ回路１８８は、システム回路１８０の外部から供給されるリセット信号或いはディセーブル信号により非活性化の状態へ強制的に設定することができ、このリセット信号或いはディセーブル信号は１１１で示される試験モード切替端子から供給される。

１１０で示されるエッジセンス回路は、１１４で示されるリセット付きフリップフロップ回路を含み、上述の試験モード切替端子１１１に供給される信号のエッジを検出し、且つエッジを感知した結果としてリセット付きフリップフロップ回路１１４はトグルする。

１２０で示される活性化信号生成回路は、１２１で示されるインバータ回路を含み、上述のリセット付きフリップフロップ回路１１４のトグルした結果に応じ、ノードＮＲ０とＮＲ１へ向けて、試験回路１８１と１８２の各々を試験モードへ設定する信号を発生させる。 また本実施形態の場合、インバータ回路１２１は、フリップフロップ回路１１４のトグル周期を決定する信号を出力すると共にフリップフロップ回路１１３へフィードバックする構成をとる。

１３０で示される試験モード設定回路は、特定の回路を含まないが、１３１で示される試験モード設定端子から供給される試験モード設定信号を分配し、リセット付きフリップフロップ回路１１４のリセット端子へ接続すると共に、ノードＮＲ０とＮＲ１に現れる信号を直接に試験回路１８１と１８２の各々へ供給する。 本実施形態５において試験モード設定端子１３１へ供給される信号は、バーンインテスト装置５２００に設置された、２１０で示すＶＤＤ電源から、１９３で示すバーンインテストボード端子を経由して、「１」の固定信号が供給され、従ってこの試験モード設定信号は試験回路１８１と１８２に対し何ら影響を及ぼさない状態に在る。

図７（ｂ）は、試験モード切替端子１１１に入力する信号を示す。 図７（ｍ）と（ｎ）はノードＮＲ０とＮＲ１に現れる信号を示す。 そして図７（ｔ）は、試験回路１８１と１８２が設定された状態を示す。 そこで、図６の半導体集積回路装置５０００のテスト回路の構成を表す回路ブロックに基き、各信号の挙動を以下に説明する。

図７（ｎ）のノードＮＲ１の信号はフリップフロップ回路１１４の出力信号であり、インバータ回路１２１が出力する信号をフィードバックすることに因り、その信号のトグル周期が決定される。 そして、そのトグル周期は、試験モード切替端子１１１に入力される信号の立ち上りエッジ毎にトグルする。 図７（ｍ）のノードＮＲ０の信号はノードＮＲ１の反転信号である。

図７（ｔ）はシステム回路１８０の状態を示し、試験モード切替信号１１１に供給される信号に連動して状態が遷移する。 試験モード切替端子１１１の信号がＬｏｗ状態にあっては、他の信号に依存せずに試験回路１８１と１８２及び被試験回路１８３と１８４はリセット状態とディセーブル状態の各々へ強制的に設定される。 そして試験モード切替端子１１１がＬｏｗ状態からＨｉｇｈ状態へ遷移する立ち上りエッジに応じ、ノードＮＲ０とＮＲ１が確定する。

図７（ｂ）の試験モード切替端子１１１の信号タイミングチャート上の最初の立ち上りエッジＲ１に於いてノードＮＲ０の信号は「１」に、ノードＮＲ１の信号は「０」に設定され、従ってシステム回路１８０はモードＥ１の状態、すなわち試験回路１８１が被試験回路１８３に対し試験実行の有効状態に、試験回路１８２が被試験回路１８４に対し試験実行の無効状態と成る。 更に続けて、試験モード切替端子１１１の信号タイミングチャート上の二番目の立ち上りエッジＲ２に於いてノードＮＲ０の信号は「０」に、ノードＮＲ１の信号は「１」に設定され、従ってシステム回路１８０はモードＥ２の状態、すなわち試験回路１８１が被試験回路１８３に対し試験実行の無効状態に、試験回路１８２が被試験回路１８４に対し試験実行の有効状態へと逆転する。

以後、試験モード切替端子１１１の信号タイミングチャート上の立ち上りエッジＲ３とＲ４に応じ、モードＥ１とＥ２の各状態への遷移が同様に起こる。 なお試験モード設定端子１３１にＨｉｇｈ信号が供給されている限りに於いて、試験モード切替端子１１１の信号の立ち上りエッジに応じ、モードＥ１とＥ２の状態遷移が巡回して起こる。

図６で試験モード設定端子１３１はＶＤＤ電源２１０により「１」の固定信号が供給されているが、若し半導体集積回路装置５０００が単独で試験できる場合に於いて、且つ図７（ａ）の試験モード設定端子１３１に入力する試験モード設定信号がＬｏｗ状態にある場合、エッジセンス回路１１０は試験モード切替端子１１１の信号の立ち上りエッジＲ１０とＲ１１に拘わらず、リセット状態が維持されノードＮＲ０とＮＲ１への「０」信号の出力を維持する。 よって試験回路１８１と１８２は通常モードへ強制的に設定され、且つ被試験回路１８３と１８４も通常モードで動作が可能な状態に強制的に設定される。

なお本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

従来の半導体集積回路のブロック図である。 本発明の実施の形態１に係る半導体集積回路装置のテスト回路の構成を表す回路ブロック図である。 本発明の実施の形態２に係る半導体集積回路装置のテスト回路の構成を表す回路ブロック図である。 本発明の実施の形態３に係る半導体集積回路装置のテスト回路の構成を表す回路ブロック図である。 本発明の実施の形態４に係る半導体集積回路装置のテスト回路の構成を表す回路ブロック図である。 本発明に係る半導体集積回路装置のテスト回路の実施の形態５に係るバーンインテストのシステム全体を表す回路ブロック構成図である。 本発明の実施の形態１乃至５に係る半導体集積回路装置のテスト回路の動作を示すタイミングチャートである。

符号の説明

１０００、２０００、３０００、４０００、５０００ 半導体集積回路装置
５１００ バーンインテストボード
５２００ バーンインテスト措置
１１０ エッジセンス回路
１２０ 活性化信号生成回路
１３０ 試験モード設定回路
１４０、１５０、１６０、１７０、１８０ システム回路
１１１ 試験モード切替端子
１３１ 試験モード設定端子
１１２、１１３、１１６ フリップフロップ回路
１１４、１１５ リセット付きフリップフロップ回路
１２１ インバータ回路
１２２ イクスクルーシブオア回路
１２３ デコーダ回路
１２４ ナンド回路
１２５ イクスクルーシブノア回路
１３２、１３３、１３８ アンド回路
１３４、１３５、１３６、１３７ アンド回路
１４１、１４２ 試験回路
１５１、１５２ 試験回路
１６１、１６２、１６３、１６４ 試験回路
１７１、１７２、２７３ 試験回路
１８１、１８２ 試験回路
２６１ 試験回路
１４３、１４４ 被試験回路
１５３、１５４ 被試験回路
１６５、１６６、１６７、１６８ 被試験回路
１７４、１７５、１７６ 被試験回路
１８３、１８４ 被試験回路
２６２ 被試験回路
１４５、１４６、１４７、１４８ リセット付きフリップフロップ回路
１５５、１５６、１５７、１５８ トライステートバッファ回路
２５５、２５６、２５７、２５８ アンド回路
１８５、１８７ リセット付きフリップフロップ回路
１８６、１８８ トライステートバッファ回路
２８６、２５８ アンド回路
ＮＦ１、ＮＦ２、ＮＦ３ ノード
ＮＤ１、ＮＤ２、ＮＤ３ ノード
ＮＤ４、ＮＤ５、ＮＤ６、ＮＤ７ ノード
ＤＮ１、ＤＮ２、ＤＮ３、ＤＮ４ ノード
ＮＲ０、ＮＲ１、ＮＲ２ ノード
ＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４ ノード
ＮＴ５、ＮＴ６、ＮＴ７、ＮＴ８ ノード
ＮＴ９、ＮＴ１０、ＮＴ１１ ノード
ＮＴ１２ ノード
ＮＦ１２、ＮＦ１３ ノード
２００ 多相クロック信号発生器
２１０ ＶＤＤ電源
１９１ バーンインテストボード端子
１９２ 端子
１９４、１９６ 端子
１９３ バーンインテストボード端子
１９５、１９７ バーンインテストボード端子
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１ 立ち上りエッジ

Claims (12)

1. 複数の回路ブロックを備え、所定の端子への入力信号が第１のレベルにある場合に前記複数の回路ブロックを無効化する半導体集積回路装置において、
   前記入力信号が前記第１のレベルから第２のレベルに遷移するエッジに応じ検出信号を生成するエッジセンス回路と、
   前記検出信号に応じ前記複数の回路ブロックを選択的に活性化する活性化信号を生成する活性化信号生成回路と、を備えたことを特徴とする半導体集積回路装置のテスト回路。
2. 前記活性化信号生成回路は、前記検出信号を受け取る度毎に前記活性化信号を変更することを特徴とする請求項１に記載の半導体集積回路装置のテスト回路。
3. 前記活性化信号は前記複数の回路ブロックの全部を活性化しない場合も含むことを特徴とする請求項２に記載の半導体集積回路装置のテスト回路。
4. 前記活性化信号は前記複数の回路ブロックの全部を活性化する場合も含むことを特徴とする請求項２に記載の半導体集積回路装置のテスト回路。
5. 前記活性化信号は、所定の周期に従い巡回することを特徴とする請求項２乃至４のいずれか１項に記載の半導体集積回路装置のテスト回路。
6. バーンインテストモードにある場合にのみ、前記活性化信号を前記回路ブロックに供給する試験モード設定回路を更に備えたことを特徴とする請求項１に記載の半導体集積回路装置のテスト回路。
7. 前記入力信号が前記第１のレベルにある場合に前記複数の回路ブロックをリセット状態にすることを特徴とする請求項１に記載の半導体集積回路装置のテスト回路。
8. 前記リセット状態は順序回路を初期化した状態であることを特徴とする請求項７に記載の半導体集積回路装置のテスト回路。
9. 前記入力信号が前記第１のレベルにある場合に前記複数の回路ブロックをディセーブル状態にすることを特徴とする請求項１に記載の半導体集積回路装置のバーンインテスト回路。
10. 前記ディセーブル状態はトライステート回路をディセーブル化した状態である
    ことを特徴とする請求項９に記載の半導体集積回路装置のテスト回路。
11. 前記回路ブロックは試験回路と被試験回路から構成される
    ことを特徴とする請求項１に記載の半導体集積回路装置のテスト回路。
12. 請求項１乃至１１のいずれか１項に記載の半導体集積回路装置のテスト回路が一つの半導体基板に形成されたことを特徴とする。

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