JP4600134B2 - マルチプロセッサシステム - Google Patents

Description

本発明は、複数のプロセッサ（ＣＰＵ）を持つマルチプロセッサシステムに関する。

近年急速に普及した携帯電話を代表として、デジタル無線通信機能に加え、Ｗｅｂブラウザ、メール、動画像処理等の各種メディアを一台で処理可能な機器（端末）の需要は増加の一方である。こういった機器は、典型的には、無線変復調処理部にプロトコル制御用のプロセッサを備えるほか、音声等のコーデック処理を行うデジタルシグナルプロセッサや、ユーザインタフェースやＷｅｂブラウザ等のメディア処理を行うプロセッサを備える構成をとる。また、動画像処理用にさらにメディア処理専用プロセッサが追加される場合もある。半導体製造技術の進展及びコスト削減の目的から、これら複数のプロセッサは、マルチプロセッサシステムとして、一つのシリコンチップに集積され、プロセッサが使用するメモリも共用されるようになってきている。
特開平０１−２５８１３９号公報

マルチプロセッサシステムにおいて、複数のプロセッサを協調動作させる方法として、例えば、マルチマスタに対応したバスアーキテクチャと、それに対応したプロセッサ及びアービタ回路等を設け、メモリを含む周辺回路を共用する方法がある。また、別の方法として、プロセッサ間にデュアルポートメモリを配置し、これによりプロセッサ間のデータ共有を行い、そのほかの周辺回路やメモリリソースについては、それぞれ独立に制御を行う方法もある。

前者のマルチプロセッサシステムは、密結合型のマルチプロセッサシステムとして一般的な構成であり、プロセッサの緊密な連携動作が可能であるが、反面、プロセッサがマルチプロセッサシステムに対応しているものである必要があり、また、マルチマスタに対応したバス構成等、回路設計や検証の複雑さにもつながる。また、ソフトウェアについても、マルチプロセッサシステムに対応したソフトウェアが必要であり、開発難易度が高くなる。

後者のマルチプロセッサシステムは、プロセッサ間のデータ共有にデュアルポートメモリを使用し、それ以外はそれぞれ独立した構成とするものであり、プロセッサ間の同期には一般に割込み信号等を使用する。この方法は、回路設計の面では難易度は高くないが、反面、プロセッサそれぞれのプログラムも独立しているため、プロセッサ毎にプログラム開発を行ない、実機検証でシステム全体の同期した動作の検証を行うことになる等、協調動作プログラムの開発が問題となる。

本発明は、かかる点に鑑み、簡易に構築することができる構成としたマルチプロセッサシステムを提供することを目的とする。

本発明は、複数のプロセッサを持つマルチプロセッサシステムにおいて、前記複数のプロセッサのうち、所定のプロセッサは、他のプロセッサのデバッグ機能を利用して前記他のプロセッサを制御するというものである。

本発明によれば、所定のプロセッサは、他のプロセッサのデバッグ機能を利用して他のプロセッサを制御するので、複数のプロセッサのアーキテクチャが異なる場合であっても、容易に連携可能なシステムとすることができ、マルチプロセッサシステムを簡易に構築することができる。

（第１実施形態）
図１は本発明の第１実施形態の要部を示すブロック回路図である。本発明の第１実施形態は、ＪＴＡＧ（Joint Test Action Group）対応デバイスであり、２個のプロセッサを持つマルチプロセッサシステムの例である。

図１中、１は本発明の第１実施形態のマルチプロセッサシステム本体、２、３はプロセッサ、４、５はそれぞれプロセッサ２、３のデバッグ機能部、６はプロセッサ２、３が共用するデュアルポートメモリ、７は制御回路、８はプロセッサ２が使用するバス、９はプロセッサ３が使用するバスである。

１０〜１４はＪＴＡＧデバッガとの接続を図るための外部端子であり、１０はＴＤＩ（Test Data In）信号入力端子、１１はＴＲＳＴ（Test Reset）信号入力端子、１２はＴＣＫ（Test Clock）信号入力端子、１３はＴＭＳ（Test Mode Select）信号入力端子、１４はＴＤＯ（Test Data Out）信号出力端子である。

１５〜２５はＪＴＡＧ信号線であり、１５はＴＤＩ信号線、１６はＴＤＩ／ＴＤＯ信号線、１７、１８はＴＲＳＴ信号線、１９、２０はＴＣＫ信号線、２１、２２はＴＭＳ信号線、２３、２４、２５はＴＤＯ信号線である。

また、プロセッサ２において、２６はＴＤＩ信号入力端子、２７はＴＲＳＴ信号入力端子、２８はＴＣＫ信号入力端子、２９はＴＭＳ信号入力端子、３０はＴＤＯ信号出力端子である。プロセッサ３において、３１はＴＤＩ信号入力端子、３２はＴＲＳＴ信号入力端子、３３はＴＣＫ信号入力端子、３４はＴＭＳ信号入力端子、３５はＴＤＯ信号出力端子である。

制御回路７は、ＪＴＡＧデバッガがプロセッサ２、３を従来周知のようにデバッグできるようにする動作モード（第１動作モード）と、プロセッサ２に制御されてプロセッサ３のデバッグ機能を制御する動作モード（第２動作モード）とを備えるものである。本実施形態では、制御回路７は、プロセッサ２の周辺回路としてプロセッサ２が使用するバス８に接続されているが、Ｉ／Ｏポート等に接続するようにしても良い。

制御回路７において、３６はプロセッサ２に制御されてＴＤＩ信号、ＴＲＳＴ信号、ＴＣＫ信号、ＴＭＳ信号の出力とＴＤＯ信号の入力を行う等の機能を有するデバッグ機能部であり、３７はＴＤＩ信号出力端子、３８はＴＲＳＴ信号出力端子、３９はＴＣＫ信号出力端子、４０はＴＭＳ信号出力端子、４１はＴＤＯ信号入力端子である。また、４２〜４６はセレクタであり、デバッグ機能部３６により選択動作を制御されるものである。

セレクタ４２は、プロセッサ２がＴＤＯ信号出力端子３０からＴＤＯ信号線２３に出力するＴＤＯ信号又はデバッグ機能部３６がＴＤＯ信号出力端子３７に出力するＴＤＩ信号を選択してＴＤＩ／ＴＤＯ信号線１６を介してプロセッサ３のＴＤＩ信号入力端子３１に与えるものである。

セレクタ４３は、ＪＴＡＧデバッガからＴＲＳＴ信号入力端子１１及びＴＲＳＴ信号線１７を介して与えられるＴＲＳＴ信号又はデバッグ機能部３６がＴＲＳＴ信号出力端子３８に出力するＴＲＳＴ信号を選択してＴＲＳＴ信号線１８を介してプロセッサ３のＴＲＳＴ信号入力端子３２に与えるものである。

セレクタ４４は、ＪＴＡＧデバッガからＴＣＫ信号入力端子１２及びＴＣＫ信号線１９を介して与えられるＴＣＫ信号又はデバッグ機能部３６がＴＣＫ信号出力端子３９に出力するＴＣＫ信号を選択してＴＣＫ信号線２０を介してプロセッサ３のＴＣＫ信号入力端子３３に与えるものである。

セレクタ４５は、ＪＴＡＧデバッガからＴＭＳ信号入力端子１３及びＴＭＳ信号線２１を介して与えられるＴＭＳ信号又はデバッグ機能部３６がＴＭＳ信号出力端子４０に出力するＴＭＳ信号を選択してＴＣＫ信号線２２を介してプロセッサ３のＴＭＳ信号入力端子３４に与えるものである。

セレクタ４６は、プロセッサ２がＴＤＯ信号出力端子３０からＴＤＯ信号線２３に出力するＴＤＯ信号又はプロセッサ３がＴＤＯ信号出力端子３５からＴＤＯ信号線２４に出力するＴＤＯ信号を選択してＴＤＯ信号線２５を介してＴＤＯ信号出力端子１４に与えるものである。

図２は本発明の第１実施形態の通常使用時の状態を示すブロック回路図である。本発明の第１実施形態を通常使用する場合には、制御回路７を第２動作モードとする。即ち、プロセッサ２による制御回路７のデバッグ機能部３６の制御により、デバッグ機能部３６がセレクタ４２〜４６を制御し、セレクタ４２、４３、４４、４５はデバッグ機能部３６が出力するＴＤＩ信号、ＴＲＳＴ信号、ＴＣＫ信号、ＴＭＳ信号を選択し、セレクタ４６はプロセッサ２が出力するＴＤＯ信号を選択すると共に、デバッグ機能部３６はプロセッサ３が出力するＴＤＯ信号を入力する状態とする。

このようにすると、デバッグ機能部３６が出力するＴＤＩ信号、ＴＲＳＴ信号、ＴＣＫ信号、ＴＭＳ信号をプロセッサ３に与え、プロセッサ３が出力するＴＤＯ信号をデバッグ機能部３６に入力することができるので、プロセッサ３は、デバッグ機能部３６を介してプロセッサ２から制御可能なコプロセッサとして扱うことが可能になる。即ち、プロセッサ２は、デバッグ機能部３６を制御して、プロセッサ３の内部レジスタのモニタと制御や、ブレークポイント等の設定を行うことができる。

なお、プロセッサ２によるプロセッサ３の制御方法の一例として、例えば、以下の方法がある。まず、プロセッサ２は、デュアルポートメモリ６にプロセッサ３に実行させるプログラム及び必要なデータを書き込み、次に、制御回路７を通してプロセッサ３に実行させるプログラムのアドレスをプロセッサ３のプログラムカウンタにセットし、また、必要に応じて、その他のレジスタにも必要な値をセットする。

次に、プロセッサ２は、プログラムを終了させたい場所をプロセッサ３のブレークポイントに設定し、プロセッサ３に処理を開始させる。プロセッサ３は、セットされたプログラム及びデータを用いて処理を開始し、処理結果をデュアルポートメモリ６に書き込み、ブレークポイントに達した時点で動作を停止する。プロセッサ２は、プロセッサ３の処理完了を検知し、処理済みの結果を読み出すことが可能となる。

図３は制御回路７の第１動作モード（制御回路７がＪＴＡＧデバッガによるプロセッサ２、３の従来方法によるデバッグを可能とする動作モード）時におけるセレクタ４２〜４６の状態を示すブロック回路図である。図３中、４７はＪＴＡＧデバッガであり、４８はＴＤＩ信号出力端子、４９はＴＲＳＴ信号出力端子、５０はＴＣＫ信号出力端子、５１はＴＭＳ信号出力端子、５２はＴＤＯ信号入力端子である。

即ち、ＪＴＡＧデバッガ４７によるプロセッサ２、３の従来方法によるデバッグを行う場合には、本発明の第１実施形態のＴＤＩ信号入力端子１０、ＴＲＳＴ信号入力端子１１、ＴＣＫ信号入力端子１２、ＴＭＳ信号入力端子１３及びＴＤＯ信号出力端子１４をそれぞれＪＴＡＧデバッガ４７のＴＤＩ信号出力端子４８、ＴＲＳＴ信号出力端子４９、ＴＣＫ信号出力端子５０、ＴＭＳ信号出力端子５１及びＴＤＯ信号入力端子５２に接続する。

そして、プロセッサ２による制御回路７のデバッグ機能部３６の制御により、デバッグ機能部３６がセレクタ４２〜４６を制御し、セレクタ４２はプロセッサ２が出力するＴＤＯ信号を選択し、セレクタ４３、４４、４５はそれぞれＪＴＡＧデバッガ４７が出力するＴＲＳＴ信号、ＴＣＫ信号、ＴＭＳ信号を選択し、セレクタ４６はプロセッサ３が出力するＴＤＯ信号を選択する状態とする。

このようにすると、ＪＴＡＧデバッガ４７のＴＤＩ信号出力端子４８をプロセッサ２のＴＤＩ信号入力端子２６に接続し、プロセッサ２のＴＤＯ信号出力端子３０をプロセッサ３のＴＤＩ信号入力端子３１に接続し、プロセッサ３のＴＤＯ信号出力端子３５をＪＴＡＧデバッガ４７のＴＤＯ信号入力端子５２に接続することができる。

また、ＪＴＡＧデバッガ４７のＴＲＳＴ信号出力端子４９、ＴＣＫ信号出力端子５０及びＴＭＳ信号出力端子５１を、それぞれ、プロセッサ２、３のＴＲＳＴ信号入力端子２７、３２、ＴＣＫ信号入力端子２８、３３及びＴＭＳ信号入力端子２９、３４に接続することができる。

したがって、ＪＴＡＧデバッガ４７が出力するＴＤＩ信号をプロセッサ２に与え、ＪＴＡＧデバッガ４７が出力するＴＲＳＴ信号、ＴＣＫ信号、ＴＭＳ信号をプロセッサ２、３に与え、プロセッサ２が出力するＴＤＯ信号をプロセッサ３に与え、プロセッサ３が出力するＴＤＯ信号をＪＴＡＧデバッガ４７に入力することができ、ＪＴＡＧデバッガ４７によるプロセッサ２、３の従来方法によるデバッグを行うことができる。

図４は制御回路７の第２動作モード（制御回路７がプロセッサ２に制御されてプロセッサ３のデバッグ機能を制御する動作モード）時におけるセレクタ４２〜４６の状態を示すブロック回路図である。

即ち、制御回路７がプロセッサ２に制御されてプロセッサ３のデバッグ機能を制御する動作モードを実行する場合には、本発明の第１実施形態のＴＤＩ信号入力端子１０、ＴＲＳＴ信号入力端子１１、ＴＣＫ信号入力端子１２、ＴＭＳ信号入力端子１３及びＴＤＯ信号出力端子１４をそれぞれＪＴＡＧデバッガ４７のＴＤＩ信号出力端子４８、ＴＲＳＴ信号出力端子４９、ＴＣＫ信号出力端子５０、ＴＭＳ信号出力端子５１及びＴＤＯ信号入力端子５２に接続する。

そして、プロセッサ２による制御回路７のデバッグ機能部３６の制御により、デバッグ機能部３６がセレクタ４２〜４６を制御し、セレクタ４２、４３、４４、４５はデバッグ機能部３６が出力するＴＤＩ信号、ＴＲＳＴ信号、ＴＣＫ信号、ＴＭＳ信号を選択し、セレクタ４６はプロセッサ２が出力するＴＤＯ信号を選択すると共に、デバッグ機能部３６はプロセッサ３が出力するＴＤＯ信号を入力する状態とする。

このようにすると、ＪＴＡＧデバッガ４７のＴＤＩ信号出力端子４８、ＴＲＳＴ信号出力端子４９、ＴＣＫ信号出力端子５０、ＴＭＳ信号出力端子５１及びＴＤＯ信号入力端子５２をそれぞれプロセッサ２のＴＤＩ信号入力端子２６、ＴＲＳＴ信号入力端子２７、ＴＣＫ信号入力端子２８、ＴＭＳ信号入力端子２９及びＴＤＯ信号出力端子３０に接続することができる。

また、デバッグ機能部３６のＴＤＩ信号出力端子３７、ＴＲＳＴ信号出力端子３８、ＴＣＫ信号出力端子３９、ＴＭＳ信号出力端子４０及びＴＤＯ信号入力端子４１をそれぞれプロセッサ３のＴＤＩ信号入力端子３１、ＴＲＳＴ信号入力端子３２、ＴＣＫ信号入力端子３３、ＴＭＳ信号入力端子３４及びＴＤＯ信号出力端子３５に接続することができる。

即ち、ＪＴＡＧデバッガ４７が出力するＴＤＩ信号、ＴＲＳＴ信号、ＴＣＫ信号、ＴＭＳ信号をプロセッサ２に与え、プロセッサ２が出力するＴＤＯ信号をＪＴＡＧデバッガ４７に入力することができ、また、デバッグ機能部３６が出力するＴＤＩ信号、ＴＲＳＴ信号、ＴＣＫ信号、ＴＭＳ信号をプロセッサ３に与え、プロセッサ３が出力するＴＤＯ信号をデバッグ機能部３６に入力することができる。

したがって、図４に示す状態にする場合には、プロセッサ２については、ＪＴＡＧデバッガ４７を使用したデバッグを実行し、プロセッサ３については、制御回路７のデバッグ機能部３６を使用したデバッグを実行することができる。

以上のように、本発明の第１実施形態によれば、プロセッサ２に制御されてプロセッサ３のデバッグ機能を制御する動作モードを持つ制御回路７によりマルチプロセッサシステムとしての動作を可能としているので、プロセッサ２、３のアーキテクチャが異なる場合であっても、容易に連携可能なシステムとすることができ、２個のプロセッサ２、３を持つマルチプロセッサシステムを簡易に構築することができる。

また、プロセッサ３へのプログラムロードをデュアルポートメモリ６で行うことができるようにしているので、プロセッサ３の制御回路７を介した制御はプロセッサ３内のレジスタの設定だけとなり、動作の高速化を図ることができる。また、デュアルポートメモリ６の容量以内であれば、複数のプログラム等を配置しておくことで転送そのものを省略できるため、さらに高速化が可能となる。

（第２実施形態）
図５は本発明の第２実施形態の要部を示すブロック回路図である。本発明の第２実施形態は、ＪＴＡＧ対応デバイスであり、３個のプロセッサを有するマルチプロセッサシステムの例である。図５中、５３は本発明の第２実施形態のマルチプロセッサシステム本体、５４はプロセッサであり、５５はプロセッサ２、５４が共用するデュアルポートメモリ、５６はプロセッサ５４が使用するバスである。

また、プロセッサ５４において、５７はデバッグ機能部、５８はＴＤＩ信号入力端子、５９はＴＲＳＴ信号入力端子、６０はＴＣＫ信号入力端子、６１はＴＭＳ信号入力端子、６２はＴＤＯ信号出力端子である。

本発明の第２実施形態は、プロセッサ３のＴＤＯ信号出力端子３５をＴＤＯ信号線６３でプロセッサ５４のＴＤＩ信号入力端子５８に接続し、プロセッサ５４のＴＲＳＴ信号入力端子５９、ＴＣＫ信号入力端子６０及びＴＭＳ信号入力端子６１をそれぞれＴＲＳＴ信号線１８、ＴＣＫ信号線２０、ＴＭＳ信号線２２に接続し、プロセッサ５４のＴＤＯ信号出力端子６２をプロセッサ３のＴＤＯ信号出力端子３５の代わりにＴＤＯ信号線２４に接続している。その他については、本発明の第１実施形態と同様に構成している。

本発明の第２実施形態によれば、制御回路７は、プロセッサ２に制御されてプロセッサ３、５４のデバッグ機能を制御することができるので、プロセッサ２、５４のアーキテクチャが異なる場合であっても、容易に連携可能なシステムとすることができ、３個のプロセッサ２、３、５４を持つマルチプロセッサシステムを簡易に構築することができる。

また、プロセッサ３、５４へのプログラムロードをデュアルポートメモリ６、５５で行うことができるので、プロセッサ３、５４の制御回路７を介した制御は、プロセッサ３、５４内のレジスタの設定だけとなり、動作の高速化を図ることができる。また、デュアルポートメモリ６、５５の容量以内であれば、複数のプログラム等を配置しておくことで転送そのものを省略できるため、さらに高速化が可能となる。なお、４個以上のプロセッサを持つように構成することもできる。

ここで、本発明のマルチプロセッサシステムを整理すると、本発明のマルチプロセッサシステムには、少なくとも、以下のマルチプロセッサシステムが含まれる。

（付記１）複数のプロセッサを持つマルチプロセッサシステムにおいて、前記複数のプロセッサのうち、所定のプロセッサは、他のプロセッサのデバッグ機能を利用して前記他のプロセッサを制御することを特徴とするマルチプロセッサシステム。

（付記２）前記所定のプロセッサに制御されて前記他のプロセッサのデバッグ機能を制御する制御回路を有し、前記所定のプロセッサは、前記制御回路を制御して前記他のプロセッサのデバッグ機能を利用することを特徴とする付記１記載のマルチプロセッサシステム。

（付記３）前記制御回路は、外部デバッガの制御による前記複数のプロセッサのデバッグを可能とする動作モードと、前記所定のプロセッサに制御されて前記他のプロセッサのデバッグ機能を制御する動作モードを有することを特徴とする付記２記載のマルチプロセッサシステム。

（付記４）前記制御回路が前記所定のプロセッサに制御されて前記他のプロセッサのデバッグ機能を制御する動作モード時、前記所定のプロセッサのみが前記外部デバッガと接続可能とされることを特徴とする付記３記載のマルチプロセッサシステム。

（付記５）前記デバッグ機能は、ＪＴＡＧデバッグ機能であることを特徴とする付記１〜４のいずれか一の付記に記載のマルチプロセッサシステム。

（付記６）前記複数のプロセッサに共用されるメモリを有することを特徴とする付記１〜５のいずれか一の付記に記載のマルチプロセッサシステム。

本発明の第１実施形態の要部を示すブロック回路図である。 本発明の第１実施形態の通常使用時の状態を示すブロック回路図である。 本発明の第１実施形態が備える制御回路の第１動作モード時におけるセレクタの状態を示すブロック回路図である。 本発明の第１実施形態が備える制御回路の第２動作モード時におけるセレクタの状態を示すブロック回路図である。 本発明の第２実施形態の要部を示すブロック回路図である。

符号の説明

１…本発明の第１実施形態のマルチプロセッサシステム本体
２、３、５４…プロセッサ
４、５、５７…デバッグ機能部
６、５５…デュアルポートメモリ
７…制御回路
８、９、５６…バス
１０、２６、３１、５８…ＴＤＩ信号入力端子
１１、２７、３２、５９…ＴＲＳＴ信号入力端子
１２、２８、３３、６０…ＴＣＫ信号入力端子
１３、２９、３４、６１…ＴＭＳ信号入力端子
１４、３０、３５、６２…ＴＤＯ信号出力端子
１５…ＴＤＩ信号線
１６…ＴＤＩ／ＴＤＯ信号線
１７、１８…ＴＲＳＴ信号線
１９、２０…ＴＣＫ信号線
２１、２２…ＴＭＳ信号線
２３、２４、２５、６３…ＴＤＯ信号線
３６…デバッグ機能部
３７…ＴＤＩ信号出力端子
３８…ＴＲＳＴ信号出力端子
３９…ＴＣＫ信号出力端子
４０…ＴＭＳ信号出力端子
４１…ＴＤＯ信号入力端子
４２〜４６…セレクタ
４７…ＪＴＡＧデバッガ

Claims (2)

1. ジョイント・テスト・アクション・グループ対応のマルチプロセッサシステムであって、
   第１のプロセッサと、
   第２のプロセッサと、
   制御回路と、
   テスト・データ・イン信号入力用外部端子と、
   テスト制御信号入力用外部端子群と、
   テスト・データ・アウト信号出力用外部端子とを有し、
   前記第１のプロセッサは、
   テスト・データ・イン信号及びテスト制御信号群を入力して前記第１のプロセッサのデバッグを行い、テスト・データ・アウト信号を出力する第１のデバッグ機能部を有し、
   前記第１のデバッグ機能部は、
   前記テスト・データ・イン信号入力用外部端子に接続された第１のテスト・データ・イン信号入力端子と、
   前記テスト制御信号入力用外部端子群に接続された第１のテスト制御信号入力端子群と、
   第１のテスト・データ・アウト信号出力端子とを有し、
   前記第２のプロセッサは、
   テスト・データ・イン信号及びテスト制御信号群を入力して前記第２のプロセッサのデバッグを行い、テスト・データ・アウト信号を出力する第２のデバッグ機能部を有し、
   前記第２のデバッグ機能部は、
   第２のテスト・データ・イン信号入力端子と、
   第２のテスト制御信号入力端子群と、
   第２のテスト・データ・アウト信号出力端子とを有し、
   前記制御回路は、
   前記第１のプロセッサに制御され、テスト・データ・イン信号及びテスト制御信号群を出力可能、テスト・データ・アウト信号を入力可能とする第３のデバッグ機能部と、
   前記第３のデバッグ機能部に制御されるセレクタ部とを有し、
   前記第３のデバッグ機能部は、
   テスト・データ・イン信号出力端子と、
   テスト制御信号出力端子群と、
   前記第２のテスト・データ・アウト信号出力端子に接続されたテスト・データ・アウト信号入力端子とを有し、
   第１動作モード時は、前記第１のテスト・データ・アウト信号出力端子を前記第２のテスト・データ・イン信号入力端子に接続し、前記テスト制御信号入力用外部端子群を前記第２のテスト制御信号入力端子群に接続し、前記第２のテスト・データ・アウト信号出力端子を前記テスト・データ・アウト信号出力用外部端子に接続するように前記セレクタ部を制御し、
   第２動作モード時は、前記テスト・データ・イン信号出力端子を前記第２のテスト・データ・イン信号入力端子に接続し、前記テスト制御信号出力端子群を前記第２のテスト制御信号入力端子群に接続し、前記第１のテスト・データ・アウト信号出力端子を前記テスト・データ・アウト信号出力用外部端子に接続するように前記セレクタ部を制御し、前記テスト・データ・イン信号出力端子及び前記テスト制御信号出力端子群にそれぞれテスト・データ・イン信号及びテスト制御信号群を出力すること
   を特徴とするマルチプロセッサシステム。
2. 前記第１のプロセッサ及び前記第２のプロセッサに共用されるメモリを有し、
   前記第１のプロセッサによる前記第２のプロセッサに実行させるプログラム及びデータの前記メモリへの書き込み、前記第２のプロセッサによる前記メモリ内の前記プログラムの実行及び実行結果の前記メモリへの書き込み、前記第１のプロセッサによる前記メモリ内の前記実行結果の読み出しが可能とされていること
   を特徴とする請求項１に記載のマルチプロセッサシステム。

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