JPH08171496A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】複数のアドレス出力端子と複数のデータ入出力
端子とを有してなる半導体集積回路に関し、端子数の少
ない低価なＬＳＩテスタを使用した試験を行うことによ
る価格の低減化と、特別な試験パターンを必要とせずに
バスファイトを避けることによる試験の容易化とを図
る。 【構成】試験時、第１サイクルで、アドレスＡ３１〜Ａ
１６をデータ入出力端子群２９から出力させ、アドレス
Ａ１５〜Ａ０をアドレス出力端子群２８から出力させ、
データＤ３１〜Ｄ１６をデータ入出力端子群３０に入力
させ、第２サイクルで、アドレスＡ３１〜Ａ１６をデー
タ入出力端子群２９から出力させ、アドレスＡ１５〜Ａ
０をアドレス出力端子群２８から出力させ、データＤ１
５〜Ｄ０をデータ入出力端子群３０に入力させ、第３サ
イクルで、データＤ３１〜Ｄ１６をデータ入出力端子群
２９から出力させ、データＤ１５〜Ｄ０をアドレス出力
端子群２８から出力させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、試験用回路を内蔵して
なる半導体集積回路に関する。

【０００２】

【従来の技術】

第１従来例・・図１２〜図１４ 図１２は第１従来例の要部を示す回路図であり、図１２
中、１は３２ビットのアドレスＡ３１〜Ａ０を生成する
アドレス生成部、２は３２ビットのデータＤ３１〜Ｄ０
を出力するデータ出力部、３は３２ビットのデータＤ３
１〜Ｄ０を入力するデータ入力部である。

【０００３】また、４はアドレスＡ３１〜Ａ０に対応し
て設けられている３２個のアドレス出力端子からなるア
ドレス出力端子群、５はデータＤ３１〜Ｄ０に対応して
設けられている３２個のデータ入出力端子からなるデー
タ入出力端子群である。

【０００４】ここに、マイクロプロセッサや、マイクロ
コントローラ等の半導体集積回路の試験は、半導体集積
回路用の試験装置、いわゆる、ＬＳＩテスタを使用して
行われるが、図１３は、この半導体集積回路の試験方法
を示す概念図である。

【０００５】図１３中、７は試験対象である半導体集積
回路、たとえば、図１２に示す第１従来例の半導体集積
回路、８はＬＳＩテスタである。

【０００６】また、ＬＳＩテスタ８において、９は半導
体集積回路７に与えるべき入力値及び半導体集積回路７
から出力される出力値と比較すべき期待値を発生するテ
ストパターン信号発生回路、１０は半導体集積回路７か
ら出力される出力値とテストパターン信号発生回路９か
ら出力される期待値とを比較する比較回路である。

【０００７】ここに、半導体集積回路７の試験は、チェ
ックすべき試験項目が網羅されているテストパターンを
ＬＳＩテスタ８に与え、テストパターン信号発生回路９
から発生されるテストパターンにより指定される入力値
を半導体集積回路７に与え、半導体集積回路７から出力
される出力値とテストパターン信号発生回路９から出力
される期待値とを比較回路１０において比較し、期待通
りの動作をしているか否かを検証することにより行われ
る。

【０００８】第２従来例・・図１５ 図１５は第２従来例の要部を示す回路図であり、図１５
中、１２は中央処理装置であるＣＰＵ（central proces
sing unit）、１３は独立してなるアドレスバス１４及
びデータバス１５からなる独立バスである。なお、これ
らアドレスバス１４及びデータバス１５はＣＰＵ１２に
接続されている。

【０００９】また、１６は時分割的にアドレスバス又は
データバスとして使用される時分割バス、１７は時分割
バス１６に接続された周辺回路、１８は時分割バス１６
に接続されたＲＡＭ（random access memory）である。

【００１０】また、１９は独立バス１３と時分割バス１
６とを接続するインタフェース回路であり、この例で
は、この時分割バス１６は、ＣＰＵ１２に直接的には接
続されていない。

【００１１】また、このインタフェース回路１９におい
て、２０はＣＰＵ１２からアドレスバス１４に出力され
た時分割バス１６に割り当てられているアドレスを指定
するアドレス信号の時分割バス１６への伝送に必要な処
理を行うアドレス処理部である。

【００１２】また、２１はＣＰＵ１２からデータバス１
５に出力されたデータの時分割バス１６への伝送に必要
な処理及び周辺回路１７やＲＡＭ１８等から時分割バス
１６に出力されたデータバス１５へのデータの伝送に必
要な処理を行うデータ処理部である。

【００１３】また、２２はアドレス処理部２０の出力端
２０Ａ又はデータ処理部２１の時分割バス１６側の入出
力端２１Ａと時分割バス１６との接続を選択的に行うセ
レクタである。

【００１４】この第２従来例の半導体集積回路では、特
に、インタフェース回路１９が正常に動作しなければ、
時分割バス１６に接続されている周辺回路１７やＲＡＭ
１８等を正常に動作させることができないことから、イ
ンタフェース回路１９の試験が必要とされる。

【００１５】

【発明が解決しようとする課題】

第１従来例が有する問題点 第１従来例においては、試験モード時においても、通常
モード時の場合と同様に、アドレス出力端子はアドレス
出力端子として使用され、データ入出力端子はデータ入
出力端子として使用される。

【００１６】このため、第１従来例の試験を行う場合に
は、図１３に示すＬＳＩテスタ８として、第１従来例が
有する３２個のアドレス出力端子、３２個のデータ入出
力端子及び制御信号用端子に対応する端子を備えてある
ＬＳＩテスタが必要となる。

【００１７】しかし、端子数の多いＬＳＩテスタは端子
数の少ないＬＳＩテスタよりも高価であることから、端
子数の多いＬＳＩテスタを使用する場合には、その分、
半導体集積回路の価格が上昇してしまうという問題点が
あった。

【００１８】また、図１４は、この第１従来例が有する
他の問題点を説明するためのタイミングチャートであ
り、図１４（Ａ）は出力サイクルから入力サイクルに切
り換える場合、図１４（Ｂ）は入力サイクルから出力サ
イクルに切り換える場合を示している。

【００１９】即ち、第１従来例においては、データ入出
力端子を介してデータの入出力が行われるので、図１４
（Ａ）に示すように、出力サイクルから入力サイクルに
切り換える場合において、出力信号が遅延した場合、あ
るいは、図１４（Ｂ）に示すように、入力サイクルから
出力サイクルに切り換える場合において、入力信号の入
力タイミングをずらした場合には、論理値の異なる信号
がデータバス上でオーバラップし、いわゆる、バスファ
イトが発生してしまう場合がある。

【００２０】したがって、この第１従来例においては、
このバスファイトを避けるために、特別な試験パターン
を作成しなければならず、容易に試験を行うことができ
ないという問題点があった。

【００２１】ここに、出力サイクルから入力サイクルへ
の切換時や、入力サイクルから出力サイクルへの切換時
に、アイドルサイクルを挿入する場合には、バスファイ
トを容易に避けることができるが、このようにする場合
には、試験時間が長くなってしまうという問題点があっ
た。

【００２２】第２従来例が有する問題点 インタフェース回路１９のデータ処理部２１について
は、例えば、ＲＡＭ１８にデータを書込み、この書き込
んだデータの全ビットを正確に読み出すことができれ
ば、正常であると判定することができる。

【００２３】しかし、このように、例えば、ＲＡＭ１８
に対するデータの書込み、読出しを行うことにより、デ
ータ処理部２１の正常動作を確認できたとしても、この
場合、ＣＰＵ１２から出力されたアドレス信号の内容が
アドレス処理部２０において変更されていないと断定す
ることはできない。

【００２４】この点について、例えば、００００_H番地
から０３ＦＦ_H番地までがＲＡＭ１８に割り当てられて
いる場合において、アドレス処理部２０に、ＣＰＵ１２
から出力されたアドレス信号の最下位ビットの値を
「０」から「１」に変更してしまう故障がある場合につ
いて説明する。

【００２５】この場合、書込みサイクルとされ、ＣＰＵ
１２から００００_H番地を指定するアドレス信号と、０
０００_H番地に書き込むべきデータＤＡが出力された場
合、この００００_H番地を指定するアドレス信号はアド
レス処理部２０で０００１_H番地を指定するアドレス信
号に変更され、データＤＡはＲＡＭ１８の０００１_H番
地に書き込まれることになる。

【００２６】続いて、読出しサイクルとされ、ＣＰＵ１
２から００００_H番地を指定するアドレス信号が出力さ
れた場合には、この００００_H番地を指定するアドレス
信号は、アドレス処理部２０で０００１_H番地を指定す
るアドレス信号に変更され、ＲＡＭ１８の０００１_H番
地に書き込まれているデータＤＡが読み出される。

【００２７】このように、この第２従来例においては、
例えば、データ処理部２１がＣＰＵ１２から出力された
アドレス信号の１ビット目の値を「０」から「１」に変
更してしまう故障がある場合、これを検出することがで
きない場合がある。

【００２８】そこで、この第２従来例においては、注目
するアドレス以外のアドレス、前例で言えば、００００
_H番地以外の番地に異なるデータを予め書き込んでお
き、注目するアドレスの試験後、それ以外の番地のデー
タが変化していないことの確認が必要となる。

【００２９】しかし、このようにする場合には、試験時
間が増大してしまうと共に、時分割バス１６に接続され
る回路が異なるようなシリーズ品を製造する場合、シリ
ーズ品ごとに異なる試験パターンを作成しなければなら
ず、開発費用の増加による製品価格の上昇を招いてしま
うという問題点があった。

【００３０】本発明は、かかる点に鑑み、複数のアドレ
ス出力端子と、複数のデータ入出力端子とを有してなる
半導体集積回路であって、低価格のＬＳＩテスタを使用
した試験を行うことによる価格の低減化と、特別な試験
パターンを必要とせずにバスファイトを避けることによ
る試験の容易化とを図ることができるようにした半導体
集積回路を提供することを第１の目的とする。

【００３１】また、本発明は、ＣＰＵに接続されている
独立バスと、ＣＰＵに接続されていない時分割バスとを
インタフェース回路を介して接続してなる半導体集積回
路であって、インタフェース回路のアドレス処理部の試
験時間の短縮化と、開発費用の低減化による価格の低減
化を図ることができるようにした半導体集積回路を提供
することを第２の目的とする。

【００３２】

【課題を解決するための手段】

第１の発明 本発明中、第１の発明の半導体集積回路は、複数のアド
レス出力端子と、複数のデータ入出力端子とを有してな
る半導体集積回路において、複数のデータ入出力端子の
一部をアドレス出力端子又はデータ出力端子として使用
するための第１の手段と、これらアドレス出力端子又は
データ出力端子として使用されるデータ入出力端子以外
のデータ入出力端子をデータ入力端子として使用し、こ
れらデータ入力端子として使用されるデータ入出力端子
に時分割で入力される全ビットのデータを一括してデー
タ入力部に供給するための第２の手段と、複数のアドレ
ス出力端子の一部をデータ出力端子として使用するため
の第３の手段とを設けるというものである。

【００３３】第２の発明 本発明中、第２の発明の半導体集積回路は、ＣＰＵと、
独立してなるアドレスバス及びデータバスからなり、こ
れらアドレスバス及びデータバスをＣＰＵに接続してな
る独立バスと、時分割的にアドレスバス又はデータバス
として使用され、ＣＰＵに直接的には接続されていない
時分割バスと、独立バスと時分割バスとを接続するイン
タフェース回路とを設けてなる半導体集積回路におい
て、インタフェース回路から時分割バスに出力されたア
ドレス信号をＣＰＵが読出し可能に保持することができ
るアドレス信号保持手段を設けるというものである。

【００３４】

【作用】

第１の発明 本発明中、第１の発明においては、複数のデータ入出力
端子の一部をアドレス出力端子又はデータ出力端子とし
て使用するための第１の手段が設けられている。

【００３５】したがって、アドレス出力端子の一部と、
アドレス出力端子として使用できるデータ入出力端子と
を使用することにより、アドレスの全ビットを出力させ
ることができる。

【００３６】また、アドレス出力端子又はデータ出力端
子として使用されるデータ入出力端子以外のデータ入出
力端子をデータ入力端子として使用し、これらデータ入
力端子として使用されるデータ入出力端子に時分割で入
力される全ビットのデータを一括してデータ入力部に供
給するための第２の手段が設けられている。

【００３７】したがって、アドレス出力端子又はデータ
出力端子として使用されるデータ入出力端子以外のデー
タ入出力端子にデータの全ビットを時分割で入力するこ
とにより、これらデータの全ビットをデータ入力部に供
給することができる。

【００３８】また、複数のアドレス出力端子の一部をデ
ータ出力端子として使用するための第３の手段が設けら
れている。

【００３９】したがって、データ出力端子として使用さ
れるアドレス出力端子と、データ出力端子として使用さ
れるデータ入出力端子とを使用することにより、データ
の全ビットを出力させることができる。

【００４０】このように、第１の発明によれば、データ
出力端子として使用されるアドレス出力端子以外のアド
レス出力端子を使用することなく、アドレス信号の全ビ
ットの出力と、データの全ビットの入力と、データの全
ビットの出力とを行うことができるので、端子数の少な
い低価なＬＳＩテスタを使用してなる試験を行うことが
でき、試験費用の低減化を図ることができる。

【００４１】また、この第１の発明によれば、使用され
るアドレス出力端子は出力専用に使用され、データ入出
力端子は、出力専用の端子と、入力専用の端子とに区分
されて使用されるので、特別な試験パターンを作成しな
くとも、バスファイトを避けることができる。

【００４２】第２の発明 本発明中、第２の発明においては、インタフェース回路
から時分割バスに出力されたアドレス信号をＣＰＵが読
出し可能に保持するアドレス信号保持手段を設けるとし
ている。

【００４３】したがって、このアドレス信号保持手段に
書込みアクセスをするためのアドレス信号を、このアド
レス信号保持手段に保持させ、この保持されたアドレス
信号を読出すことで、インタフェース回路を構成するア
ドレス処理部の故障を検出することができる。

【００４４】また、第２の発明においては、時分割バス
に接続される回路が異なるシリーズ品を製造する場合に
おいても、シリーズ品ごとに異なる試験パターンを作成
する必要がなく、試験パターンをシリーズ品で共通化す
ることができる。

【００４５】

【実施例】以下、図１〜図１１を参照して、本発明の第
１実施例〜第４実施例について説明する。

【００４６】第１実施例・・図１〜図６ 図１は、本発明の第１実施例の要部を示す回路図であ
り、図１中、２４は３２ビットのアドレスＡ３１〜Ａ０
を生成するアドレス生成部、２５は３２ビットのデータ
Ｄ３１〜Ｄ０を出力するデータ出力部、２６は３２ビッ
トのデータＤ３１〜Ｄ０を入力するデータ入力部であ
る。

【００４７】また、２７は上位１６ビットのアドレスＡ
３１〜Ａ１６に対応して設けられている１６個のアドレ
ス出力端子からなるアドレス出力端子群、２８は下位１
６ビットのアドレスＡ１５〜Ａ０に対応して設けられて
いる１６個のアドレス出力端子からなるアドレス出力端
子群である。

【００４８】また、２９は上位１６ビットのデータＤ３
１〜Ｄ１６に対応して設けられている１６個のデータ入
出力端子からなるデータ入出力端子群、３０は下位１６
ビットのデータＤ１５〜Ｄ０に対応して設けられている
１６個のデータ入出力端子からなるデータ入出力端子群
である。

【００４９】また、３１はアドレス生成部２４のアドレ
スＡ１５〜Ａ０の出力端とアドレス出力端子群２８との
接続又はデータ出力部２５のデータＤ１５〜Ｄ０の出力
端とアドレス出力端子群２８との接続を選択的に行うセ
レクタである。

【００５０】また、３２はアドレス生成部２４のアドレ
スＡ３１〜Ａ１６の出力端とデータ入出力端子群２９と
の接続又はデータ出力部２５のデータＤ３１〜Ｄ１６の
出力端とデータ入出力端子群２９との接続を選択的に行
うセレクタである。

【００５１】また、３３はデータ入出力端子群３０を介
して入力されるデータＤ１５〜Ｄ０をラッチするラッチ
回路である。

【００５２】また、３４はラッチ回路３３の出力端とデ
ータ入力部２６のデータＤ３１〜Ｄ１６の入力端との接
続又はデータ入出力端子群２９とデータ入力部２６のデ
ータＤ３１〜Ｄ１６の入力端との接続を選択的に行うセ
レクタである。

【００５３】また、３５は試験信号ＴＥＳＴが入力され
る試験信号入力端子、３６は試験信号ＴＥＳＴにより試
験モードを設定する試験モード設定回路である。

【００５４】ここに、図２は、この第１実施例を通常モ
ードに設定した場合を示しており、この場合には、セレ
クタ３１に対して、アドレス生成部２４のアドレスＡ１
５〜Ａ０の出力端とアドレス出力端子群２８との接続を
選択させる。

【００５５】また、セレクタ３２に対して、データ出力
部２５のデータＤ３１〜Ｄ１６の出力端とデータ入出力
端子群２９との接続を選択させる。

【００５６】また、セレクタ３４に対して、データ入出
力端子群２９とデータ入力部２６のデータＤ３１〜Ｄ１
６の入力端との接続を選択させる。

【００５７】このようにする場合には、アドレス生成部
２４から出力されるアドレスＡ３１〜Ａ１６は、アドレ
ス出力端子群２７から出力させ、同じくアドレス生成部
２４から出力されるアドレスＡ１５〜Ａ０は、アドレス
出力端子群２８から出力させることができる。

【００５８】また、データ出力部２５から出力されるデ
ータＤ３１〜Ｄ１６は、データ入出力端子群２９から出
力させ、データ出力部２５から出力されるデータＤ１５
〜Ｄ０は、データ入出力端子群３０から出力させること
ができる。

【００５９】また、データ入出力端子群２９に入力され
るデータＤ３１〜Ｄ１６は、データ入力部２６のデータ
Ｄ３１〜Ｄ１６の入力端に入力させ、データ入出力端子
群３０に入力されるデータＤ１５〜Ｄ０は、データ入力
部２６のデータＤ１５〜Ｄ０の入力端に入力させること
ができる。

【００６０】また、図３は試験モード設定時の動作を説
明するためのタイミングチャートであり、図３（Ａ）は
試験クロック、図３（Ｂ）はアドレス出力端子群２７の
信号状態、図３（Ｃ）はアドレス出力端子群２８の信号
状態、図３（Ｄ）はデータ入出力端子群２９の信号状
態、図３（Ｅ）はデータ入出力端子群３０の信号状態を
示している。

【００６１】また、図４〜図６は、同じく、試験モード
設定時の動作を説明するための回路図である。

【００６２】試験モードの設定は、試験信号ＴＥＳＴに
より試験モード設定回路３６を起動することにより行わ
れるが、この場合には、まず、図４に示すように、セレ
クタ３１に対して、アドレス生成部２４のアドレスＡ１
５〜Ａ０の出力端とアドレス出力端子群２８との接続を
選択させる。

【００６３】また、セレクタ３２に対して、アドレス生
成部２４のアドレスＡ３１〜Ａ１６の出力端とデータ入
出力端子群２９との接続を選択させる。

【００６４】また、セレクタ３４に対して、ラッチ回路
３３の出力端とデータ入力部２６のデータＤ３１〜Ｄ１
６の入力端との接続を選択させる。

【００６５】このようにセレクタ３１、３２、３４を設
定して、アドレス生成部２４からアドレスＡ３１〜Ａ０
を出力させる。

【００６６】このようにすると、図３にも示すように、
アドレス生成部２４から出力されるアドレスＡ３１〜Ａ
１６は、データ入出力端子群２９から出力させ、同じく
アドレス生成部２４から出力されるアドレスＡ１５〜Ａ
０は、アドレス出力端子群２８から出力させることがで
きる。

【００６７】これに対応させて、ＬＳＩテスタからは、
第１実施例に入力すべきデータＤ３１〜Ｄ０のうち、ま
ず、データＤ３１〜Ｄ１６をデータ入出力端子群３０に
入力させる。

【００６８】そして、第１実施例において、このＬＳＩ
テスタからデータ入出力端子群３０に入力されるデータ
Ｄ３１〜Ｄ１６をラッチ回路３３にラッチさせる。

【００６９】次に、図５に示すように、セレクタ３１に
対して、アドレス生成部２４のアドレスＡ１５〜Ａ０の
出力端とアドレス出力端子群２８との接続を選択させ
る。

【００７０】また、セレクタ３２に対して、アドレス生
成部２４のアドレスＡ３１〜Ａ１６の出力端とデータ入
出力端子群２９との接続を選択させる。

【００７１】また、セレクタ３４に対して、ラッチ回路
３３の出力端とデータ入力部２６のデータＤ３１〜Ｄ１
６の入力端との接続を選択させる。

【００７２】このようにセレクタ３１、３２、３４を設
定して、アドレス生成部２４からアドレスＡ３１〜Ａ０
を出力させる。

【００７３】このようにすると、図３にも示すように、
アドレス生成部２４から出力されるアドレスＡ３１〜Ａ
１６は、データ入出力端子群２９から出力させ、同じく
アドレス生成部２４から出力されるアドレスＡ１５〜Ａ
０は、アドレス出力端子群２８から出力させることがで
きる。

【００７４】これに対応させて、ＬＳＩテスタからは、
第１実施例に入力すべきデータＤ３１〜Ｄ０のうち、デ
ータＤ１５〜Ｄ０をデータ入出力端子群３０に入力させ
ると共に、第１実施例においては、ラッチ回路３３にラ
ッチされているデータＤ３１〜Ｄ１６を出力させる。

【００７５】この結果、ラッチ回路３３から出力される
データＤ３１〜Ｄ１６は、データ入力部２６のデータＤ
３１〜Ｄ１６の入力端に入力させ、データ入出力端子群
３０に入力されるデータＤ１５〜Ｄ０は、データ入力部
２６のデータＤ１５〜Ｄ０の入力端に入力させることが
できる。

【００７６】次に、図６に示すように、セレクタ３１に
対して、データ出力部２５のデータＤ１５〜Ｄ０の出力
端とアドレス出力端子群２８との接続を選択させる。

【００７７】また、セレクタ３２に対して、データ出力
部２５のデータＤ３１〜Ｄ１６の出力端とデータ入出力
端子群２９との接続を選択させる。

【００７８】また、セレクタ３４に対して、ラッチ回路
３３の出力端とデータ入力部２６のデータＤ３１〜Ｄ１
６の入力端との接続を選択させる。

【００７９】このようにセレクタ３１、３２、３４を設
定して、データ出力部２５からデータＤ３１〜Ｄ０を出
力させる。

【００８０】このようにすると、図３にも示すように、
データ出力部２５から出力されるデータＤ３１〜Ｄ１６
は、データ入出力端子群２９から出力させ、同じくデー
タ出力部２５から出力されるデータＤ１５〜Ｄ０は、ア
ドレス出力端子群２８から出力させることができる。

【００８１】このように、この第１実施例においては、
最初のデータ入力サイクルで、アドレスＡ３１〜Ａ０の
出力及びデータＤ３１〜Ｄ１６の入力を行い、次のデー
タ入力サイクルで、アドレスＡ３１〜Ａ０の出力及びデ
ータＤ１５〜Ｄ０の入力を行い、続くデータ出力サイク
ルで、データＤ３１〜Ｄ０の出力を行い、試験を行うこ
とができる。

【００８２】なお、ＬＳＩテスタから入力されるデータ
が１６ビット又は８ビットの場合には、データの入力
は、最初のデータ入力サイクルだけで足りる。

【００８３】ここに、この第１実施例においては、セレ
クタ３１、３２、３４と、ラッチ回路３３とを設けてい
るので、試験モード設定時には、アドレス出力端子群２
７の１６個のアドレス出力端子を使用する必要がない。

【００８４】したがって、この第１実施例によれば、Ｌ
ＳＩテスタとして、３２個のアドレス出力端子、３２個
のデータ入出力端子及び制御信号用端子に対応する端子
を備えてなるＬＳＩテスタを用意する必要がなく、これ
よりも、端子数が１６個少ないＬＳＩテスタを用意すれ
ば足りる。

【００８５】また、この第１実施例では、試験モード設
定時、アドレス出力端子群２８においては、最初のデー
タ入力サイクル時、アドレスＡ１５〜Ａ０が出力され、
次のデータ入力サイクル時、アドレスＡ１５〜Ａ０が出
力され、データ出力サイクル時、データＤ１５〜Ｄ０の
出力が行われ、信号が入力されることはない。

【００８６】即ち、アドレス出力端子群２８は、出力専
用とされているので、アドレス出力端子群２８が接続さ
れているアドレスバスにおいては、バスファイトが発生
することはない。

【００８７】また、データ入出力端子群２９において
は、最初のデータ入力サイクル時、アドレスＡ３１〜Ａ
１６が出力され、次のデータ入力サイクル時、アドレス
Ａ３１〜Ａ１６が出力され、データ出力サイクル時、デ
ータＤ３１〜Ｄ１６の出力が行われ、信号が入力される
ことはない。

【００８８】即ち、データ入出力端子群２９は、出力専
用とされているので、データ入出力端子群２９に接続さ
れているデータバスにおいても、バスファイトが発生す
ることはない。

【００８９】また、データ入出力端子群３０では、最初
のデータ入力サイクル時、データＤ３１〜Ｄ１６が入力
され、次のデータ入力サイクル時、データＤ１５〜Ｄ０
が入力され、信号が出力されることはない。

【００９０】即ち、データ入出力端子群３０は、入力専
用とされているので、データ入出力端子群３０に接続さ
れているデータバスにおいても、バスファイトが発生す
ることはない。

【００９１】この結果、この第１実施例においては、バ
スファイトを避けるために、特別な試験パターンを作成
する必要がない。

【００９２】このように、この第１実施例によれば、端
子数の少ない低価なＬＳＩテスタを使用して試験を行う
ことができるので、試験費用の低減化による価格の低減
化を図ることができると共に、特別な試験パターンを必
要とせずにバスファイトを避けることができるので、試
験の容易化を図ることができる。

【００９３】第２実施例・・図７〜図９ 図７は本発明の第２実施例の要部を示す回路図であり、
本発明の第２実施例は、時分割バス１６に、インタフェ
ース回路１９のアドレス処理部２０を試験するためのア
ドレス信号保持回路３８を接続し、その他については、
図１５に示す第２従来例と同様に構成したものである。

【００９４】ここに、アドレス信号保持回路３８におい
て、３９はアドレスデコーダ、４０はラッチ回路、４１
はフラグ（フラグ・レジスタ）であり、４２は前段部フ
ラグ（前段部フラグ・レジスタ）、４３は後段部フラグ
（後段部フラグ・レジスタ）である。

【００９５】アドレスデコーダ３９は、時分割バス１６
上のアドレス信号をデコードして、読出し制御信号ＲＤ
及び書込み制御信号ＷＲを出力し、ラッチ回路４０の読
出し動作及び書込み動作を制御すると共に、フラグ・セ
ット信号ＳＥＴ及びフラグ・クリア信号ＣＬＲを出力
し、フラグ４１のセット及びクリアを制御するものであ
る。

【００９６】また、ラッチ回路４０は、アドレスデコー
ダ３９から出力される読出し制御信号ＲＤ及び書込み制
御信号ＷＲに制御されて、保持しているアドレス信号の
時分割バス１６上への出力及び時分割バス１６上のアド
レス信号の保持を行うものである。

【００９７】また、フラグ４１は、アドレスデコーダ３
９に対して、ラッチ回路４０に対する書込みの許可、不
許可を指示するものであり、前段部フラグ４２と、後段
部フラグ４３とは、半クロック・サイクルずれて動作す
るようにされている。

【００９８】また、図８は、アドレス信号保持回路３８
の動作を説明するためのタイミングチャートであり、図
８（Ａ）はクロック信号ＣＬＫ、図８（Ｂ）は時分割バ
ス１６の状態を示しており、「Ａ」はアドレス信号が出
力されている状態、「Ｄ」はデータが出力されている状
態を示す。

【００９９】また、図８（Ｃ）はインタフェース回路１
９から出力される読出し／書込み制御信号、図８（Ｄ）
はアドレスデコーダ３９から出力される読出し制御信号
ＲＤ、図８（Ｅ）はアドレスデコーダ３９から出力され
る書込み制御信号ＷＲを示している。

【０１００】また、図８（Ｆ）はアドレスデコーダ３９
から出力されるフラグ・クリア信号ＣＬＲ、図８（Ｇ）
はアドレスデコーダ３９から出力されるフラグ・セット
信号ＳＥＴを示している。

【０１０１】また、図８（Ｈ）は前段部フラグ４２の出
力、図８（Ｉ）は後段部フラグ４３の出力、図８（Ｊ）
はラッチ回路４０が保持する内容を示している。

【０１０２】ここに、ＣＰＵ１２からアドレスバス１
４、アドレス処理部２０及びセレクタ２２を介して時分
割バス１６に対してラッチ回路４０のアドレスを指定す
るアドレス信号が出力され、読出しアクセスが行われる
と、アドレスデコーダ３９は、このアドレス信号をデコ
ードし、読出し制御信号ＲＤをＨレベルとして、ラッチ
回路４０が保持する内容を時分割バス１６に出力させ
る。

【０１０３】また、この場合、アドレスデコーダ３９
は、フラグ・セット信号ＳＥＴ＝Ｈレベルとし、フラグ
４１をセットし、アドレスデコーダ３９がラッチ回路４
０に対する書込みを許可できる状態にする。

【０１０４】なお、この場合、フラグ４１においては、
前段部フラグ４２及び後段部フラグ４３は、これら前段
部フラグ４２、後段部フラグ４３の順に半クロック・サ
イクルずれてセットされる。

【０１０５】その後、最初の書込みアクセスの際に、イ
ンタフェース回路１９から時分割バス１６にアドレス信
号が出力されると、アドレスデコーダ３９は、書込み制
御信号ＷＲをＨレベルとし、ラッチ回路４０に対して、
そのアドレス信号をラッチさせる。

【０１０６】また、この場合には、フラグ４１がクリア
され、以降、時分割バス１６上のアドレス信号は、ラッ
チ回路４０からデータの読出しが行われるまでは、ラッ
チ回路４０にラッチされなくなる。

【０１０７】なお、この場合、フラグ４１においては、
前段部フラグ４２及び後段部フラグ４３は、これら前段
部フラグ４２、後段部フラグ４３の順に半クロック・サ
イクルずれてクリアされる。

【０１０８】その後、ＣＰＵ１２からアドレスバス１
４、アドレス処理部２０及びセレクタ２２を介して時分
割バス１６に対してラッチ回路４０のアドレスを指定す
るアドレス信号を出力し、読出しアクセスが行われる
と、アドレスデコーダ３９は、このアドレス信号をデコ
ードして、読出し制御信号ＲＤをＨレベルとして、ラッ
チ回路４０が保持する内容、即ち、先にラッチしたアド
レス信号を時分割バス１６に出力させる。

【０１０９】また、この場合には、アドレスデコーダ３
９は、クリアされていたフラグ４１をセットして、ラッ
チ回路４０に対して、新たなアドレス信号をラッチ指示
可能な状態にする。

【０１１０】そこで、この第２実施例においては、例え
ば、００００_H番地〜７ＦＦＦ_H番地が時分割バス１６に
割り当てられており、ラッチ回路４０には００ＦＦ_H番
地が割り当てられている場合には、ＣＰＵ１２から、例
えば、図９に示すようなアドレス信号を出力させ、アド
レス信号保持回路３８のラッチ回路４０に読出し動作又
は書込み動作を行わせる。

【０１１１】即ち、試験時には、まず、００ＦＦ_H番地
に読出しアクセスを行う。このようにすると、ラッチ回
路４０の内容が読み出されると共に、フラグ・クリア信
号ＣＬＲがＨレベルとされ、フラグ４１がセットされ
る。

【０１１２】次に、０００１_H番地に書込みアクセスを
行う。このようにすると、ラッチ回路４０は、０００１
_H番地を指定するアドレス信号の内容を保持すると共
に、フラグ４１がクリアされる。

【０１１３】次に、００ＦＦ_H番地に読出しアクセスを
行う。このようにすると、アドレス処理部２０が正常で
あるならば、ラッチ回路４０から０００１_Hというアド
レス値がデータとして出力されると共に、フラグ４１が
セットされる。

【０１１４】これに対して、アドレス処理部２０に故障
があり、ＣＰＵ１２から出力されたアドレスを変更して
しまう場合においては、ラッチ回路４０は０００１_H以
上の値を保持しているので、０００１_Hというアドレス
値がデータとして出力されることはない。

【０１１５】次に、７ＦＦＥ_H番地に書込みアクセスを
行う。このようにすると、ラッチ回路４０は、７ＦＦＥ
_H番地を指定するアドレス信号を保持すると共に、フラ
グ４１がクリアされる。

【０１１６】次に、００ＦＦ_H番地に読出しアクセスを
行う。このようにすると、アドレス処理部２０が正常で
あるならば、ラッチ回路４０から７ＦＦＥ_Hというアド
レス値がデータとして出力されると共に、フラグ４１が
セットされる。

【０１１７】これに対して、アドレス処理部２０に故障
があり、ＣＰＵ１２から出力されたアドレスを変更して
しまう場合においては、ラッチ回路４０は７ＦＦＥ_H以
外の値を保持しているので、７ＦＦＥ_Hというアドレス
値がデータとして出力されることはない。

【０１１８】そこで、次に、０００２_H番地（書込
み）、００ＦＦ_H番地（読出し）、７ＦＦＤ_H番地（書込
み）、００ＦＦ_H番地（読出し）、０００４_H番地（書込
み）、００ＦＦ_H番地（読出し）、７ＦＦＢ_H番地（書込
み）、００ＦＦ_H番地（読出し）、０００８_H番地（書込
み）、００ＦＦ_H番地（読出し）、７ＦＦ７_H番地（書込
み）、００ＦＦ_H番地（読出し）、００１０_H番地（書込
み）、００ＦＦ_H番地（読出し）、７ＦＥＦ_H番地（書込
み）、００ＦＦ_H番地（読出し）、・・・、４０００_H番
地（書込み）、００ＦＦ_H番地（読出し）、ＢＦＦＦ_H番
地（書込み）、００ＦＦ_H番地（読出し）に対する書込
み又は読出しのアクセスを順に行う。

【０１１９】このようにすることで、インタフェース回
路１９のアドレス処理部２０がアドレス信号の特定のビ
ットの値を「１」から「０」に変更してしまう故障があ
るか否か、又は、「０」から「１」に変更してしまう故
障があるか否かを試験することができる。

【０１２０】このように、この第２実施例においては、
注目するアドレス以外のアドレスに異なるデータを予め
書き込んでおくことなくアドレス処理部２０の試験を行
うことができるので、インタフェース回路１９のアドレ
ス処理部２０の試験時間の短縮化を図ることができる。

【０１２１】また、この第２実施例によれば、時分割バ
ス１６に接続される回路が異なるシリーズ品を製造する
場合においても、シリーズ品ごとに異なる試験パターン
を作成する必要がなく、試験パターンをシリーズ品で共
通化することができるので、開発費用の低減化による価
格の低減化を図ることができる。

【０１２２】なお、この第２実施例では、フラグ４１の
セットをアドレスデコーダ３９により制御するようにし
ているが、フラグ４１のセットをソフトウエアにより制
御するようにしても良い。

【０１２３】また、この第２実施例では、注目するアド
レスに対するアクセスを書込み動作により行っている
が、この代わりに、注目するアドレスに対するアクセス
を読出し動作により行うようにしても良い。

【０１２４】また、この第２実施例では、独立バス１３
のデータバス１５のビット数と、時分割バス１６のビッ
ト数とが同一の場合を前提として説明したが、この第２
実施例は、独立バス１３のデータバス１５のビット数が
時分割バス１６のビット数よりも多い場合、例えば、独
立バス１３のデータバス１５が３２ビットで、時分割バ
ス１６が１６ビットの場合においても適用することがで
きる。

【０１２５】即ち、この場合には、ＣＰＵ１２から出力
されるべき３２ビットのアドレス信号のうち、先に出力
される１６ビットのアドレス信号をラッチ回路４０のア
ドレスを指定する内容、前例で言えば、００ＦＦ_Hと
し、後から出力される１６ビットの信号をラッチ回路４
０に保持させたい内容としておくことで、同様の試験を
行うことができる。

【０１２６】第３実施例・・図１０ 図１０は本発明の第３実施例の要部を示す回路図であ
り、この第３実施例は、第２実施例が設けているアドレ
ス信号保持回路３８の代わりに、回路構成の異なるアド
レス信号保持回路４５を設け、その他については、第２
実施例と同様に構成したものである。

【０１２７】ここに、アドレス信号保持回路４５におい
て、４６、４７はラッチ回路であり、ラッチ回路４６
は、インタフェース回路１９から時分割バス１６にアド
レス信号が出力された場合、これをラッチするように構
成、制御される。

【０１２８】即ち、この第３実施例では、インタフェー
ス回路１９から時分割バス１６にアドレス信号が出力さ
れると、ラッチ回路４６は、これをラッチし、次のサイ
クルで、ラッチ回路４６の内容がラッチ回路４７にラッ
チされ、その後、ラッチ回路４７に読出しアクセスが行
われると、ラッチ回路４７の内容が時分割バス１６に出
力されると共に、ラッチ回路４７を指定するアドレス信
号がラッチ回路４６にラッチされる。

【０１２９】したがって、この第３実施例によっても、
第２実施例の場合と同様に、インタフェース回路１９の
アドレス処理部２０の試験時間の短縮化を図ることがで
きると共に、試験パターンを共通化することができるの
で、開発費用の低減化による価格の低減化を図ることが
できる。

【０１３０】また、この第３実施例によれば、アドレス
信号保持回路４５は、第２実施例が設けているアドレス
信号保持回路３８よりも回路構成を単純にするものであ
るから、回路構成の簡略化を図ることができる。

【０１３１】第４実施例・・図１１ 図１１は本発明の第４実施例の要部を示す回路図であ
り、この第４実施例は、第２実施例が設けているアドレ
ス信号保持回路３８の代わりに、回路構成の異なるアド
レス信号保持回路４９を設け、その他については、第２
実施例と同様に構成したものである。

【０１３２】ここに、アドレス信号保持回路４９におい
て、５０はラッチ回路であり、このラッチ回路５０は、
インタフェース回路１９から時分割バス１６にアドレス
信号が出力された場合、これをラッチするように構成、
制御されるものであるが、その出力端をデータバス１５
に接続されている。

【０１３３】即ち、この第４実施例では、インタフェー
ス回路１９から時分割バス１６にアドレス信号が出力さ
れると、ラッチ回路５０は、このアドレス信号をラッチ
し、その後、その内容が独立バス１３のデータバス１５
に出力される。

【０１３４】したがって、この第４実施例によっても、
第２実施例の場合と同様に、インタフェース回路１９の
アドレス処理部２０の試験時間の短縮化を図ることがで
きると共に、試験パターンを共通化することができるの
で、開発費用の低減化による価格の低減化を図ることが
できる。

【０１３５】また、この第４実施例によれば、アドレス
信号保持回路４９は、第３実施例が設けているアドレス
信号保持回路４５よりも回路構成を単純にするものであ
るから、更に回路構成の簡略化を図ることができる。

【０１３６】

【発明の効果】

第１の発明 本発明中、第１の発明によれば、データ出力端子として
使用されるアドレス出力端子以外のアドレス出力端子を
使用することなく、アドレス信号の全ビットの出力と、
データの全ビットの入力と、データの全ビットの出力と
を行うことができるので、端子数の少ない低価なＬＳＩ
テスタを使用してなる試験を行うことができ、試験費用
の低減化による価格の低減化を図ることができる。

【０１３７】また、第１の発明によれば、試験時、使用
されるアドレス出力端子は出力専用に使用し、データ入
出力端子は、出力専用の端子と、入力専用の端子とに区
分して使用することができ、特別な試験パターンを必要
とせずにバスファイトを避けることができるので、試験
の容易化を図ることができる。

【０１３８】第２の発明 本発明中、第２の発明によれば、アドレス信号保持手段
に書込みアクセスをするためのアドレス信号を、このア
ドレス信号保持手段に保持させ、この保持されたアドレ
ス信号を読出すことで、インタフェース回路を構成する
アドレス処理部を試験することができ、注目するアドレ
ス以外のアドレスに異なるデータを予め書き込んでおく
必要がないので、インタフェース回路のアドレス処理部
の試験時間の短縮化を図ることができる。

【０１３９】また、第２の発明によれば、注目するアド
レス以外のアドレスに異なるデータを予め書き込んでお
く必要がないので、時分割バスに接続される回路が異な
るシリーズ品を製造する場合においても、シリーズ品ご
とに異なる試験パターンを作成する必要がなく、試験パ
ターンをシリーズ品で共通化することができ、開発費用
の低減化による価格の低減化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の要部を示す回路図であ
る。

【図２】本発明の第１実施例の動作（通常モード設定時
の動作）を説明するための回路図である。

【図３】本発明の第１実施例の動作（試験モード設定時
の動作）を説明するためのタイミングチャートである。

【図４】本発明の第１実施例の動作（試験モード設定時
の動作）を説明するための回路図である。

【図５】本発明の第１実施例の動作（試験モード設定時
の動作）を説明するための回路図である。

【図６】本発明の第１実施例の動作（試験モード設定時
の動作）を説明するための回路図である。

【図７】本発明の第２実施例の要部を示す回路図であ
る。

【図８】本発明の第２実施例が設けているアドレス信号
保持回路の動作を説明するためのタイミングチャートで
ある。

【図９】本発明の第２実施例において、試験時、ＣＰＵ
から出力させるアドレス信号を示す図である。

【図１０】本発明の第３実施例の要部を示す回路図であ
る。

【図１１】本発明の第４実施例の要部を示す回路図であ
る。

【図１２】第１従来例の要部を示す回路図である。

【図１３】半導体集積回路の試験方法を示す概念図であ
る。

【図１４】第１従来例が有する他の問題点を説明するた
めのタイミングチャートである。

【図１５】第２従来例の要部を示す回路図である。

【符号の説明】

Ａ３１〜Ａ０ アドレス Ｄ３１〜Ｄ０ データ

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数のアドレス出力端子と、複数のデータ
   入出力端子とを有してなる半導体集積回路において、前
   記複数のデータ入出力端子の一部をアドレス出力端子又
   はデータ出力端子として使用するための第１の手段と、
   これらアドレス出力端子又はデータ出力端子として使用
   されるデータ入出力端子以外のデータ入出力端子をデー
   タ入力端子として使用し、これらデータ入力端子として
   使用されるデータ入出力端子に時分割で入力される全ビ
   ットのデータを一括してデータ入力部に供給するための
   第２の手段と、前記複数のアドレス出力端子の一部をデ
   ータ出力端子として使用するための第３の手段とを設け
   ていることを特徴とする半導体集積回路。
2. 【請求項２】ＣＰＵと、独立してなるアドレスバス及び
   データバスからなり、これらアドレスバス及びデータバ
   スを前記ＣＰＵに接続してなる独立バスと、時分割的に
   アドレスバス又はデータバスとして使用され、前記ＣＰ
   Ｕに直接的には接続されていない時分割バスと、前記独
   立バスと前記時分割バスとを接続するインタフェース回
   路とを設けてなる半導体集積回路において、前記インタ
   フェース回路から前記時分割バスに出力されたアドレス
   信号を前記ＣＰＵが読出し可能に保持することができる
   アドレス信号保持手段を設けていることを特徴とする半
   導体集積回路。
3. 【請求項３】前記アドレス信号保持手段は、前記インタ
   フェース回路から前記時分割バスに出力されたアドレス
   信号を前記独立バスのアドレスバスに読出し可能に保持
   するように構成されていることを特徴とする請求項２記
   載の半導体集積回路。