JP3542056B2 - 高速ｉｃ試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路素子（以下ＩＣと称す）の中の特に高速動作型ＩＣが正常に動作するか否かを試験する高速ＩＣ試験装置に関する。
【０００２】
【従来の技術】
図４に従来のＩＣ試験装置の概要を示す。図中１０Ａ〜１０Ｎはパターン発生器、２０Ａ〜２０Ｚはそれぞれ試験パターン信号生成手段、３０は被試験ＩＣを示す。
パターン発生器１０Ａ〜１０Ｎはそれぞれに独立して被試験ＩＣで必要とする各種のパターンデータを格納している。試験パターン信号生成手段２０Ａ〜２０Ｚは被試験ＩＣ３０の各端子Ｔ0 ，Ｔ1 ，Ｔ2 …毎に設けられ、各パターン発生器１０Ａ〜１０Ｎに格納したパターンデータの中から被試験ＩＣ３０の各端子で必要とするパターンデータを選択的に取り出し、そのパターンデータに従ってＨ論理、或はＬ論理波形を持つ試験パターン信号を生成し、この試験パターン信号を被試験ＩＣ３０の各端子Ｔ0 ，Ｔ1 ，Ｔ2 …に供給する。
【０００３】
各試験パターン信号生成手段２０Ａ〜２０Ｚはそれぞれパターン選択手段２１と、フォーマットコントローラ２２と、このフォーマットコントローラ２２に所定のタイミングでクロックを与えるクロック発生器２３と、フォーマットコントローラ２２で生成されたパルス列信号のタイミングに従って試験パターン信号の実波形を生成する波形発生器２４とによって構成される。
【０００４】
パターン選択手段２１は複数のパターン発生器１０Ａ〜１０Ｎの中の任意のパターン発生器１０Ａ〜１０Ｎに格納したパターンデータでも取り出すことができるように設定することができる。例えば試験パターン信号生成手段２０Ａのパターン選択手段２１を、パターン発生器１６Ｂからパターンデータを取り出すように設定すれば、テスト中はパターン選択手段２１はパターン選択命令ＰＴＳに従ってパターン発生器１０Ｂに格納したパターンデータの中から、任意のパターンデータを選択して取り出し、その選択した順序に従って試験パターン信号を生成する。
【０００５】
このように、従来は基本的にはパターン選択手段２１は１つのパターン発生器からパターンデータを取り込む動作を行なうが、場合によって他のパターン発生器からのパターンデータを取り込むこともある。例えば図５Ａに示すように、ＸアドレスとＹアドレスを交互に取り出す場合等では２つのパターン発生器例えば１０Ａと１０ＢからＸアドレスに関するパターンデータと、Ｙアドレスに関するパターンデータを交互に取り出すこともある。また図５Ｂに示すようにＸアドレスパターンと、パターンデータＤとをパターン発生器１０Ａと１０Ｂから選択して取り出すように設定することもできる。
【０００６】
【発明が解決しようとする課題】
従来の試験パターン信号発生手段２０Ａ〜２０Ｚは主に各１個のパターン選択手段２１とフォーマットコントローラ２２とによって構成されるため、被試験ＩＣ３０が高速動作型ＩＣの場合には、これらパターン選択手段２１とフォーマットコントローラ２２は被試験ＩＣ３０の動作速度と同等の速度で動作しなければならない。またパターン発生器１０Ａ〜１０Ｎも被試験ＩＣ３０の動作速度と同等の速度でパターンデータを生成しなければならなくなる。
【０００７】
更に加えて、最近の傾向として、被試験ＩＣ３０の内部で高速信号を並列信号に変換し、並列信号によって回路を低速度で動作させる、いわゆるインターリーブ動作を行なわせる等の手法によって外見上ＩＣを高速動作させる素子が開発されている。ＩＣの内部で並列化処理を施し、外見上高速動作させるようにした場合、例えば書込データをＩＣに転送する場合或は読出したデータを外部に転送しようとした場合、データの転送に先立って、各種の制御信号或はアドレス信号を被試験ＩＣの各端子に与え、ＩＣ内部の条件を整えた上でデータの授受を行なわせる制御方法が採られる。
【０００８】
このようなＩＣ（例えばランバスメモリ）を試験する場合、被試験ＩＣ３０にデータを書込むには予め多くの種類のパターンデータを被試験ＩＣの各端子に時間軸方向に配列させて与えなくてはならない。
被試験ＩＣ３０の各端子毎に１個のパターン選択手段２１を配置したＩＣ試験装置では高速で多種のパターンデータを取り込むことができないため、上述したような高速動作型ＩＣ（例えばランバスメモリ）を試験することができないことになる。
【０００９】
この発明の目的は任意の種類の試験パターン信号を時間軸方向に配列して被試験ＩＣの各端子に与えることができる高速ＩＣ試験装置を提供しようとするものである。
【００１０】
【課題を解決するための手段】
複数のパターン発生器と、複数のパターン発生器から所望のパターンデータを選択して取り込み、このパターンデータを実波形を持つ試験パターン信号に変換し、この試験パターン信号を被試験ＩＣの各端子に供給する複数の試験パターン信号生成手段とを具備して構成されるＩＣ試験装置において、
パターン発生器の数は被試験ＩＣの動作速度に対応できる並列化数で決まる個数乃至はそれ以上の数に選定し、試験パターン信号生成手段にはそれぞれにパターン発生器と同数のパターン選択手段とフォーマットコントローラとを設け、これら複数のパターン選択手段によって時分割して複数のパターン発生器から任意のパターンデータを取り込み、これら任意のパターンデータをフォーマットコントローラにより時間軸方向に配列して試験パターン信号に変換し、この試験パターン信号を被試験ＩＣの各端子に供給するように構成した高速ＩＣ試験装置を提供するものである。
【００１１】
【作用】
この発明の構成によれば、パターン発生器の個数を試験すべき高速動作型ＩＣの動作速度に対応できる並列化数で決まる個数乃至はそれ以上の数とし、更にパターン選択手段の数も被試験ＩＣの各端子毎にパターン発生器の数と同数とし、これら複数のパターン選択手段によって時分割して複数のパターン発生器からパターンデータを取り込む構成としたから、パターン選択手段は充分に時間的余裕を持って各パターン発生器から任意のパターンデータを取り込むことができる。パターン選択手段に取り出されたパターンデータはフォーマットコントローラにおいて時間軸方向に配列され、波形発生器において実波形に変換されて被試験ＩＣの端子に供給される。
【００１２】
従って、この発明によればパターン発生器の数をＮとすれば被試験ＩＣの各端子にパターン選択手段のパターンデータの取り込み周波数のＮ倍の周波数を持ち、且つ任意の種類のパターンを配列した試験パターン信号を与えることができる。従って任意の種類の試験パターン信号を高速で被試験ＩＣに与えることができ、高速動作型ＩＣの試験を行なうことができる。
【００１３】
【発明の実施の形態】
図１にこの発明の一実施例を示す。図１において図４と対応する部分には同一符号を付して示す。この発明ではパターン発生器の個数を被試験ＩＣ３０の動作速度に対応できる並列化数で決まる個数乃至はそれ以上の数に選定する。被試験ＩＣ３０の動作速度が例えば１２０ＭＨｚ、パターン発生器とパターン選択手段の動作可能な速度が２０ＭＨｚの場合には、パターン発生器とパターン選択手段の数を「６」又はこれ以上の数にすればよいことになる。
【００１４】
２０Ａ〜２０Ｚは被試験ＩＣ３０の各端子の数に対応して設けた試験パターン信号生成手段を示す。各試験パターン信号生成手段２０Ａ〜２０Ｚはパターン発生器１０Ａ〜１０Ｆの数と同じ数のパターン選択手段２１Ａ〜２１Ｆと、これらパターン選択手段２１Ａ〜２１Ｆの各後段に設けたフォーマットコントローラ２２Ａ〜２２Ｆと、各フォーマットコントローラ２２Ａ〜２２Ｆにクロックパルスを与えるクロック発生器２３Ａ〜２３Ｆと、各フォーマットコントローラ２２Ａ〜２２Ｆから時間軸方向に配列されたタイミングで出力されるパターンデータを論理和して一つの系列の信号として取り出す波形合成器２５と、この波形合成器２５で取り出した直列パターンデータを実波形に変換する波形発生器２４とによって構成することができる。
【００１５】
パターン発生器１０Ａ〜１０Ｆと各試験パターン信号生成手段２０Ａ〜２０Ｚに設けたパターン選択手段２１Ａ〜２１Ｆのそれぞれに第１、第２、第３…第６の順位番号を付すものとすると、第１パターン発生器１０Ａには各試験パターン信号生成手段２０Ａ〜２０Ｚに設けた各第１パターン選択手段２１Ａを接続し、第２パターン発生器１０Ｂには各試験パターン信号生成手段２０Ａ〜２０Ｚに設けた各第２パターン選択手段２１Ｂを接続し、……第６パターン発生器１０Ｆには各試験パターン信号生成手段２０Ａ〜２０Ｚに設けた第６パターン選択手段２１Ｆを接続する。
【００１６】
第１のタイミングで各試験パターン信号生成手段２０Ａ〜２０Ｎに設けた全ての第１パターン選択手段２１Ａが第１パターン発生器１０Ａから、各パターン選択制御命令ＰＴＳに従って各種のパターンデータを選択的に取込む。第２のタイミングで各試験パターン信号生成手段２０Ａ〜２０Ｚに設けた全ての第２パターン選択手段２１Ｂが第２パターン発生器１０Ｂから、各パターン選択制御命令ＰＴＳに従って各種のパターンデータを選択的に取込む。
【００１７】
この動作が繰返されて、各試験パターン信号生成手段２０Ａ〜２０Ｚに設けた第１パターン選択手段２１Ａ〜第６パターン選択手段２１Ｆのそれぞれに被試験ＩＣ３０の各端子Ｔ0 ，Ｔ1 ，Ｔ2 …で必要とするパターン信号のデータ（ディジタル信号）が取り出される。結局、各試験パターン信号生成手段２０Ａ〜２０Ｚは各パターン発生器１０Ａ〜１０Ｆに対して、パターン選択を独立して制御することができることになる。従って、各試験パターン信号生成手段２０Ａ〜２０Ｚは各パターン発生器１０Ａ〜１０Ｆから任意のパターンを選択することができることになる。
【００１８】
図２にランバスメモリと呼ばれるＩＣに印加するパターンの例を示す。図２に示すＴ33〜Ｔ49はランバスメモリと呼ばれるＩＣの端子番号、ＢＤ０〜ＢＤ８及びＢＣ，ＢＥはそれぞれ各端子Ｔ33〜Ｔ49に付された端子の名称を示す。
端子Ｔ33には制御パターンデータＣ５、アドレスパターンデータＹ１０，Ｘ７、制御パターンデータＦＨ，ＦＨ，Ｃ７の順にパターン信号を与えることを表わしている。尚ＦＨはフイックスド・ハイと呼ばれ、Ｈ論理に保持する制御信号を表わしている。
【００１９】
端子Ｔ39にはアドレスパターンデータＹ８，Ｘ５、制御パターンデータＦＨ，ＦＨ、サブパターンデータＳＤ５，ＳＤ４の順に与えることを表わしている。また、端子Ｔ49にはパターン信号を与えない状態を示している。図２に示した各端子Ｔ33〜Ｔ42に与えるパターン信号はタイミングＴＧ１で例えば第１パターン発生器１０Ａから各試験パターン信号生成手段２０Ａ〜２０Ｚに設けた第１パターン選択手段２１Ａに各端子Ｔ33〜Ｔ42までの各パターンデータ、Ｃ５，Ｙ３，Ｙ４，Ｙ５，Ｙ６，Ｙ７，Ｙ８，Ｙ９，Ｃ１，Ｃ３が取り出される。タイミングＴＧ２では２段目のパターンデータＹ１０，Ｘ０，…Ｃ４，Ｃ２が第２パターン選択手段２１Ｂに取り出される。タイミングＴＧ６で第６パターン発生器１０Ｆから各第６パターン選択手段２１Ｆが端子Ｔ33〜Ｔ42に対応してパターンデータＣ７，Ｃ８，Ｃ９，…ＦＨ，ＦＨを取り込む。タイミングＴＧ６の次のタイミングＴＧ７では再び第１パターン発生器１０Ａに戻り、この第１パターン発生器１０Ａから第１パターン選択手段２１Ａが各パターンデータを取り込み、これが繰返される。
【００２０】
各パターン選択手段２１Ａ〜２１Ｆに取り込んだパターンデータはフォーマットコントローラ２２Ａ〜２２Ｆでクロック発生器２３Ａ〜２３Ｆから出力されるタイミング信号によって時間軸方向に配列され、波形合成器２５で一系統の直列信号として取出される。図３にその直列信号の配列を示す。図３Ａは端子Ｔ33に与えるパターン信号の配列、図３Ｂは端子Ｔ42に与えるパターン信号の配列を示す。この直列信号の繰返し周波数は各パターン発生器１０Ａ〜１０Ｆからパターンデータを取り込む周波数の、この例では６倍の周波数となる。波形合成器２５で取り出された直列信号は波形発生器２４で実波形を持つ試験パターン信号に変換され、被試験ＩＣ３０の各端子に供給される。
【００２１】
【発明の効果】
以上説明したように、この発明によればパターン発生器の個数を被試験ＩＣの動作速度に対応できる並列化数で決まる個数乃至はそれ以上の数に選定し、更に、この各パターン発生器に対して被試験ＩＣの各端子毎に独立してパターン発生器の数に等しい数のパターン選択手段２１Ａ〜２１Ｆを設けたから、各端子毎に独立してパターン発生器１０Ａ〜１０Ｆの数乃至はそれ以上の種類のパターンをパターン発生器から取り込むことができ、この取り込んだ多種のパターンを時間軸方向に配列させることができる。よって多種パターンを印加しなければ動作しない高速動作型ＩＣを試験することができる実益が得られる。
【図面の簡単な説明】
【図１】
この発明の一実施例を説明するためのブロック図。
【図２】
図１の動作を説明するための図。
【図３】
図１の動作を説明するための波形図。
【図４】
従来の技術を説明するためのブロック図。
【図５】
図４の動作を説明するための波形図。
【符号の説明】
１０Ａ〜１０Ｆ パターン発生器
２０Ａ〜２０Ｚ 試験パターン信号生成手段
２１Ａ〜２１Ｆ パターン選択手段
２２Ａ〜２２Ｆ フォーマットコントローラ
２３Ａ〜２３Ｆ クロック発生器
２４ 波形発生器
２５ 波形合成器
３０ 被試験ＩＣ
【発明の属する技術分野】
この発明は半導体集積回路素子（以下ＩＣと称す）の中の特に高速動作型ＩＣが正常に動作するか否かを試験する高速ＩＣ試験装置に関する。
【０００２】
【従来の技術】
図４に従来のＩＣ試験装置の概要を示す。図中１０Ａ〜１０Ｎはパターン発生器、２０Ａ〜２０Ｚはそれぞれ試験パターン信号生成手段、３０は被試験ＩＣを示す。
パターン発生器１０Ａ〜１０Ｎはそれぞれに独立して被試験ＩＣで必要とする各種のパターンデータを格納している。試験パターン信号生成手段２０Ａ〜２０Ｚは被試験ＩＣ３０の各端子Ｔ0 ，Ｔ1 ，Ｔ2 …毎に設けられ、各パターン発生器１０Ａ〜１０Ｎに格納したパターンデータの中から被試験ＩＣ３０の各端子で必要とするパターンデータを選択的に取り出し、そのパターンデータに従ってＨ論理、或はＬ論理波形を持つ試験パターン信号を生成し、この試験パターン信号を被試験ＩＣ３０の各端子Ｔ0 ，Ｔ1 ，Ｔ2 …に供給する。
【０００３】
各試験パターン信号生成手段２０Ａ〜２０Ｚはそれぞれパターン選択手段２１と、フォーマットコントローラ２２と、このフォーマットコントローラ２２に所定のタイミングでクロックを与えるクロック発生器２３と、フォーマットコントローラ２２で生成されたパルス列信号のタイミングに従って試験パターン信号の実波形を生成する波形発生器２４とによって構成される。
【０００４】
パターン選択手段２１は複数のパターン発生器１０Ａ〜１０Ｎの中の任意のパターン発生器１０Ａ〜１０Ｎに格納したパターンデータでも取り出すことができるように設定することができる。例えば試験パターン信号生成手段２０Ａのパターン選択手段２１を、パターン発生器１６Ｂからパターンデータを取り出すように設定すれば、テスト中はパターン選択手段２１はパターン選択命令ＰＴＳに従ってパターン発生器１０Ｂに格納したパターンデータの中から、任意のパターンデータを選択して取り出し、その選択した順序に従って試験パターン信号を生成する。
【０００５】
このように、従来は基本的にはパターン選択手段２１は１つのパターン発生器からパターンデータを取り込む動作を行なうが、場合によって他のパターン発生器からのパターンデータを取り込むこともある。例えば図５Ａに示すように、ＸアドレスとＹアドレスを交互に取り出す場合等では２つのパターン発生器例えば１０Ａと１０ＢからＸアドレスに関するパターンデータと、Ｙアドレスに関するパターンデータを交互に取り出すこともある。また図５Ｂに示すようにＸアドレスパターンと、パターンデータＤとをパターン発生器１０Ａと１０Ｂから選択して取り出すように設定することもできる。
【０００６】
【発明が解決しようとする課題】
従来の試験パターン信号発生手段２０Ａ〜２０Ｚは主に各１個のパターン選択手段２１とフォーマットコントローラ２２とによって構成されるため、被試験ＩＣ３０が高速動作型ＩＣの場合には、これらパターン選択手段２１とフォーマットコントローラ２２は被試験ＩＣ３０の動作速度と同等の速度で動作しなければならない。またパターン発生器１０Ａ〜１０Ｎも被試験ＩＣ３０の動作速度と同等の速度でパターンデータを生成しなければならなくなる。
【０００７】
更に加えて、最近の傾向として、被試験ＩＣ３０の内部で高速信号を並列信号に変換し、並列信号によって回路を低速度で動作させる、いわゆるインターリーブ動作を行なわせる等の手法によって外見上ＩＣを高速動作させる素子が開発されている。ＩＣの内部で並列化処理を施し、外見上高速動作させるようにした場合、例えば書込データをＩＣに転送する場合或は読出したデータを外部に転送しようとした場合、データの転送に先立って、各種の制御信号或はアドレス信号を被試験ＩＣの各端子に与え、ＩＣ内部の条件を整えた上でデータの授受を行なわせる制御方法が採られる。
【０００８】
このようなＩＣ（例えばランバスメモリ）を試験する場合、被試験ＩＣ３０にデータを書込むには予め多くの種類のパターンデータを被試験ＩＣの各端子に時間軸方向に配列させて与えなくてはならない。
被試験ＩＣ３０の各端子毎に１個のパターン選択手段２１を配置したＩＣ試験装置では高速で多種のパターンデータを取り込むことができないため、上述したような高速動作型ＩＣ（例えばランバスメモリ）を試験することができないことになる。
【０００９】
この発明の目的は任意の種類の試験パターン信号を時間軸方向に配列して被試験ＩＣの各端子に与えることができる高速ＩＣ試験装置を提供しようとするものである。
【００１０】
【課題を解決するための手段】
複数のパターン発生器と、複数のパターン発生器から所望のパターンデータを選択して取り込み、このパターンデータを実波形を持つ試験パターン信号に変換し、この試験パターン信号を被試験ＩＣの各端子に供給する複数の試験パターン信号生成手段とを具備して構成されるＩＣ試験装置において、
パターン発生器の数は被試験ＩＣの動作速度に対応できる並列化数で決まる個数乃至はそれ以上の数に選定し、試験パターン信号生成手段にはそれぞれにパターン発生器と同数のパターン選択手段とフォーマットコントローラとを設け、これら複数のパターン選択手段によって時分割して複数のパターン発生器から任意のパターンデータを取り込み、これら任意のパターンデータをフォーマットコントローラにより時間軸方向に配列して試験パターン信号に変換し、この試験パターン信号を被試験ＩＣの各端子に供給するように構成した高速ＩＣ試験装置を提供するものである。
【００１１】
【作用】
この発明の構成によれば、パターン発生器の個数を試験すべき高速動作型ＩＣの動作速度に対応できる並列化数で決まる個数乃至はそれ以上の数とし、更にパターン選択手段の数も被試験ＩＣの各端子毎にパターン発生器の数と同数とし、これら複数のパターン選択手段によって時分割して複数のパターン発生器からパターンデータを取り込む構成としたから、パターン選択手段は充分に時間的余裕を持って各パターン発生器から任意のパターンデータを取り込むことができる。パターン選択手段に取り出されたパターンデータはフォーマットコントローラにおいて時間軸方向に配列され、波形発生器において実波形に変換されて被試験ＩＣの端子に供給される。
【００１２】
従って、この発明によればパターン発生器の数をＮとすれば被試験ＩＣの各端子にパターン選択手段のパターンデータの取り込み周波数のＮ倍の周波数を持ち、且つ任意の種類のパターンを配列した試験パターン信号を与えることができる。従って任意の種類の試験パターン信号を高速で被試験ＩＣに与えることができ、高速動作型ＩＣの試験を行なうことができる。
【００１３】
【発明の実施の形態】
図１にこの発明の一実施例を示す。図１において図４と対応する部分には同一符号を付して示す。この発明ではパターン発生器の個数を被試験ＩＣ３０の動作速度に対応できる並列化数で決まる個数乃至はそれ以上の数に選定する。被試験ＩＣ３０の動作速度が例えば１２０ＭＨｚ、パターン発生器とパターン選択手段の動作可能な速度が２０ＭＨｚの場合には、パターン発生器とパターン選択手段の数を「６」又はこれ以上の数にすればよいことになる。
【００１４】
２０Ａ〜２０Ｚは被試験ＩＣ３０の各端子の数に対応して設けた試験パターン信号生成手段を示す。各試験パターン信号生成手段２０Ａ〜２０Ｚはパターン発生器１０Ａ〜１０Ｆの数と同じ数のパターン選択手段２１Ａ〜２１Ｆと、これらパターン選択手段２１Ａ〜２１Ｆの各後段に設けたフォーマットコントローラ２２Ａ〜２２Ｆと、各フォーマットコントローラ２２Ａ〜２２Ｆにクロックパルスを与えるクロック発生器２３Ａ〜２３Ｆと、各フォーマットコントローラ２２Ａ〜２２Ｆから時間軸方向に配列されたタイミングで出力されるパターンデータを論理和して一つの系列の信号として取り出す波形合成器２５と、この波形合成器２５で取り出した直列パターンデータを実波形に変換する波形発生器２４とによって構成することができる。
【００１５】
パターン発生器１０Ａ〜１０Ｆと各試験パターン信号生成手段２０Ａ〜２０Ｚに設けたパターン選択手段２１Ａ〜２１Ｆのそれぞれに第１、第２、第３…第６の順位番号を付すものとすると、第１パターン発生器１０Ａには各試験パターン信号生成手段２０Ａ〜２０Ｚに設けた各第１パターン選択手段２１Ａを接続し、第２パターン発生器１０Ｂには各試験パターン信号生成手段２０Ａ〜２０Ｚに設けた各第２パターン選択手段２１Ｂを接続し、……第６パターン発生器１０Ｆには各試験パターン信号生成手段２０Ａ〜２０Ｚに設けた第６パターン選択手段２１Ｆを接続する。
【００１６】
第１のタイミングで各試験パターン信号生成手段２０Ａ〜２０Ｎに設けた全ての第１パターン選択手段２１Ａが第１パターン発生器１０Ａから、各パターン選択制御命令ＰＴＳに従って各種のパターンデータを選択的に取込む。第２のタイミングで各試験パターン信号生成手段２０Ａ〜２０Ｚに設けた全ての第２パターン選択手段２１Ｂが第２パターン発生器１０Ｂから、各パターン選択制御命令ＰＴＳに従って各種のパターンデータを選択的に取込む。
【００１７】
この動作が繰返されて、各試験パターン信号生成手段２０Ａ〜２０Ｚに設けた第１パターン選択手段２１Ａ〜第６パターン選択手段２１Ｆのそれぞれに被試験ＩＣ３０の各端子Ｔ0 ，Ｔ1 ，Ｔ2 …で必要とするパターン信号のデータ（ディジタル信号）が取り出される。結局、各試験パターン信号生成手段２０Ａ〜２０Ｚは各パターン発生器１０Ａ〜１０Ｆに対して、パターン選択を独立して制御することができることになる。従って、各試験パターン信号生成手段２０Ａ〜２０Ｚは各パターン発生器１０Ａ〜１０Ｆから任意のパターンを選択することができることになる。
【００１８】
図２にランバスメモリと呼ばれるＩＣに印加するパターンの例を示す。図２に示すＴ33〜Ｔ49はランバスメモリと呼ばれるＩＣの端子番号、ＢＤ０〜ＢＤ８及びＢＣ，ＢＥはそれぞれ各端子Ｔ33〜Ｔ49に付された端子の名称を示す。
端子Ｔ33には制御パターンデータＣ５、アドレスパターンデータＹ１０，Ｘ７、制御パターンデータＦＨ，ＦＨ，Ｃ７の順にパターン信号を与えることを表わしている。尚ＦＨはフイックスド・ハイと呼ばれ、Ｈ論理に保持する制御信号を表わしている。
【００１９】
端子Ｔ39にはアドレスパターンデータＹ８，Ｘ５、制御パターンデータＦＨ，ＦＨ、サブパターンデータＳＤ５，ＳＤ４の順に与えることを表わしている。また、端子Ｔ49にはパターン信号を与えない状態を示している。図２に示した各端子Ｔ33〜Ｔ42に与えるパターン信号はタイミングＴＧ１で例えば第１パターン発生器１０Ａから各試験パターン信号生成手段２０Ａ〜２０Ｚに設けた第１パターン選択手段２１Ａに各端子Ｔ33〜Ｔ42までの各パターンデータ、Ｃ５，Ｙ３，Ｙ４，Ｙ５，Ｙ６，Ｙ７，Ｙ８，Ｙ９，Ｃ１，Ｃ３が取り出される。タイミングＴＧ２では２段目のパターンデータＹ１０，Ｘ０，…Ｃ４，Ｃ２が第２パターン選択手段２１Ｂに取り出される。タイミングＴＧ６で第６パターン発生器１０Ｆから各第６パターン選択手段２１Ｆが端子Ｔ33〜Ｔ42に対応してパターンデータＣ７，Ｃ８，Ｃ９，…ＦＨ，ＦＨを取り込む。タイミングＴＧ６の次のタイミングＴＧ７では再び第１パターン発生器１０Ａに戻り、この第１パターン発生器１０Ａから第１パターン選択手段２１Ａが各パターンデータを取り込み、これが繰返される。
【００２０】
各パターン選択手段２１Ａ〜２１Ｆに取り込んだパターンデータはフォーマットコントローラ２２Ａ〜２２Ｆでクロック発生器２３Ａ〜２３Ｆから出力されるタイミング信号によって時間軸方向に配列され、波形合成器２５で一系統の直列信号として取出される。図３にその直列信号の配列を示す。図３Ａは端子Ｔ33に与えるパターン信号の配列、図３Ｂは端子Ｔ42に与えるパターン信号の配列を示す。この直列信号の繰返し周波数は各パターン発生器１０Ａ〜１０Ｆからパターンデータを取り込む周波数の、この例では６倍の周波数となる。波形合成器２５で取り出された直列信号は波形発生器２４で実波形を持つ試験パターン信号に変換され、被試験ＩＣ３０の各端子に供給される。
【００２１】
【発明の効果】
以上説明したように、この発明によればパターン発生器の個数を被試験ＩＣの動作速度に対応できる並列化数で決まる個数乃至はそれ以上の数に選定し、更に、この各パターン発生器に対して被試験ＩＣの各端子毎に独立してパターン発生器の数に等しい数のパターン選択手段２１Ａ〜２１Ｆを設けたから、各端子毎に独立してパターン発生器１０Ａ〜１０Ｆの数乃至はそれ以上の種類のパターンをパターン発生器から取り込むことができ、この取り込んだ多種のパターンを時間軸方向に配列させることができる。よって多種パターンを印加しなければ動作しない高速動作型ＩＣを試験することができる実益が得られる。
【図面の簡単な説明】
【図１】
この発明の一実施例を説明するためのブロック図。
【図２】
図１の動作を説明するための図。
【図３】
図１の動作を説明するための波形図。
【図４】
従来の技術を説明するためのブロック図。
【図５】
図４の動作を説明するための波形図。
【符号の説明】
１０Ａ〜１０Ｆ パターン発生器
２０Ａ〜２０Ｚ 試験パターン信号生成手段
２１Ａ〜２１Ｆ パターン選択手段
２２Ａ〜２２Ｆ フォーマットコントローラ
２３Ａ〜２３Ｆ クロック発生器
２４ 波形発生器
２５ 波形合成器
３０ 被試験ＩＣ
Claims (1)
- 複数のパターン発生器と、複数のパターン発生器から所望のパターンデータを選択して取り込み、このパターンデータを実波形を持つ試験パターン信号に変換し、この試験パターン信号を被試験ＩＣの各端子に供給する複数の試験パターン信号生成手段とを具備して構成されるＩＣ試験装置において、
上記パターン発生器の数は被試験ＩＣの動作速度に対応できる並列化数で決まる個数乃至はそれ以上の数に選定し、上記試験パターン信号生成手段にはそれぞれに上記パターン発生器と同数のパターン選択手段とフォーマットコントローラとを設け、これら複数のパターン選択手段によって時分割して上記複数のパターン発生器から任意のパターンデータを取り込み、これら任意のパターンデータを上記フォーマットコントローラにより時間軸方向に配列して試験パターン信号に変換し、この試験パターン信号を被試験ＩＣの各端子に供給するように構成したことを特徴とする高速ＩＣ試験装置。
Priority Applications (1)
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|---|---|---|---|
| JP09634896A JP3542056B2 (ja) | 1996-04-18 | 1996-04-18 | 高速ｉｃ試験装置 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP09634896A JP3542056B2 (ja) | 1996-04-18 | 1996-04-18 | 高速ｉｃ試験装置 |
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| JPH09281191A JPH09281191A (ja) | 1997-10-31 |
| JP3542056B2 true JP3542056B2 (ja) | 2004-07-14 |
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ID=14162508
Family Applications (1)
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|---|---|---|---|
| JP09634896A Expired - Fee Related JP3542056B2 (ja) | 1996-04-18 | 1996-04-18 | 高速ｉｃ試験装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3542056B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144598A (en) * | 1999-07-06 | 2000-11-07 | Micron Technology, Inc. | Method and apparatus for efficiently testing rambus memory devices |
-
1996
- 1996-04-18 JP JP09634896A patent/JP3542056B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09281191A (ja) | 1997-10-31 |
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