JP2003504777A - ラムバスメモリのテスト - Google Patents
ラムバスメモリのテストInfo
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Chemical And Physical Treatments For Wood And The Like (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
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- Fire Alarms (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Description
で「コアノイズ」テストを効率的に実行する方法および装置に関する。
リデバイスは、コンピュータシステムおよび多岐にわたる他の電子製品で通常に
使用されている。信頼性を保証するために、DRAMは、製造プロセスのいくつ
かの局面において完璧にテストされる。例えば、DRAMは、ダイの形態で、す
なわち、まだウェハの一部である時にテストされ、パッケージングされた後に再
度テストされる。製造環境においてテストされなければならないDRAMの量が
多いために、自動テスト機器を利用してテストが実行されることが必要である。
しかしながら、テストのコストを最小化し、テストのスループットを最大化する
ために、DRAMをできるだけ迅速にテストすることが重要である。過去におい
て、DRAMがテストされ得る速度は、DRAMに書き込まれ、DRAMから読
み出されるデータを圧縮することによって増加されてきた。データ圧縮を使用し
て、DRAMに印加されるデータは、いくつかのメモリセルに、1つのメモリア
クセスサイクルにおいて同時にまたは連続して書き込まれる。圧縮データは、次
いで、いくつかのメモリセルからのデータビットを論理回路に結合することによ
って、DRAMから読み出される。その論理回路は、メモリセルから読み出され
たデータが、そのメモリセルに書き込まれたデータと対応するか否かの指示を提
供する。データ圧縮は、DRAMをテストするために必要な時間をかなり低減し
得る。その低減量は、圧縮の度合いにほぼ比例する。データ圧縮技術は、非同期
DRAMおよび同期DRAMを含む種々のDRAMに使用されてきた。
メモリデバイスが、コンピュータシステムにおける使用のために提案されてきて
いる。RDRAM10へのインタフェースが、図1のブロック図に示されている
。RDRAM10は、第1および第2の9ビット時間多重化データ/アドレスバ
ス12、14に結合されている。バス12、14のそれぞれは、アドレスをRD
RAM10に結合するか、または、データをRDRAM10に、もしくはRDR
AM10から結合し得る。RDRAM10の中では、データ/アドレスバス12
、14は、適切な回路(図示せず)によって制御されるマルチプレクサ16に結
合され、これにより、バス12、14の任意の一方が、内部アドレスバス18ま
たは内部データバス20のいずれかに結合される。
ットを受け取る8ビットコマンドバスRQ<7:0>に結合される。これらの線
の1つRQ<0>は、後述するコアノイズテストの間に、TestBSENSE
信号を受け取る。このTestBSENSE信号は、2つのインバータ22a、
bを介して、内部のBSENSE_in信号およびロウアドレスラッチRADR
_L信号を提供するように結合される。RADR_L信号は、RDRAM10に
印加されたロウアドレスをラッチするロウアドレスラッチ回路26に印加される
。BSENSE_in信号は、ラッチされたロウアドレスに対応するメモリセル
のロウをセンシングするロウセンス制御回路28に印加される。
のような制御およびステータス線は、コマンド「CMD」線、シリアルクロック
「SCK」線および1対のシリアル入力/出力「SIO<1:0>」線を含む。
SIO線は、内部制御レジスタ(テストオプション(「TO」)レジスタ24を
含む)にロードされる制御ビット等の、シリアルクロックSCKの各遷移におけ
るシリアルデータを受け取る。RDRAM10は、もちろん、種々の電源線およ
び接地線にも接続されるが、これらは簡潔化のために省略されている。
量の回路部を含むことが理解される。しかしながら、そのような回路部は従来か
らRDRAMにあるので、この他の回路部は簡潔化および明瞭化のために省略さ
れている。
内部回路部を含む。「DAモード」として知られるこれらのテストモードの1つ
は、シリアルSIOポートを使用するか、コマンドバスRQ<0:7>を介して
コマンドCMDを発行して、レジスタ内にビットを設定することによって開始さ
れ得る。これらのテストモードを使用して、既知のデータがRDRAM10に書
き込まれ得、次いで、RDRAM10の製造中およびその後の正しい動作を確認
するために、読み出される。コアノイズテストとして知られる他のテストは、「
最悪ケース」条件として考慮され得る条件下でRDRAM10をテストする。コ
アノイズテストでは、3つのイベントが同時に発生する。すなわち、RDRAM
10のメモリバンク(図示せず)の1つがプリチャージされ、RDRAM10の
メモリ位置へデータが書き込まれまたはメモリ位置からデータが読み出され、メ
モリバンクの中のメモリセルのロウが「センシング」される(すなわち、メモリ
セルが各デジット線に結合され、それらの各センス増幅器がそれに応答する)。
これらの環境下において、RDRAM10における種々の線上の信号が、互いに
結合されることが可能になる。コアノイズテストは、TOレジスタ24が上述し
たようにプログラミングされる時に、TOレジスタ24(図1)内でコアノイズ
ビットを設定することによって選択される。いったんTOレジスタ24がコアノ
イズテストを実行するようにプログラミングされると、コアノイズオプションは
、TOレジスタ24に結合されているCMD信号線を切り替えることによって、
択一的にイネーブルまたはディセーブルされる。
る信号は、以下の表によって与えられる。
、図2のタイミング図を参照して説明される。上で示した信号の多くが種々のD
Aモードテストにおいて使用されるが、DAモードコアノイズテストにおいて使
用される信号のみが図2に示されている。時刻t1の前に、5ビットのバンクア
ドレスPBSEL<4:0>が、DQ/Addressバス線11−16に置か
れる。時刻t1に、RQ<1>線に印加されたプリチャージ信号TestPRE
CHがハイに遷移する。TestPRECH信号は、RDRAM10に、DQ/
Addressバス線11−16に現れるアドレスをラッチさせ、ラッチされた
アドレスによって指定されたメモリセルのバンクをプリチャージさせる制御信号
である。従って、時刻t1において、PBSEL<4:0>バンクアドレスによ
って指定されたバンクが、プリチャージされる。
DQ/Addressバスの線11−16上に置かれ、11ビットのロウアドレ
スRADR<10:0>が、再度、DQ/Addressバスの線0−10上に
置かれる。バンクアドレスSBSEL<4:0>およびロウアドレスRADR<
10:0>は、それぞれ、センシングされるべきメモリセルのバンクおよびロウ
に対応する。メモリセルのロウがセンシングされる時、そのロウの中の各メモリ
セルは、デジット線の相補的ペアが各カラムに設けられているそれぞれのデジッ
ト線に結合され、デジット線の各相補的ペアに結合されたセンス増幅器が、その
結合に応答する。ロウのセンシングは、もちろん、そのロウのメモリセルの選択
的なカラムからデータを読み出すことの前段階である。
ローに遷移する。TestBSENSE信号は、RDRAM10に、DQ/Ad
dressバスの線0−10および11−16にそれぞれ現れるロウおよびバン
クアドレスをラッチさせ、ラッチされたロウおよびバンクアドレスに対応するバ
ンク中のメモリセルのロウをセンシングさせる制御信号である。従って、時刻t 2 において、SBSEL<4:0>によって指定されるバンクの中の、RADR
<10:0>によって指定されるロウが、センシングされる。
ハイに遷移する。以下にさらに説明するように、TestBLKSEL信号がハ
イである時には、TestPRECH信号の機能が変更される。
クアドレスCBSEL<4:0>が、DQ/addressバスの線11−16
に置かれ、カラムアドレスCADR<10:0>が、DQ/addressバス
の線0−10に置かれる。時刻t4において、RQ<3>線に印加されたテスト
カラムラッチTestCOLLAT信号が、ハイに遷移する。TestCOLL
AT信号は、カラムアドレスCADR<10:0>をラッチさせ、データ信号を
、ラッチされたカラムアドレスによって指定されるカラムに、またはカラムから
、結合させる。ラッチされたカラムアドレスによって指定されるカラムに、また
はカラムから結合されたデータ信号は、上述したように時刻t2において以前に
センシングされたロウおよびバンクに現れる。従って、RDRAM10は、時刻
t2において現れるロウアドレスRADR<10:0>およびバンクアドレスS
BSEL<4:0>に対応するロウおよびバンクに時刻t4において現れるカラ
ムアドレスCADR<10:0>に対応するカラムから、データを読み出し、ま
たはそのカラムにデータを書き込む。
述したように、TestBSENSE信号がローに遷移する時、DQ/addr
essバスの線11−16上のアドレスによって指定されるバンクの中の、DQ
/addressバスの線0−10上のアドレスによって指定されるロウが、セ
ンシングされる。しかしながら、読み出しまたは書き込みにおいてアクセスされ
るべきカラムを指定するためには、時刻t4において、カラムアドレスCADR
<10:0>が、DQ/addressバスの線0−10上に現れることが必要
なので、カラムアドレスCADR<10:0>もまた、TestBSENSE信
号の遷移に応答するロウをセンシングするためのロウアドレスとして使用される
。従って、t4においてDQ/addressバスの線11−16上に現れるバ
ンクアドレスCBSEL<4:0>によって指定されるバンク中の、カラムアド
レスCADR<10:0>によって指定されるロウが、時刻t4においてセンシ
ングされる。従って、コアノイズテストの間にセンシングされるロウが、コアノ
イズテストの間にアクセスされるカラムと同じアドレスを有さなければならない
ことは明らかである。アクセスされるべきカラムを選択した時にセンシングされ
るべきロウを独立して選択することができないので、このロウ/カラム依存性は
、コアノイズテストが実行され得る柔軟性を制限する。この依存性は望ましくな
いけれども、コアノイズテストの間にRDRAM10に異なるバンク、ロウおよ
びカラムアドレスを提供するだけの十分なアドレス線がないので、何ら解決策は
ないようである。
必要とする。ロウのセンシングと、メモリのカラムのアクセスとは、上述した。
さらに、メモリのバンクもまた、同時にプリチャージされなければならない。上
述したように、メモリセルのバンクは、ハイに遷移するTestPRECH信号
によってプリチャージされ、TestPRECH信号は、次いで、DQ/add
ressバスの線11−16上に現れるバンクアドレスをラッチし、ラッチされ
たアドレスに対応するバンクをプリチャージする。しかしながら、上述したよう
に、DQ/addressバスの線11−16上に時刻t4において現れるアド
レスは、ローに遷移するTestBSENSE信号に応答してセンシングされる
べきバンクに対応する。このアドレスはまた、論理的には、(時刻t4における
カラムアドレスがロウアドレスを指定するのとほとんど同様に)プリチャージさ
れるべきバンクを指定するためにも使用され得るが、実際には、バンクのプリチ
ャージとセンシングとを両方行うことはできない。この理由のために、Test
PRECH信号の機能は、上で言及したように、時刻t3においてハイに遷移す
るRQ<7>制御線上のTestBLKSEL信号に応答して、変更される。そ
の後で、TestPRECH信号はさらに、バンクをプリチャージするために使
用されるが、DQ/addressバスの線11−16上に現れるアドレスによ
って指定されるバンクをプリチャージはしない。そうではなく、TestPRE
CH信号の遷移は、最も新しくプリチャージされたバンクよりも1バンクだけ高
いものに対応するバンクをプリチャージする。従って、時刻t4において、Te
stPRECH信号に応答してプリチャージされるバンクは、時刻t1において
プリチャージされるバンクよりも1バンク高い。例えば、コアノイズテストの間
に、時刻t1においてバンク14がプリチャージされる場合、バンク15が時刻
t4においてプリチャージされる。
ズテストの間にアドレスを提供するために使用されることが留意される。この理
由のために、RDRAM10に結合される、またはRDRAM10から結合され
るデータは、DQ/address線上に現れるアドレスと、時間多重化される
べきである。アドレスがRDRAM10に結合されるのと同時にデータをRDR
AM10に結合する、またはRDRAM10から結合することはできないので、
RDRAM10をテストするのに必要な時間が増加する。RDRAM10がアド
レス指定されるのと同時にデータをRDRAM10に結合する、またはRDRA
M10から結合することが好ましいが、上述したように、ロウ/カラム依存性を
除去するだけの十分なDQ/address線さえもないので、これは不可能な
ようである。
るのと同時にデータをRDRAMに結合する、またはRDRAMから結合するこ
とを可能にすることとがいずれも不可能であるという状況は、コアノイズテスト
の間に、信号をRDRAM10に結合する、またはRDRAM10から結合する
ために使用される線の数を減らそうとするどんな試みによっても、さらに悪化す
る。しかしながら、テストの間に使用されなければならない信号線の数を最小化
することは、いくつかの理由で好ましい。例えば、RDRAMよりも少ない数の
信号線を有するDRAMをテストするために使用される自動テスト機器は、RD
RAMをテストすることができないこともある。そのような自動テスト機器は、
非常に高価なのであるが、やがてすたれてしまう。RDRAMをテストするため
に、古い自動テスト機器が使用できれば好ましい。しかしながら、そうすること
は、たとえそれが可能であっても、ロウ/カラム依存性の問題と、データ信号お
よびアドレス信号を多重化する必要性とを悪化させるだけのようである。
数を低減することによって、データ信号およびアドレス信号の多重化を必要とせ
ずに、また、読み出しまたは書き込みアクセスが起こるロウをアクセスされるカ
ラムに依存させることなしに、RDRAMをより効率的にテストすることを可能
にする必要がある。
ムアクセスメモリ(「RDRAM」)が、そのデータ/アドレスバスの第1の部
分をアドレスに特化させ、そのデータ/アドレスバスの第2の部分をデータに特
化させることによって、本発明の1つの局面に従ってテストされる。テストの間
、データのRDRAMへの結合またはRDRAMからの結合と同時に、アドレス
がRDRAMに印加される。
うに結合されたロウアドレスラッチ回路を含む。ロウセンス制御信号は、ロウア
ドレスをラッチさせ、ロウセンス制御信号はまた、ラッチされたロウアドレスに
対応するロウをセンシングさせる。本発明の他の局面において、ロウアドレスラ
ッチ回路は、RDRAMのコアノイズテストを実行する前に、ロウセンス制御信
号から切り離される。その代わりに、ロウアドレスラッチ回路は、RDRAMの
他の制御入力に結合される。その結果、コアノイズテストの間にセンシングされ
るべきロウに対応するロウアドレスは、コアノイズテストの前にRDRAMの中
でラッチされ得、ロウセンス制御信号は、ラッチされたアドレスに対応するロウ
をセンシングするために、コアノイズテストの間、印加され得る。ロウアドレス
ラッチは、その時点でロウセンス制御信号から切り離されるので、センシングさ
れたロウのアドレスとは異なるアドレスが、コアノイズテストの間、RDRAM
に印加され得る。
ある複数のバンクを指定するバンクアドレスを受け取る。その結果、コアノイズ
テストの間、データが同時に複数のバンクに結合または複数のバンクから結合さ
れる。コアノイズテストの間の読み出しメモリアクセスの場合、複数のバンクか
ら読み出されたデータは、データ圧縮回路に結合される。圧縮回路は、次いで、
すべてのバンクから読み出されたデータを示すデータを出力する。
RAM40は、コアノイズテスト制御回路44に結合された図1の従来のRDR
AM10を含む。実際には、従来のRDRAM10およびコアノイズテスト制御
回路44は、好適には、1つの集積回路として製造される。しかし、コアノイズ
テスト制御回路44は、あるいは、従来のRDRAM10に結合された別個の集
積回路または非集積回路として製造されてもよい。
は、ロウアドレスラッチ回路26をTestBSENSE信号から選択的に切り
離すために使用され、これにより、TestBSENSE信号は、以前にラッチ
されているロウアドレスに対応するロウをセンシングさせることができる。その
結果、コアノイズテストの間にセンシングされるべきロウに対応するロウアドレ
スは、コアノイズテストの前にラッチされ得る。次いで、コアノイズテストの間
に印加されるTestBSENSE信号が、ラッチされたロウアドレスに対応す
るロウのセンシングを引き起こす。センシングされたロウのアドレスはこの時点
で印加される必要がないので、コアノイズテストの間、アドレス線は、RDRA
M40に、メモリ読み出しまたは書き込みアクセスのためのカラムアドレス、お
よび、センシングされるべきロウが位置するバンクに対応するバンクアドレスを
印加するために利用可能である。これに反して、従来のRDRAM10では、T
estBSENSE信号は、ロウアドレスをラッチさせ、また、ラッチされたロ
ウアドレスに対応するロウをセンシングさせた。その結果、アドレス線は、コア
ノイズテストの間、センシングされたロウのアドレスをRDRAM10に印加す
るために使用されなければならない。
D信号を受け取り、コマンドCMD信号をインバータ46を介してマルチプレク
サ48の1つの入力に結合する。マルチプレクサ48のもう一方の入力は、Te
stBSENSE信号を受け取る。上述したように、ロウセンス制御回路28に
印加される内部のBSENSE_in信号は、RQ<0>制御線を介して印加さ
れるTestBSENSE信号から生じる。
ら受け取り、Core Noise_sel信号をテストオプションレジスタ2
4からインバータ52を介して受け取るNANDゲート50の出力によって制御
される。上で説明したように、テストオプションレジスタ24は、シリアルクロ
ックSCK信号と同期してシリアルI/OポートSIO<1:0>を介して、ま
たは、コマンドバスRQ<7:0>を介して印加されるコマンドを介して、プロ
グラミングされる。テストオプションレジスタ24は、従来のRDRAM10に
おけるDAテストモードに対応するDFTテストモードのいずれの間でも、Df
t_en信号をアクティブハイにするように、プログラミングされる。テストオ
プションレジスタ24においてコアノイズビットが設定された後、Core N
oise_sel信号が、TOレジスタ24に結合されたCMD信号により切り
換えられる。以下に説明するように、CMD信号は、DFTテストモードの1つ
であるコアノイズテストの間、Core Noise_sel信号をアクティブ
ローに切り換える。
ローのCore Noise_sel信号は、NANDゲート50にローを出力
させる。このローは、マルチプレクサ48に、マルチプレクサ48の出力を入力
「A」に結合させる。ロウアドレスラッチRADR_L信号は、次いで、RDR
AM40に印加されるコマンドCMD信号に対応する。その結果、コマンドCM
D信号は、コアノイズテストの前にハイに遷移し得、これにより、ロウアドレス
ラッチRADR_L信号を生成し、ロウアドレスラッチ回路26に、RDRAM
40に印加されるロウアドレスをラッチさせる。次いで、コアノイズテストの間
、TestBSENSE信号は、ローに遷移し得、ラッチされたロウアドレスに
対応するロウをセンシングする。重要なことには、コアノイズテストの間に印加
されるTestBSENSE信号は、ロウアドレスラッチRADR_L信号を生
成せず、これにより、上述したように、コアノイズテストの間、他のアドレスが
他の信号によりラッチされ得る。
あり、これにより、マルチプレクサ48に、マルチプレクサ48の出力をマルチ
プレクサ48の「B」入力に結合させる。その結果、内部のBSENSE_in
信号は、インバータ22bの入力に結合され、それにより、ロウアドレスラッチ
RADR_L信号が、TestBSENSE信号によって、図1の従来のRDR
AM10におけるのと同様に生成される。
RDRAM40から結合されるデータを当業者に理解されるように圧縮する、従
来のデータ圧縮回路56を含む。
号は、以下の表によって与えられる。
図を参照して説明される。時刻t0の前に、バンクアドレスPBSE<3,2,
0>が、DQ/addressバスの線3、2および0に対応するアドレス線6
−8印加される。RDRAM10には32個のバンクがあり、従って、バンクを
個別に選択するために5つのアドレスビットが必要であることが思い起こされる
。しかし、3ビットのみを使用してバンクを選択することにより、複数のバンク
が同時に選択され、以下により詳細に説明するように、バンク圧縮が提供される
。アドレスビット4および1が使用されないので、バンクは、以下の表3に指定
される各グループにおいて選択される。
の重要な利点が達成される。1つは、バンクを選択するために使用されなければ
ならないアドレス線の数が低減され、これにより、コアノイズテストを実行する
ために必要なアドレス線の数が低減されることである。アドレス線の数を低減す
ることにより、RDRAM40をテストするために古い自動テスト機器を使用す
ることも可能になり得る。第2に、複数のバンクを同時に選択するために3つの
アドレスビットのみを使用することにより、データが、本来的に同時に複数のバ
ンクに書き込まれ、または複数のバンクから読み出されることである。その結果
、各バンクからのデータビットが従来の圧縮回路部の中で組み合わせられ得るの
で、RDRAM40に結合される、またはRDRAM40から結合されるデータ
ビットの数が低減される。データビットの数もまた低減されるので、さらなる線
がアドレスのために解放され(DQ/address線は時間多重化されるから
)、古い自動テスト機器がRDRAM40をテストするために使用されることを
可能にし得る。
EL<3,2,0>は、時刻t0においてハイに遷移するTestPRECHに
応答してプリチャージされる4つのバンクを指定するために、使用される。以下
に説明するように、引き続いてプリチャージされるバンクは時刻t0において現
れるバンクアドレスよりも1だけ高いバンクアドレスを有するので、バンクアド
レスPBSEL<3,2,0>はまた、コアノイズテストの間にプリチャージさ
れるバンクを指定する。
ス線6−8に印加される。このバンクアドレスは、以下にさらに説明するように
、コアノイズテストの間にセンシングされるべきバンクを指定する。バンクアド
レスCBSEL<3,2,0>は、時刻t1においてローに遷移するTestP
RECH信号に応答して、RDRAM40にラッチされる。
のグループのすべての9つのアドレス線に印加される。すなわち、アドレス線0
上にRADR<0>が、アドレス線1−5上にRADR<5:1>が、そしてア
ドレス線6−8上にRADR<8:6>が印加される。TOレジスタ24(図3
)におけるコアノイズビットは設定されているが、上述したようにCMD信号が
引き続いてレジスタ24を切り換えるように遷移するまでは、Core Noi
se_sel信号は非アクティブハイのままである。マルチプレクサ48(図3
)は、従って、ロウアドレスラッチ回路26をTestBSENSE信号に結合
し続ける。それゆえ、TestBSENSE信号は、時刻t2において、すべて
のアドレス線上のアドレスをラッチする。
るロウをその時刻t2においてセンシングさせる。上述したように、ロウのセン
シングは、そのロウの中のカラムについてのデータビットを読み出す前段階であ
る。時刻t2においてロウをセンシングすることにより、引き続くコアノイズテ
ストの間、データビットをそのロウの中のカラムから読み出すことが可能になる
。
線6−8に印加され、時刻t3においてハイに遷移するTestBSENSE信
号に応答してラッチされる。このバンクアドレスは、コアノイズテストの間、デ
ータが引き続いて読み出されるまたは書き込まれるバンクを指定する。従って、
時刻t3において、コアノイズテストの間にアクセスされるロウおよびバンクの
アドレスはラッチされている。
たように、TOレジスタ24(図3)を、Core Noise_sel信号を
アクティブローに駆動するように切り換える。マルチプレクサ48(図3)は、
次いで、ロウアドレスラッチ回路26をTestBSENSE信号から切り離し
、その結果、引き続くTestBSENSE信号の遷移は、ロウアドレスをラッ
チしない。時刻t4の前に、9ビットのロウアドレスRADR<8:0>が、3
つの別個のグループのすべての9つのアドレス線に印加される。すなわち、アド
レス線0上にRADR<0>が、アドレス線1−5上にRADR<5:1>が、
そしてアドレス線6−8上にRADR<8:6>が印加される。時刻t4におい
てハイに遷移するコマンドCMD信号は、これらのすべての線上のアドレスをラ
ッチする。以下に説明するように、t4においてラッチされたロウアドレスに対
応するロウは、コアノイズテストの間にセンシングされる。
CH信号はハイに遷移し、RDRAM40の4つのバンクをプリチャージする。
上述したように、プリチャージされるバンクは、時刻t0において以前にプリチ
ャージされたバンクのバンクアドレスよりも1だけ高い数字のバンクアドレスを
有するバンクである。従って、コアノイズテストの間、プリチャージされるべき
バンクを指定する目的でアドレスをRDRAM40に印加するために、DQ/a
ddress線12、14のいずれをも使用する必要はない。
t2においてラッチされ、アクセスされるべきロウを含むバンクを指定するバン
クアドレスは、時刻t3においてラッチされたことが思い起こされる。時刻t5の
前に、6ビットのカラムアドレスCADR<5:0>が、アドレス線0とアドレ
ス線1−5とに、2つのグループで印加される。このカラムアドレスは、時刻t 2 およびt3にそれぞれ指定された4つのバンクの各ロウの中のカラムにアクセス
するために使用される。カラムアドレスCADR<5:0>は、時刻t2におい
てラッチされたロウアドレスに独立であり、従って、そのロウアドレスから異な
り得ることに留意することが重要である。従って、図1の従来のRDRAM10
とは異なり、図2を参照して説明したように、コアノイズテストの間に読み出し
または書き込みメモリアクセスを実行する際に、ロウ/カラム依存性はない。
をセンシングすることである。センシングされるべきロウを指定するロウアドレ
スは、時刻t4においてラッチされたことが思い起こされる。時刻t5の前に、圧
縮されたバンクアドレスCBSEL<3,2,0>が、アドレス線6−8に印加
される。遷移するTestBSENSE信号は、時刻t5において現れる圧縮さ
れたバンクアドレスに対応する4つのバンクのそれぞれの中の、時刻t4におい
てラッチされたロウアドレスに対応するロウのセンシングを引き起こす。しかし
、従来のRDRAM10とは異なり、マルチプレクサ48(図3)がロウアドレ
スラッチ回路26をTestBSENSE信号から切り離しているので、Tes
tBSENSE信号は、DQ/address線に現れるアドレスをラッチさせ
ないことに留意されたい。従って、どのDQ/address線も、コアノイズ
テストの間にセンシングされるべきロウに対応するロウアドレスを印加するため
に必要ではない。その結果、比較的少ない信号線を使用して、RDRAM40上
でコアノイズテストを実行することが可能であり、これにより、より古い自動テ
スト機器を使用することが潜在的に可能になる。
データを多重化することなく実行されることにも留意すべきである。その結果、
テストは、従来のRDRAM10をテストすることに比較して、著しく速いペー
スで進められ得る。さらに、アドレスおよびデータの多重化は、RDRAM40
とインタフェースするために多くの数の信号線を使用することなく回避される。
RDRAM40において起こるアドレスおよびデータ圧縮のために、インタフェ
ース線のこの低減が容易になる。
40は、従来の設計の自動テスタ60に結合されている。テスタ60は、RDR
AM40のDQA<3:0>およびDQB<6,3:0>線に結合された9ビッ
トのアドレスバスADRと、RDRAM40のDQA<5:4>およびDQB<
5:4>線に結合された4ビットのデータバスDQと、RDRAM40のRQ線
に結合された8ビットのRQバスとを含み、また、RDRAM40の制御線に結
合された制御バスを含む。テスタ60は、図4に示されるタイプのような適切な
信号をRDRAM40に印加し、RDRAM40からのデータを受け取る。テス
タ60は、次いで、RDRAM40から受け取ったデータを比較し、データが無
効であるかどうかを判定する。データが無効であることは、RDRAM40の欠
陥を示す。
。コンピュータシステム100は、特定の計算またはタスクを実行する特定のソ
フトウェアの実行等の種々の計算機能を実行するプロセッサ102を含む。プロ
セッサ102は、プロセッサバス104を含む。プロセッサバス104は、通常
、アドレスバス106と、制御バス108と、データバス110とを含む。さら
に、コンピュータシステム100は、オペレータがコンピュータシステム100
とインタフェースするのを可能にするための、キーボードまたはマウス等の、プ
ロセッサ102に結合された1以上の入力デバイス114を含む。典型的に、コ
ンピュータシステム100はまた、プロセッサ102に結合された1以上の出力
デバイス116を含む。そのような出力デバイスは、典型的に、プリンタまたは
映像端末である。1以上のデータ格納デバイス118もまた、通常、プロセッサ
102に結合され、データを格納し、または外部格納媒体(図示せず)からデー
タを検索する。典型的なデータ格納デバイス118の例は、ハードディスクおよ
びフロッピー(登録商標)ディスク、テープカセットおよびコンパクトディスク
読み出し専用メモリ(CD−ROM)を含む。プロセッサ102はまた、典型的
に、通常スタティックランダムアクセスメモリ(「SRAM」)であるキャッシ
ュメモリ126に結合され、また、メモリコントローラ130を介してRDRA
M40に結合される。メモリコントローラ130は、通常、RDRAM40に結
合するように適応されているDQ/AddressおよびRQバス106と、信
号線108とを含む。
の開示は例示的に過ぎず、詳細における変更がなされ得、なおかつそのような変
更が本発明の幅広い原理の範囲内に留まり得ることが理解される。例えば、上述
した構成要素の多くは、種々の回路を使用して実施され得、また、同時にアクセ
スされるRDRAM40のバンクの数等の詳細は、所望により変更され得る。従
って、本発明は、特許請求の範囲のみによって限定されるべきである。
来のRDRAMのブロック図である。
うRDRAMの1つの実施形態のブロック図である。
の実施形態を示すタイミング図である。
る。
Claims (31)
- 【請求項1】 多重化されたデータ/アドレスバスと、ロウセンス制御信号
を含むそれぞれの制御信号を受け取るように適応した複数の入力端子とを有する
ラムバスダイナミックランダムアクセスメモリ(「RDRAM」)において、該
RDRAMは、該ロウセンス制御信号の第1の遷移に応答して該データ/アドレ
スバスの少なくとも一部に印加されるロウアドレスをラッチするロウアドレスラ
ッチ回路と、該ラッチされたロウアドレスに対応するメモリセルのロウを該ロウ
センス制御信号の該第1の遷移に応答してセンシングさせるロウセンス制御回路
とを含み、該RDRAMにコアノイズテストを実行する方法であって、 該コアノイズテストを実行する前に、該ロウアドレスラッチ回路を該ロウセン
ス制御入力端子から切り離すステップと、 該コアノイズテストを実行する前に、該ロウアドレスラッチ回路を該ロウセン
ス制御信号が印加されている制御端子とは別の第1の制御入力端子に結合するス
テップと、 該コアノイズテストの前に、該RDRAMの該データ/アドレスバスの少なく
とも一部の上で、該ロウアドレスラッチ回路にロウアドレスを印加するステップ
であって、該ロウアドレスは、該コアノイズテストの間にセンシングされるべき
メモリセルのロウに対応する、ステップと、 該コアノイズテストの間にセンシングされるべき該ロウに対応する該ロウアド
レスが該データ/アドレスバス上に現れている間に、第1の制御信号を該第1の
制御入力端子に結合するステップであって、該第1の制御信号は、該ロウアドレ
スを該ロウアドレスラッチの中でラッチさせる、ステップと、 該コアノイズテストの間に、該RDRAMの中のメモリセルのバンクをプリチ
ャージするステップと、 該コアノイズテストの間に、該コアノイズテストの前にセンシングされたメモ
リセルのロウのカラムの中のメモリセルにアクセスするステップであって、アク
セスされる該メモリセルは、該RDRAMのデータ/アドレスバスの少なくとも
一部に印加されるカラムアドレスによって指定される、ステップと、 該コアノイズテストの間に、該ロウセンス制御信号の該第1の遷移を該RDR
AMの制御入力端子に印加するステップであって、該ロウセンス制御信号の該第
1の遷移は、該ロウセンス制御回路に、該ラッチされたロウアドレスに対応する
メモリセルのロウをセンシングさせる、ステップと を包含する、方法。 - 【請求項2】 前記コアノイズテストの間にアクセスされるメモリセルのカ
ラムを指定するために前記RDRAMのデータ/アドレスバスの少なくとも一部
にアドレスを印加する前記ステップは、前記RDRAMのデータ/アドレスバス
の少なくとも一部に、該コアノイズテストの間にアクセスされるべきメモリセル
を含むメモリセルのロウに対応するロウアドレスとは異なるアドレスを印加する
ステップを包含する、請求項1に記載の方法。 - 【請求項3】 前記コアノイズテストの間にアクセスされるメモリセルのカ
ラムを指定するために前記RDRAMのデータ/アドレスバスの少なくとも一部
にアドレスを印加する前記ステップは、該コアノイズテストの間に該アドレスを
印加するステップを包含する、請求項1に記載の方法。 - 【請求項4】 前記コアノイズテストの間に前記RDRAMのデータ/アド
レスバスの少なくとも一部にバンクアドレスを印加するステップをさらに包含し
、該バンクアドレスは、該コアノイズテストの間にセンシングされるべきメモリ
セルのロウを含むバンクに対応する、請求項1に記載の方法。 - 【請求項5】 前記コアノイズテストの前に前記RDRAMのデータ/アド
レスバスの少なくとも一部にバンクアドレスを印加するステップをさらに包含し
、該バンクアドレスは、該コアノイズテストの間にアクセスされるべきメモリセ
ルを含むバンクに対応する、請求項1に記載の方法。 - 【請求項6】 前記ロウセンス制御信号の第2の遷移に応答して、前記コア
ノイズテストの間にアクセスされるべきメモリセルを含むバンクに対応する前記
バンクアドレスをラッチするステップをさらに包含する、請求項5に記載の方法
。 - 【請求項7】 前記ロウセンス制御信号の前記第1の遷移は、該ロウセンス
制御信号の立ち下がりエッジを含み、該ロウセンス制御信号の前記第2の遷移は
、該ロウセンス制御信号の立ち上がりエッジを含む、請求項6に記載の方法。 - 【請求項8】 前記コアノイズテストの前にセンシングされたメモリセルの
ロウのカラムの中のメモリセルにアクセスする前記ステップは、前記データ/ア
ドレスバスの一部の上のデータを、該データ/アドレスバスの他の部分の上のア
ドレスを前記RDRAMに結合するのと同時に、該RDRAMに、または該RD
RAMから結合するステップを包含する、請求項1に記載の方法。 - 【請求項9】 前記コアノイズテストの前にセンシングされたメモリセルの
ロウのカラムの中のメモリセルにアクセスする前記ステップは、同時に、前記R
DRAMの複数のメモリセルからのデータをデータ圧縮回路に結合し、該データ
圧縮回路からの、該複数のメモリセルから結合された該データを示すデータを該
データ圧縮回路に結合するステップを包含する、請求項1に記載の方法。 - 【請求項10】 前記データ/アドレスバスの少なくとも一部の上のバンク
アドレスを前記RDRAMに印加するステップをさらに包含し、該バンクアドレ
スは、前記コアノイズテストの間にプリチャージされ、アクセスされ、センシン
グされるメモリセルのバンクを指定する、請求項1に記載の方法。 - 【請求項11】 バンクアドレスを前記RDRAMに印加する前記ステップ
は、複数のバンクを指定するバンクアドレスを該RDRAMに印加するステップ
を包含し、これにより、前記コアノイズテストの間に、メモリセルの複数のバン
クがプリチャージされ、アクセスされ、センシングされる、請求項10に記載の
方法。 - 【請求項12】 多重化されたデータ/アドレスバスと、それぞれの制御信
号を受け取るように適応した複数の入力端子とを有するラムバスダイナミックラ
ンダムアクセスメモリ(「RDRAM」)において、該RDRAMにコアノイズ
テストを実行する方法であって、 第1のバンクアドレスと第1のロウアドレスとを該RDRAMの該データ/ア
ドレスバスの少なくとも一部に印加するステップであって、該第1のロウアドレ
スは、該コアノイズテストの間にセンシングされるべき、該第1のバンクアドレ
スによって指定された各バンクにおけるメモリセルのロウを指定する、ステップ
と、 該コアノイズテストの間に、該第1のバンクアドレスおよび該第1のロウアド
レスによって指定される該ロウをセンシングするステップと、 該コアノイズテストの間に、該RDRAMの中のメモリセルの少なくとも1つ
のバンクをプリチャージするステップと、 第2のバンクアドレスと、第2のロウアドレスと、カラムアドレスとを該RD
RAMの該データ/アドレスバスの少なくとも一部に印加するステップであって
、該第2のバンクアドレスはメモリセルの複数のバンクを指定し、該第2のロウ
アドレスは、該コアノイズテストの間にアクセスされるべき、該カラムアドレス
によって指定されるカラムを含む各バンクの中のメモリセルのロウを指定する、
ステップと、 該コアノイズテストの間に、該カラムアドレスと、該第2のバンクアドレスと
、該第2のロウアドレスとによって指定されたメモリセルにアクセスするステッ
プと を包含する方法。 - 【請求項13】 前記第1のバンクアドレスおよび前記第1のロウアドレス
を前記RDRAMの前記データ/アドレスバスの少なくとも一部に印加する前記
ステップは、前記コアノイズテストの前に該第1のロウアドレスを該データ/ア
ドレスバスに印加し、該コアノイズテストの間に該第1のバンクアドレスを該デ
ータ/アドレスバスに印加するステップを包含する、請求項12に記載の方法。 - 【請求項14】 前記第2のバンクアドレスと、前記第2のロウアドレスと
、前記カラムアドレスとを前記RDRAMの前記データ/アドレスバスの少なく
とも一部に印加する前記ステップは、前記コアノイズテストの前に該第2のロウ
および該第2のバンクアドレスを該データ/アドレスバスに印加し、該コアノイ
ズテストの間に該カラムアドレスを該データ/アドレスバスに印加するステップ
を包含する、請求項12に記載の方法。 - 【請求項15】 前記カラムアドレスを前記データ/アドレスバスに印加す
る前記ステップは、前記RDRAMの該データ/アドレスバスに印加された前記
第2のロウアドレスとは異なるカラムアドレスを該RDRAMの該データ/アド
レスバスに印加するステップを包含する、請求項12に記載の方法。 - 【請求項16】 多重化されたデータ/アドレスバスと、それぞれの制御信
号を受け取るように適応した複数の入力端子とを有するラムバスダイナミックラ
ンダムアクセスメモリ(「RDRAM」)において、該RDRAMをテストする
方法であって、該データ/アドレスバスの一部の上のデータを、該データ/アド
レスバスの他の部分の上のアドレスを該RDRAMに結合するのと同時に、該R
DRAMに、または該RDRAMから結合するステップを包含する、方法。 - 【請求項17】 データを前記RDRAMに、または該RDRAMから結合
する前記ステップは、メモリセルのロウのカラムの中のメモリセルにアクセスす
るステップを包含する、請求項16に記載の方法。 - 【請求項18】 メモリセルのロウのカラムの中のメモリセルにアクセスす
る前記ステップは、同時に、前記RDRAMの複数のメモリセルからのデータを
データ圧縮回路に結合し、該データ圧縮回路からの、該複数のメモリセルから結
合された該データを示すデータを該データ圧縮回路に結合するステップを包含す
る、請求項17に記載の方法。 - 【請求項19】 前記データ/アドレスバスの少なくとも一部の上のバンク
アドレスを前記RDRAMに印加するステップをさらに包含し、該バンクアドレ
スは、該RDRAMをテストする間にプリチャージされ、アクセスされ、センシ
ングされるメモリセルのバンクを指定する、請求項16に記載の方法。 - 【請求項20】 バンクアドレスを前記RDRAMに印加する前記ステップ
は、複数のバンクを指定するバンクアドレスを該RDRAMに印加するステップ
を包含し、これにより、該RDRAMをテストする間に、メモリセルの複数のバ
ンクが同時にプリチャージされ、アクセスされ、センシングされる、請求項19
に記載の方法。 - 【請求項21】 ラムバスダイナミックランダムアクセスメモリ(「RDR
AM」)であって、 メモリセルのアレイと、 多重化されたデータ/アドレスバスと、 それぞれの制御信号を受け取るように適応した複数の入力端子であって、該複
数の入力端子は、ロウセンス制御信号を受け取る第1の入力端子を含む、複数の
入力端子と、 該入力端子の1つに印加された制御信号に応答して、該データ/アドレスバス
の少なくとも一部に印加されたロウアドレスをラッチするように構成されたロウ
アドレスラッチ回路と、 該ロウアドレスラッチおよび該第1の入力端子に結合されたロウセンス制御回
路であって、該ロウセンス制御回路は、該ロウセンス制御信号に応答して、該ロ
ウアドレスラッチ回路にラッチされた該ロウアドレスに対応する、該アレイの中
のメモリセルのロウをセンシングするように構成された、ロウセンス制御回路と
、 該データ/アドレスバスの少なくとも一部に印加されたカラムアドレスに対応
する、該アレイの中のメモリセルのカラムにアクセスするように構成されたカラ
ムセンシング回路と、 データバスポートと該メモリセルのアレイとの間でデータを結合するように構
成されたデータパス回路と、 該第1の入力端子と、異なる制御信号を受け取るように適応した第2の入力端
子とに該ロウアドレスラッチを択一的に結合するように構成されたテスト制御回
路であって、該テスト制御回路は、該RDRAMの通常動作の間は、該ロウアド
レスラッチ回路を該第1の入力端子に結合するように構成され、コアノイズテス
トを実行する前に、該ロウアドレスラッチ回路を該第2の入力端子に結合するよ
うに構成されている、テスト制御回路と を備えた、RDRAM。 - 【請求項22】 前記テスト制御回路に結合されたモードレジスタをさらに
備え、該モードレジスタは、コアノイズ信号を生成し、該コアノイズ信号は、コ
アノイズテストが、該テスト制御回路に、前記ロウアドレスラッチを前記第2の
入力端子に結合させることを示す、請求項21に記載のRDRAM。 - 【請求項23】 前記第2の入力端子は、CMD信号を受け取るように適応
した入力端子を含む、請求項21に記載のRDRAM。 - 【請求項24】 前記テスト制御回路は、 マルチプレクサであって、前記RDRAMの前記第1の入力端子に結合された
第1の入力と、該RDRAMの前記第2の入力端子に結合された第2の入力と、
前記ロウアドレスラッチ回路に結合された出力と、該マルチプレクサに、該出力
を該第1の入力または該第2の入力のいずれかに結合させる制御信号を受け取る
制御入力とを有する、マルチプレクサと、 該マルチプレクサの該制御入力に結合された論理回路であって、該論理回路は
、該マルチプレクサに、該RDRAMの通常動作の間は該マルチプレクサの出力
を該第1の入力に結合させ、前記コアノイズテストを実行する前に該マルチプレ
クサの出力を該第2の入力に結合させる制御信号を生成する、論理回路と を含む、請求項21に記載のRDRAM。 - 【請求項25】 多重化されたデータ/アドレスバスと、それぞれの制御信
号を受け取るように適応した複数の入力端子とを有するRDRAMをテストする
テストシステムであって、該テストシステムは、 該RDRAMの該データ/アドレスバスの第1の部分に結合され、該RDRA
Mにバンク、ロウおよびカラムアドレスを結合する、アドレスバスと、 該RDRAMの該データ/アドレスバスの第2の部分に結合され、該RDRA
Mに、または該RDRAMからデータを結合する、データバスであって、該デー
タ/アドレスバスの該第2の部分は、該データ/アドレスバスの該第1の部分と
は異なる、データバスと を備え、 該テストシステムは、制御信号を該RDRAMの該入力端子に印加するように
構成され、該RDRAMにデータを印加するか、または該RDRAMからデータ
を受け取るのと同時に、アドレスをDRAMに印加するように構成されている、
テストシステム。 - 【請求項26】 前記テストシステムは、前記RDRAMのコアノイズテス
トを実行するように構成されている、請求項25に記載のテストシステム。 - 【請求項27】 前記RDRAMは、該RDRAMから読み出された、また
は該RDRAMに書き込まれるデータを圧縮するように構成され、前記テストシ
ステムは、該RDRAMの複数のバンクを指定するバンクアドレスを該RDRA
Mに印加するように構成されている、請求項25に記載のテストシステム。 - 【請求項28】 コンピュータシステムであって、 プロセッサバスを有するプロセッサと、 該プロセッサバスを介して該プロセッサに結合され、データが該コンピュータ
システムに入力されることを可能にするように適応した入力デバイスと、 該プロセッサバスを介して該プロセッサに結合され、データが該コンピュータ
システムから出力されることを可能にするように適応した出力デバイスと、 プロセッサバスに結合され、データが格納されることを可能にするように適応
したラムバスダイナミックランダムアクセスメモリ(「RDRAM」)と を備え、該RDRAMは、 メモリセルのアレイと、 多重化されたデータ/アドレスバスと、 それぞれの制御信号を受け取るように適応した複数の入力端子であって、該複
数の入力端子は、ロウセンス制御信号を受け取る第1の入力端子を含む、複数の
入力端子と、 該入力端子の1つに印加された制御信号に応答して、該データ/アドレスバス
の少なくとも一部に印加されたロウアドレスをラッチするように構成されたロウ
アドレスラッチ回路と、 該ロウアドレスラッチおよび該第1の入力端子に結合されたロウセンス制御回
路であって、該ロウセンス制御回路は、該ロウセンス制御信号に応答して、該ロ
ウアドレスラッチ回路にラッチされた該ロウアドレスに対応する、該アレイの中
のメモリセルのロウをセンシングするように構成された、ロウセンス制御回路と
、 該データ/アドレスバスの少なくとも一部に印加されたカラムアドレスに対応
する、該アレイの中のメモリセルのカラムにアクセスするように構成されたカラ
ムセンシング回路と、 データバスポートと該メモリセルのアレイとの間でデータを結合するように構
成されたデータパス回路と、 該第1の入力端子と、異なる制御信号を受け取るように適応した第2の入力端
子とに該ロウアドレスラッチを択一的に結合するように構成されたテスト制御回
路であって、該テスト制御回路は、該RDRAMの通常動作の間は、該ロウアド
レスラッチ回路を該第1の入力端子に結合するように構成され、コアノイズテス
トを実行する前に、該ロウアドレスラッチ回路を該第2の入力端子に結合するよ
うに構成されている、テスト制御回路と を含む、コンピュータシステム。 - 【請求項29】 前記RDRAMは、前記テスト制御回路に結合されたモー
ドレジスタをさらに含み、該モードレジスタは、コアノイズ信号を生成し、該コ
アノイズ信号は、コアノイズテストが、該テスト制御回路に、前記ロウアドレス
ラッチを前記第2の入力端子に結合させることを示す、請求項28に記載のコン
ピュータシステム。 - 【請求項30】 前記RDRAMの前記第2の入力端子は、CMD信号を受
け取るように適応した入力端子を含む、請求項28に記載のコンピュータシステ
ム。 - 【請求項31】 前記テスト制御回路は、 マルチプレクサであって、前記RDRAMの前記第1の入力端子に結合された
第1の入力と、該RDRAMの前記第2の入力端子に結合された第2の入力と、
前記ロウアドレスラッチ回路に結合された出力と、該マルチプレクサに、該出力
を該第1の入力または該第2の入力のいずれかに結合させる制御信号を受け取る
制御入力とを有する、マルチプレクサと、 該マルチプレクサの該制御入力に結合された論理回路であって、該論理回路は
、該マルチプレクサに、該RDRAMの通常動作の間は該マルチプレクサの出力
を該第1の入力に結合させ、前記コアノイズテストを実行する前に該マルチプレ
クサの出力を該第2の入力に結合させる制御信号を生成する、論理回路と を含む、請求項28に記載のコンピュータシステム。
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