JP2003504777A - ラムバスメモリのテスト - Google Patents
ラムバスメモリのテストInfo
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Chemical And Physical Treatments For Wood And The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Tests Of Electronic Circuits (AREA)
- Fire Alarms (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Fire-Detection Mechanisms (AREA)
Abstract
(57)【要約】
ラムバスダイナミックランダムアクセスメモリ（４０）は、ロウアドレスラッチをロウセンス制御信号またはＣＡＤ制御信号のいずれかに選択的に結合するテスト制御回路（４４）を含む。通常動作モードでは、テスト制御回路は、ロウアドレスラッチ（２６）をロウセンス制御信号に結合し、その結果、ロウセンス制御信号は、ロウアドレスのラッチと、そのラッチされたアドレスに対応するメモリセルのロウのセンシングとの両方を行う。コアノイズテストの前に、テスト制御回路は、ロウアドレスラッチをＣＡＤ制御信号に結合し、その結果、ロウアドレスはＣＡＤ制御信号によってラッチされ、ロウセンス制御信号は、コアノイズテストの間、ラッチされたロウに対応するロウをセンシングするように機能するのみである。メモリはまた、マルチプレクサ（４８）を含む。
Description
【０００１】
（技術分野）
本発明は、メモリデバイスに関し、より詳細には、ラムバスメモリデバイス上
で「コアノイズ」テストを効率的に実行する方法および装置に関する。
で「コアノイズ」テストを効率的に実行する方法および装置に関する。
【０００２】
（発明の背景）
ダイナミックランダムアクセスメモリデバイス（「ＤＲＡＭ」）のようなメモ
リデバイスは、コンピュータシステムおよび多岐にわたる他の電子製品で通常に
使用されている。信頼性を保証するために、ＤＲＡＭは、製造プロセスのいくつ
かの局面において完璧にテストされる。例えば、ＤＲＡＭは、ダイの形態で、す
なわち、まだウェハの一部である時にテストされ、パッケージングされた後に再
度テストされる。製造環境においてテストされなければならないＤＲＡＭの量が
多いために、自動テスト機器を利用してテストが実行されることが必要である。
しかしながら、テストのコストを最小化し、テストのスループットを最大化する
ために、ＤＲＡＭをできるだけ迅速にテストすることが重要である。過去におい
て、ＤＲＡＭがテストされ得る速度は、ＤＲＡＭに書き込まれ、ＤＲＡＭから読
み出されるデータを圧縮することによって増加されてきた。データ圧縮を使用し
て、ＤＲＡＭに印加されるデータは、いくつかのメモリセルに、１つのメモリア
クセスサイクルにおいて同時にまたは連続して書き込まれる。圧縮データは、次
いで、いくつかのメモリセルからのデータビットを論理回路に結合することによ
って、ＤＲＡＭから読み出される。その論理回路は、メモリセルから読み出され
たデータが、そのメモリセルに書き込まれたデータと対応するか否かの指示を提
供する。データ圧縮は、ＤＲＡＭをテストするために必要な時間をかなり低減し
得る。その低減量は、圧縮の度合いにほぼ比例する。データ圧縮技術は、非同期
ＤＲＡＭおよび同期ＤＲＡＭを含む種々のＤＲＡＭに使用されてきた。
リデバイスは、コンピュータシステムおよび多岐にわたる他の電子製品で通常に
使用されている。信頼性を保証するために、ＤＲＡＭは、製造プロセスのいくつ
かの局面において完璧にテストされる。例えば、ＤＲＡＭは、ダイの形態で、す
なわち、まだウェハの一部である時にテストされ、パッケージングされた後に再
度テストされる。製造環境においてテストされなければならないＤＲＡＭの量が
多いために、自動テスト機器を利用してテストが実行されることが必要である。
しかしながら、テストのコストを最小化し、テストのスループットを最大化する
ために、ＤＲＡＭをできるだけ迅速にテストすることが重要である。過去におい
て、ＤＲＡＭがテストされ得る速度は、ＤＲＡＭに書き込まれ、ＤＲＡＭから読
み出されるデータを圧縮することによって増加されてきた。データ圧縮を使用し
て、ＤＲＡＭに印加されるデータは、いくつかのメモリセルに、１つのメモリア
クセスサイクルにおいて同時にまたは連続して書き込まれる。圧縮データは、次
いで、いくつかのメモリセルからのデータビットを論理回路に結合することによ
って、ＤＲＡＭから読み出される。その論理回路は、メモリセルから読み出され
たデータが、そのメモリセルに書き込まれたデータと対応するか否かの指示を提
供する。データ圧縮は、ＤＲＡＭをテストするために必要な時間をかなり低減し
得る。その低減量は、圧縮の度合いにほぼ比例する。データ圧縮技術は、非同期
ＤＲＡＭおよび同期ＤＲＡＭを含む種々のＤＲＡＭに使用されてきた。
【０００３】
近年、ラムバスＤＲＡＭまたは「ＲＤＲＡＭ」として知られる高速パケット化
メモリデバイスが、コンピュータシステムにおける使用のために提案されてきて
いる。ＲＤＲＡＭ１０へのインタフェースが、図１のブロック図に示されている
。ＲＤＲＡＭ１０は、第１および第２の９ビット時間多重化データ／アドレスバ
ス１２、１４に結合されている。バス１２、１４のそれぞれは、アドレスをＲＤ
ＲＡＭ１０に結合するか、または、データをＲＤＲＡＭ１０に、もしくはＲＤＲ
ＡＭ１０から結合し得る。ＲＤＲＡＭ１０の中では、データ／アドレスバス１２
、１４は、適切な回路（図示せず）によって制御されるマルチプレクサ１６に結
合され、これにより、バス１２、１４の任意の一方が、内部アドレスバス１８ま
たは内部データバス２０のいずれかに結合される。
メモリデバイスが、コンピュータシステムにおける使用のために提案されてきて
いる。ＲＤＲＡＭ１０へのインタフェースが、図１のブロック図に示されている
。ＲＤＲＡＭ１０は、第１および第２の９ビット時間多重化データ／アドレスバ
ス１２、１４に結合されている。バス１２、１４のそれぞれは、アドレスをＲＤ
ＲＡＭ１０に結合するか、または、データをＲＤＲＡＭ１０に、もしくはＲＤＲ
ＡＭ１０から結合し得る。ＲＤＲＡＭ１０の中では、データ／アドレスバス１２
、１４は、適切な回路（図示せず）によって制御されるマルチプレクサ１６に結
合され、これにより、バス１２、１４の任意の一方が、内部アドレスバス１８ま
たは内部データバス２０のいずれかに結合される。
【０００４】
ＲＤＲＡＭ１０はまた、ＲＤＲＡＭ１０の動作を制御するためのコマンドパケ
ットを受け取る８ビットコマンドバスＲＱ＜７：０＞に結合される。これらの線
の１つＲＱ＜０＞は、後述するコアノイズテストの間に、ＴｅｓｔＢＳＥＮＳＥ
信号を受け取る。このＴｅｓｔＢＳＥＮＳＥ信号は、２つのインバータ２２ａ、
ｂを介して、内部のＢＳＥＮＳＥ＿ｉｎ信号およびロウアドレスラッチＲＡＤＲ
＿Ｌ信号を提供するように結合される。ＲＡＤＲ＿Ｌ信号は、ＲＤＲＡＭ１０に
印加されたロウアドレスをラッチするロウアドレスラッチ回路２６に印加される
。ＢＳＥＮＳＥ＿ｉｎ信号は、ラッチされたロウアドレスに対応するメモリセル
のロウをセンシングするロウセンス制御回路２８に印加される。
ットを受け取る８ビットコマンドバスＲＱ＜７：０＞に結合される。これらの線
の１つＲＱ＜０＞は、後述するコアノイズテストの間に、ＴｅｓｔＢＳＥＮＳＥ
信号を受け取る。このＴｅｓｔＢＳＥＮＳＥ信号は、２つのインバータ２２ａ、
ｂを介して、内部のＢＳＥＮＳＥ＿ｉｎ信号およびロウアドレスラッチＲＡＤＲ
＿Ｌ信号を提供するように結合される。ＲＡＤＲ＿Ｌ信号は、ＲＤＲＡＭ１０に
印加されたロウアドレスをラッチするロウアドレスラッチ回路２６に印加される
。ＢＳＥＮＳＥ＿ｉｎ信号は、ラッチされたロウアドレスに対応するメモリセル
のロウをセンシングするロウセンス制御回路２８に印加される。
【０００５】
最後に、ＲＤＲＡＭ１０は、複数の制御およびステータス線に結合される。そ
のような制御およびステータス線は、コマンド「ＣＭＤ」線、シリアルクロック
「ＳＣＫ」線および１対のシリアル入力／出力「ＳＩＯ＜１：０＞」線を含む。
ＳＩＯ線は、内部制御レジスタ（テストオプション（「ＴＯ」）レジスタ２４を
含む）にロードされる制御ビット等の、シリアルクロックＳＣＫの各遷移におけ
るシリアルデータを受け取る。ＲＤＲＡＭ１０は、もちろん、種々の電源線およ
び接地線にも接続されるが、これらは簡潔化のために省略されている。
のような制御およびステータス線は、コマンド「ＣＭＤ」線、シリアルクロック
「ＳＣＫ」線および１対のシリアル入力／出力「ＳＩＯ＜１：０＞」線を含む。
ＳＩＯ線は、内部制御レジスタ（テストオプション（「ＴＯ」）レジスタ２４を
含む）にロードされる制御ビット等の、シリアルクロックＳＣＫの各遷移におけ
るシリアルデータを受け取る。ＲＤＲＡＭ１０は、もちろん、種々の電源線およ
び接地線にも接続されるが、これらは簡潔化のために省略されている。
【０００６】
ＲＤＲＡＭ１０は、マルチプレクサ１６およびＴＯレジスタ２４に加えて、大
量の回路部を含むことが理解される。しかしながら、そのような回路部は従来か
らＲＤＲＡＭにあるので、この他の回路部は簡潔化および明瞭化のために省略さ
れている。
量の回路部を含むことが理解される。しかしながら、そのような回路部は従来か
らＲＤＲＡＭにあるので、この他の回路部は簡潔化および明瞭化のために省略さ
れている。
【０００７】
図１に示されるＲＤＲＡＭ１０は、テストを容易にするために特に適応された
内部回路部を含む。「ＤＡモード」として知られるこれらのテストモードの１つ
は、シリアルＳＩＯポートを使用するか、コマンドバスＲＱ＜０：７＞を介して
コマンドＣＭＤを発行して、レジスタ内にビットを設定することによって開始さ
れ得る。これらのテストモードを使用して、既知のデータがＲＤＲＡＭ１０に書
き込まれ得、次いで、ＲＤＲＡＭ１０の製造中およびその後の正しい動作を確認
するために、読み出される。コアノイズテストとして知られる他のテストは、「
最悪ケース」条件として考慮され得る条件下でＲＤＲＡＭ１０をテストする。コ
アノイズテストでは、３つのイベントが同時に発生する。すなわち、ＲＤＲＡＭ
１０のメモリバンク（図示せず）の１つがプリチャージされ、ＲＤＲＡＭ１０の
メモリ位置へデータが書き込まれまたはメモリ位置からデータが読み出され、メ
モリバンクの中のメモリセルのロウが「センシング」される（すなわち、メモリ
セルが各デジット線に結合され、それらの各センス増幅器がそれに応答する）。
これらの環境下において、ＲＤＲＡＭ１０における種々の線上の信号が、互いに
結合されることが可能になる。コアノイズテストは、ＴＯレジスタ２４が上述し
たようにプログラミングされる時に、ＴＯレジスタ２４（図１）内でコアノイズ
ビットを設定することによって選択される。いったんＴＯレジスタ２４がコアノ
イズテストを実行するようにプログラミングされると、コアノイズオプションは
、ＴＯレジスタ２４に結合されているＣＭＤ信号線を切り替えることによって、
択一的にイネーブルまたはディセーブルされる。
内部回路部を含む。「ＤＡモード」として知られるこれらのテストモードの１つ
は、シリアルＳＩＯポートを使用するか、コマンドバスＲＱ＜０：７＞を介して
コマンドＣＭＤを発行して、レジスタ内にビットを設定することによって開始さ
れ得る。これらのテストモードを使用して、既知のデータがＲＤＲＡＭ１０に書
き込まれ得、次いで、ＲＤＲＡＭ１０の製造中およびその後の正しい動作を確認
するために、読み出される。コアノイズテストとして知られる他のテストは、「
最悪ケース」条件として考慮され得る条件下でＲＤＲＡＭ１０をテストする。コ
アノイズテストでは、３つのイベントが同時に発生する。すなわち、ＲＤＲＡＭ
１０のメモリバンク（図示せず）の１つがプリチャージされ、ＲＤＲＡＭ１０の
メモリ位置へデータが書き込まれまたはメモリ位置からデータが読み出され、メ
モリバンクの中のメモリセルのロウが「センシング」される（すなわち、メモリ
セルが各デジット線に結合され、それらの各センス増幅器がそれに応答する）。
これらの環境下において、ＲＤＲＡＭ１０における種々の線上の信号が、互いに
結合されることが可能になる。コアノイズテストは、ＴＯレジスタ２４が上述し
たようにプログラミングされる時に、ＴＯレジスタ２４（図１）内でコアノイズ
ビットを設定することによって選択される。いったんＴＯレジスタ２４がコアノ
イズテストを実行するようにプログラミングされると、コアノイズオプションは
、ＴＯレジスタ２４に結合されているＣＭＤ信号線を切り替えることによって、
択一的にイネーブルまたはディセーブルされる。
【０００８】
ＤＡテストモードでは、ＲＤＲＡＭ１０に接続された線またはバスに結合され
る信号は、以下の表によって与えられる。
る信号は、以下の表によって与えられる。
【０００９】
表１
【００１０】
【表１】
コアノイズテストのためのＲＤＲＡＭ１０への信号インタフェースは、ここで
、図２のタイミング図を参照して説明される。上で示した信号の多くが種々のＤ
Ａモードテストにおいて使用されるが、ＤＡモードコアノイズテストにおいて使
用される信号のみが図２に示されている。時刻ｔ1の前に、５ビットのバンクア
ドレスＰＢＳＥＬ＜４：０＞が、ＤＱ／Ａｄｄｒｅｓｓバス線１１−１６に置か
れる。時刻ｔ1に、ＲＱ＜１＞線に印加されたプリチャージ信号ＴｅｓｔＰＲＥ
ＣＨがハイに遷移する。ＴｅｓｔＰＲＥＣＨ信号は、ＲＤＲＡＭ１０に、ＤＱ／
Ａｄｄｒｅｓｓバス線１１−１６に現れるアドレスをラッチさせ、ラッチされた
アドレスによって指定されたメモリセルのバンクをプリチャージさせる制御信号
である。従って、時刻ｔ1において、ＰＢＳＥＬ＜４：０＞バンクアドレスによ
って指定されたバンクが、プリチャージされる。
、図２のタイミング図を参照して説明される。上で示した信号の多くが種々のＤ
Ａモードテストにおいて使用されるが、ＤＡモードコアノイズテストにおいて使
用される信号のみが図２に示されている。時刻ｔ1の前に、５ビットのバンクア
ドレスＰＢＳＥＬ＜４：０＞が、ＤＱ／Ａｄｄｒｅｓｓバス線１１−１６に置か
れる。時刻ｔ1に、ＲＱ＜１＞線に印加されたプリチャージ信号ＴｅｓｔＰＲＥ
ＣＨがハイに遷移する。ＴｅｓｔＰＲＥＣＨ信号は、ＲＤＲＡＭ１０に、ＤＱ／
Ａｄｄｒｅｓｓバス線１１−１６に現れるアドレスをラッチさせ、ラッチされた
アドレスによって指定されたメモリセルのバンクをプリチャージさせる制御信号
である。従って、時刻ｔ1において、ＰＢＳＥＬ＜４：０＞バンクアドレスによ
って指定されたバンクが、プリチャージされる。
【００１１】
時刻ｔ2の前に、５ビットのバンクアドレスＳＢＳＥＬ＜４：０＞が、再度、
ＤＱ／Ａｄｄｒｅｓｓバスの線１１−１６上に置かれ、１１ビットのロウアドレ
スＲＡＤＲ＜１０：０＞が、再度、ＤＱ／Ａｄｄｒｅｓｓバスの線０−１０上に
置かれる。バンクアドレスＳＢＳＥＬ＜４：０＞およびロウアドレスＲＡＤＲ＜
１０：０＞は、それぞれ、センシングされるべきメモリセルのバンクおよびロウ
に対応する。メモリセルのロウがセンシングされる時、そのロウの中の各メモリ
セルは、デジット線の相補的ペアが各カラムに設けられているそれぞれのデジッ
ト線に結合され、デジット線の各相補的ペアに結合されたセンス増幅器が、その
結合に応答する。ロウのセンシングは、もちろん、そのロウのメモリセルの選択
的なカラムからデータを読み出すことの前段階である。
ＤＱ／Ａｄｄｒｅｓｓバスの線１１−１６上に置かれ、１１ビットのロウアドレ
スＲＡＤＲ＜１０：０＞が、再度、ＤＱ／Ａｄｄｒｅｓｓバスの線０−１０上に
置かれる。バンクアドレスＳＢＳＥＬ＜４：０＞およびロウアドレスＲＡＤＲ＜
１０：０＞は、それぞれ、センシングされるべきメモリセルのバンクおよびロウ
に対応する。メモリセルのロウがセンシングされる時、そのロウの中の各メモリ
セルは、デジット線の相補的ペアが各カラムに設けられているそれぞれのデジッ
ト線に結合され、デジット線の各相補的ペアに結合されたセンス増幅器が、その
結合に応答する。ロウのセンシングは、もちろん、そのロウのメモリセルの選択
的なカラムからデータを読み出すことの前段階である。
【００１２】
時刻ｔ2において、ＲＱ＜０＞線に印加されたＴｅｓｔＢＳＥＮＳＥ信号が、
ローに遷移する。ＴｅｓｔＢＳＥＮＳＥ信号は、ＲＤＲＡＭ１０に、ＤＱ／Ａｄ
ｄｒｅｓｓバスの線０−１０および１１−１６にそれぞれ現れるロウおよびバン
クアドレスをラッチさせ、ラッチされたロウおよびバンクアドレスに対応するバ
ンク中のメモリセルのロウをセンシングさせる制御信号である。従って、時刻ｔ 2 において、ＳＢＳＥＬ＜４：０＞によって指定されるバンクの中の、ＲＡＤＲ
＜１０：０＞によって指定されるロウが、センシングされる。
ローに遷移する。ＴｅｓｔＢＳＥＮＳＥ信号は、ＲＤＲＡＭ１０に、ＤＱ／Ａｄ
ｄｒｅｓｓバスの線０−１０および１１−１６にそれぞれ現れるロウおよびバン
クアドレスをラッチさせ、ラッチされたロウおよびバンクアドレスに対応するバ
ンク中のメモリセルのロウをセンシングさせる制御信号である。従って、時刻ｔ 2 において、ＳＢＳＥＬ＜４：０＞によって指定されるバンクの中の、ＲＡＤＲ
＜１０：０＞によって指定されるロウが、センシングされる。
【００１３】
時刻ｔ3において、ＲＱ＜７＞線に印加されたＴｅｓｔＢＬＫＳＥＬ信号が、
ハイに遷移する。以下にさらに説明するように、ＴｅｓｔＢＬＫＳＥＬ信号がハ
イである時には、ＴｅｓｔＰＲＥＣＨ信号の機能が変更される。
ハイに遷移する。以下にさらに説明するように、ＴｅｓｔＢＬＫＳＥＬ信号がハ
イである時には、ＴｅｓｔＰＲＥＣＨ信号の機能が変更される。
【００１４】
時刻ｔ4において、コアノイズテストが実行される。時刻ｔ4の前に、他のバン
クアドレスＣＢＳＥＬ＜４：０＞が、ＤＱ／ａｄｄｒｅｓｓバスの線１１−１６
に置かれ、カラムアドレスＣＡＤＲ＜１０：０＞が、ＤＱ／ａｄｄｒｅｓｓバス
の線０−１０に置かれる。時刻ｔ4において、ＲＱ＜３＞線に印加されたテスト
カラムラッチＴｅｓｔＣＯＬＬＡＴ信号が、ハイに遷移する。ＴｅｓｔＣＯＬＬ
ＡＴ信号は、カラムアドレスＣＡＤＲ＜１０：０＞をラッチさせ、データ信号を
、ラッチされたカラムアドレスによって指定されるカラムに、またはカラムから
、結合させる。ラッチされたカラムアドレスによって指定されるカラムに、また
はカラムから結合されたデータ信号は、上述したように時刻ｔ2において以前に
センシングされたロウおよびバンクに現れる。従って、ＲＤＲＡＭ１０は、時刻
ｔ2において現れるロウアドレスＲＡＤＲ＜１０：０＞およびバンクアドレスＳ
ＢＳＥＬ＜４：０＞に対応するロウおよびバンクに時刻ｔ4において現れるカラ
ムアドレスＣＡＤＲ＜１０：０＞に対応するカラムから、データを読み出し、ま
たはそのカラムにデータを書き込む。
クアドレスＣＢＳＥＬ＜４：０＞が、ＤＱ／ａｄｄｒｅｓｓバスの線１１−１６
に置かれ、カラムアドレスＣＡＤＲ＜１０：０＞が、ＤＱ／ａｄｄｒｅｓｓバス
の線０−１０に置かれる。時刻ｔ4において、ＲＱ＜３＞線に印加されたテスト
カラムラッチＴｅｓｔＣＯＬＬＡＴ信号が、ハイに遷移する。ＴｅｓｔＣＯＬＬ
ＡＴ信号は、カラムアドレスＣＡＤＲ＜１０：０＞をラッチさせ、データ信号を
、ラッチされたカラムアドレスによって指定されるカラムに、またはカラムから
、結合させる。ラッチされたカラムアドレスによって指定されるカラムに、また
はカラムから結合されたデータ信号は、上述したように時刻ｔ2において以前に
センシングされたロウおよびバンクに現れる。従って、ＲＤＲＡＭ１０は、時刻
ｔ2において現れるロウアドレスＲＡＤＲ＜１０：０＞およびバンクアドレスＳ
ＢＳＥＬ＜４：０＞に対応するロウおよびバンクに時刻ｔ4において現れるカラ
ムアドレスＣＡＤＲ＜１０：０＞に対応するカラムから、データを読み出し、ま
たはそのカラムにデータを書き込む。
【００１５】
時刻ｔ4において、ＴｅｓｔＢＳＥＮＳＥ信号は、再度、ローに遷移する。上
述したように、ＴｅｓｔＢＳＥＮＳＥ信号がローに遷移する時、ＤＱ／ａｄｄｒ
ｅｓｓバスの線１１−１６上のアドレスによって指定されるバンクの中の、ＤＱ
／ａｄｄｒｅｓｓバスの線０−１０上のアドレスによって指定されるロウが、セ
ンシングされる。しかしながら、読み出しまたは書き込みにおいてアクセスされ
るべきカラムを指定するためには、時刻ｔ4において、カラムアドレスＣＡＤＲ
＜１０：０＞が、ＤＱ／ａｄｄｒｅｓｓバスの線０−１０上に現れることが必要
なので、カラムアドレスＣＡＤＲ＜１０：０＞もまた、ＴｅｓｔＢＳＥＮＳＥ信
号の遷移に応答するロウをセンシングするためのロウアドレスとして使用される
。従って、ｔ4においてＤＱ／ａｄｄｒｅｓｓバスの線１１−１６上に現れるバ
ンクアドレスＣＢＳＥＬ＜４：０＞によって指定されるバンク中の、カラムアド
レスＣＡＤＲ＜１０：０＞によって指定されるロウが、時刻ｔ4においてセンシ
ングされる。従って、コアノイズテストの間にセンシングされるロウが、コアノ
イズテストの間にアクセスされるカラムと同じアドレスを有さなければならない
ことは明らかである。アクセスされるべきカラムを選択した時にセンシングされ
るべきロウを独立して選択することができないので、このロウ／カラム依存性は
、コアノイズテストが実行され得る柔軟性を制限する。この依存性は望ましくな
いけれども、コアノイズテストの間にＲＤＲＡＭ１０に異なるバンク、ロウおよ
びカラムアドレスを提供するだけの十分なアドレス線がないので、何ら解決策は
ないようである。
述したように、ＴｅｓｔＢＳＥＮＳＥ信号がローに遷移する時、ＤＱ／ａｄｄｒ
ｅｓｓバスの線１１−１６上のアドレスによって指定されるバンクの中の、ＤＱ
／ａｄｄｒｅｓｓバスの線０−１０上のアドレスによって指定されるロウが、セ
ンシングされる。しかしながら、読み出しまたは書き込みにおいてアクセスされ
るべきカラムを指定するためには、時刻ｔ4において、カラムアドレスＣＡＤＲ
＜１０：０＞が、ＤＱ／ａｄｄｒｅｓｓバスの線０−１０上に現れることが必要
なので、カラムアドレスＣＡＤＲ＜１０：０＞もまた、ＴｅｓｔＢＳＥＮＳＥ信
号の遷移に応答するロウをセンシングするためのロウアドレスとして使用される
。従って、ｔ4においてＤＱ／ａｄｄｒｅｓｓバスの線１１−１６上に現れるバ
ンクアドレスＣＢＳＥＬ＜４：０＞によって指定されるバンク中の、カラムアド
レスＣＡＤＲ＜１０：０＞によって指定されるロウが、時刻ｔ4においてセンシ
ングされる。従って、コアノイズテストの間にセンシングされるロウが、コアノ
イズテストの間にアクセスされるカラムと同じアドレスを有さなければならない
ことは明らかである。アクセスされるべきカラムを選択した時にセンシングされ
るべきロウを独立して選択することができないので、このロウ／カラム依存性は
、コアノイズテストが実行され得る柔軟性を制限する。この依存性は望ましくな
いけれども、コアノイズテストの間にＲＤＲＡＭ１０に異なるバンク、ロウおよ
びカラムアドレスを提供するだけの十分なアドレス線がないので、何ら解決策は
ないようである。
【００１６】
上述したように、コアノイズテストは、３つのイベントが同時に起こることを
必要とする。ロウのセンシングと、メモリのカラムのアクセスとは、上述した。
さらに、メモリのバンクもまた、同時にプリチャージされなければならない。上
述したように、メモリセルのバンクは、ハイに遷移するＴｅｓｔＰＲＥＣＨ信号
によってプリチャージされ、ＴｅｓｔＰＲＥＣＨ信号は、次いで、ＤＱ／ａｄｄ
ｒｅｓｓバスの線１１−１６上に現れるバンクアドレスをラッチし、ラッチされ
たアドレスに対応するバンクをプリチャージする。しかしながら、上述したよう
に、ＤＱ／ａｄｄｒｅｓｓバスの線１１−１６上に時刻ｔ4において現れるアド
レスは、ローに遷移するＴｅｓｔＢＳＥＮＳＥ信号に応答してセンシングされる
べきバンクに対応する。このアドレスはまた、論理的には、（時刻ｔ4における
カラムアドレスがロウアドレスを指定するのとほとんど同様に）プリチャージさ
れるべきバンクを指定するためにも使用され得るが、実際には、バンクのプリチ
ャージとセンシングとを両方行うことはできない。この理由のために、Ｔｅｓｔ
ＰＲＥＣＨ信号の機能は、上で言及したように、時刻ｔ3においてハイに遷移す
るＲＱ＜７＞制御線上のＴｅｓｔＢＬＫＳＥＬ信号に応答して、変更される。そ
の後で、ＴｅｓｔＰＲＥＣＨ信号はさらに、バンクをプリチャージするために使
用されるが、ＤＱ／ａｄｄｒｅｓｓバスの線１１−１６上に現れるアドレスによ
って指定されるバンクをプリチャージはしない。そうではなく、ＴｅｓｔＰＲＥ
ＣＨ信号の遷移は、最も新しくプリチャージされたバンクよりも１バンクだけ高
いものに対応するバンクをプリチャージする。従って、時刻ｔ4において、Ｔｅ
ｓｔＰＲＥＣＨ信号に応答してプリチャージされるバンクは、時刻ｔ1において
プリチャージされるバンクよりも１バンク高い。例えば、コアノイズテストの間
に、時刻ｔ1においてバンク１４がプリチャージされる場合、バンク１５が時刻
ｔ4においてプリチャージされる。
必要とする。ロウのセンシングと、メモリのカラムのアクセスとは、上述した。
さらに、メモリのバンクもまた、同時にプリチャージされなければならない。上
述したように、メモリセルのバンクは、ハイに遷移するＴｅｓｔＰＲＥＣＨ信号
によってプリチャージされ、ＴｅｓｔＰＲＥＣＨ信号は、次いで、ＤＱ／ａｄｄ
ｒｅｓｓバスの線１１−１６上に現れるバンクアドレスをラッチし、ラッチされ
たアドレスに対応するバンクをプリチャージする。しかしながら、上述したよう
に、ＤＱ／ａｄｄｒｅｓｓバスの線１１−１６上に時刻ｔ4において現れるアド
レスは、ローに遷移するＴｅｓｔＢＳＥＮＳＥ信号に応答してセンシングされる
べきバンクに対応する。このアドレスはまた、論理的には、（時刻ｔ4における
カラムアドレスがロウアドレスを指定するのとほとんど同様に）プリチャージさ
れるべきバンクを指定するためにも使用され得るが、実際には、バンクのプリチ
ャージとセンシングとを両方行うことはできない。この理由のために、Ｔｅｓｔ
ＰＲＥＣＨ信号の機能は、上で言及したように、時刻ｔ3においてハイに遷移す
るＲＱ＜７＞制御線上のＴｅｓｔＢＬＫＳＥＬ信号に応答して、変更される。そ
の後で、ＴｅｓｔＰＲＥＣＨ信号はさらに、バンクをプリチャージするために使
用されるが、ＤＱ／ａｄｄｒｅｓｓバスの線１１−１６上に現れるアドレスによ
って指定されるバンクをプリチャージはしない。そうではなく、ＴｅｓｔＰＲＥ
ＣＨ信号の遷移は、最も新しくプリチャージされたバンクよりも１バンクだけ高
いものに対応するバンクをプリチャージする。従って、時刻ｔ4において、Ｔｅ
ｓｔＰＲＥＣＨ信号に応答してプリチャージされるバンクは、時刻ｔ1において
プリチャージされるバンクよりも１バンク高い。例えば、コアノイズテストの間
に、時刻ｔ1においてバンク１４がプリチャージされる場合、バンク１５が時刻
ｔ4においてプリチャージされる。
【００１７】
ＤＱ／ａｄｄｒｅｓｓバス１２、１４の１８本の線のうち１７本が、コアノイ
ズテストの間にアドレスを提供するために使用されることが留意される。この理
由のために、ＲＤＲＡＭ１０に結合される、またはＲＤＲＡＭ１０から結合され
るデータは、ＤＱ／ａｄｄｒｅｓｓ線上に現れるアドレスと、時間多重化される
べきである。アドレスがＲＤＲＡＭ１０に結合されるのと同時にデータをＲＤＲ
ＡＭ１０に結合する、またはＲＤＲＡＭ１０から結合することはできないので、
ＲＤＲＡＭ１０をテストするのに必要な時間が増加する。ＲＤＲＡＭ１０がアド
レス指定されるのと同時にデータをＲＤＲＡＭ１０に結合する、またはＲＤＲＡ
Ｍ１０から結合することが好ましいが、上述したように、ロウ／カラム依存性を
除去するだけの十分なＤＱ／ａｄｄｒｅｓｓ線さえもないので、これは不可能な
ようである。
ズテストの間にアドレスを提供するために使用されることが留意される。この理
由のために、ＲＤＲＡＭ１０に結合される、またはＲＤＲＡＭ１０から結合され
るデータは、ＤＱ／ａｄｄｒｅｓｓ線上に現れるアドレスと、時間多重化される
べきである。アドレスがＲＤＲＡＭ１０に結合されるのと同時にデータをＲＤＲ
ＡＭ１０に結合する、またはＲＤＲＡＭ１０から結合することはできないので、
ＲＤＲＡＭ１０をテストするのに必要な時間が増加する。ＲＤＲＡＭ１０がアド
レス指定されるのと同時にデータをＲＤＲＡＭ１０に結合する、またはＲＤＲＡ
Ｍ１０から結合することが好ましいが、上述したように、ロウ／カラム依存性を
除去するだけの十分なＤＱ／ａｄｄｒｅｓｓ線さえもないので、これは不可能な
ようである。
【００１８】
ロウ／カラム依存性の問題を解決することと、ＲＤＲＡＭがアドレス指定され
るのと同時にデータをＲＤＲＡＭに結合する、またはＲＤＲＡＭから結合するこ
とを可能にすることとがいずれも不可能であるという状況は、コアノイズテスト
の間に、信号をＲＤＲＡＭ１０に結合する、またはＲＤＲＡＭ１０から結合する
ために使用される線の数を減らそうとするどんな試みによっても、さらに悪化す
る。しかしながら、テストの間に使用されなければならない信号線の数を最小化
することは、いくつかの理由で好ましい。例えば、ＲＤＲＡＭよりも少ない数の
信号線を有するＤＲＡＭをテストするために使用される自動テスト機器は、ＲＤ
ＲＡＭをテストすることができないこともある。そのような自動テスト機器は、
非常に高価なのであるが、やがてすたれてしまう。ＲＤＲＡＭをテストするため
に、古い自動テスト機器が使用できれば好ましい。しかしながら、そうすること
は、たとえそれが可能であっても、ロウ／カラム依存性の問題と、データ信号お
よびアドレス信号を多重化する必要性とを悪化させるだけのようである。
るのと同時にデータをＲＤＲＡＭに結合する、またはＲＤＲＡＭから結合するこ
とを可能にすることとがいずれも不可能であるという状況は、コアノイズテスト
の間に、信号をＲＤＲＡＭ１０に結合する、またはＲＤＲＡＭ１０から結合する
ために使用される線の数を減らそうとするどんな試みによっても、さらに悪化す
る。しかしながら、テストの間に使用されなければならない信号線の数を最小化
することは、いくつかの理由で好ましい。例えば、ＲＤＲＡＭよりも少ない数の
信号線を有するＤＲＡＭをテストするために使用される自動テスト機器は、ＲＤ
ＲＡＭをテストすることができないこともある。そのような自動テスト機器は、
非常に高価なのであるが、やがてすたれてしまう。ＲＤＲＡＭをテストするため
に、古い自動テスト機器が使用できれば好ましい。しかしながら、そうすること
は、たとえそれが可能であっても、ロウ／カラム依存性の問題と、データ信号お
よびアドレス信号を多重化する必要性とを悪化させるだけのようである。
【００１９】
従って、コアノイズテストの間にＲＤＲＡＭになされなければならない接続の
数を低減することによって、データ信号およびアドレス信号の多重化を必要とせ
ずに、また、読み出しまたは書き込みアクセスが起こるロウをアクセスされるカ
ラムに依存させることなしに、ＲＤＲＡＭをより効率的にテストすることを可能
にする必要がある。
数を低減することによって、データ信号およびアドレス信号の多重化を必要とせ
ずに、また、読み出しまたは書き込みアクセスが起こるロウをアクセスされるカ
ラムに依存させることなしに、ＲＤＲＡＭをより効率的にテストすることを可能
にする必要がある。
【００２０】
（発明の要旨）
時間多重化されたデータ／アドレスバスを有するラムバスダイナミックランダ
ムアクセスメモリ（「ＲＤＲＡＭ」）が、そのデータ／アドレスバスの第１の部
分をアドレスに特化させ、そのデータ／アドレスバスの第２の部分をデータに特
化させることによって、本発明の１つの局面に従ってテストされる。テストの間
、データのＲＤＲＡＭへの結合またはＲＤＲＡＭからの結合と同時に、アドレス
がＲＤＲＡＭに印加される。
ムアクセスメモリ（「ＲＤＲＡＭ」）が、そのデータ／アドレスバスの第１の部
分をアドレスに特化させ、そのデータ／アドレスバスの第２の部分をデータに特
化させることによって、本発明の１つの局面に従ってテストされる。テストの間
、データのＲＤＲＡＭへの結合またはＲＤＲＡＭからの結合と同時に、アドレス
がＲＤＲＡＭに印加される。
【００２１】
ＲＤＲＡＭは、ＲＤＲＡＭの通常動作の間にロウセンス制御信号を受け取るよ
うに結合されたロウアドレスラッチ回路を含む。ロウセンス制御信号は、ロウア
ドレスをラッチさせ、ロウセンス制御信号はまた、ラッチされたロウアドレスに
対応するロウをセンシングさせる。本発明の他の局面において、ロウアドレスラ
ッチ回路は、ＲＤＲＡＭのコアノイズテストを実行する前に、ロウセンス制御信
号から切り離される。その代わりに、ロウアドレスラッチ回路は、ＲＤＲＡＭの
他の制御入力に結合される。その結果、コアノイズテストの間にセンシングされ
るべきロウに対応するロウアドレスは、コアノイズテストの前にＲＤＲＡＭの中
でラッチされ得、ロウセンス制御信号は、ラッチされたアドレスに対応するロウ
をセンシングするために、コアノイズテストの間、印加され得る。ロウアドレス
ラッチは、その時点でロウセンス制御信号から切り離されるので、センシングさ
れたロウのアドレスとは異なるアドレスが、コアノイズテストの間、ＲＤＲＡＭ
に印加され得る。
うに結合されたロウアドレスラッチ回路を含む。ロウセンス制御信号は、ロウア
ドレスをラッチさせ、ロウセンス制御信号はまた、ラッチされたロウアドレスに
対応するロウをセンシングさせる。本発明の他の局面において、ロウアドレスラ
ッチ回路は、ＲＤＲＡＭのコアノイズテストを実行する前に、ロウセンス制御信
号から切り離される。その代わりに、ロウアドレスラッチ回路は、ＲＤＲＡＭの
他の制御入力に結合される。その結果、コアノイズテストの間にセンシングされ
るべきロウに対応するロウアドレスは、コアノイズテストの前にＲＤＲＡＭの中
でラッチされ得、ロウセンス制御信号は、ラッチされたアドレスに対応するロウ
をセンシングするために、コアノイズテストの間、印加され得る。ロウアドレス
ラッチは、その時点でロウセンス制御信号から切り離されるので、センシングさ
れたロウのアドレスとは異なるアドレスが、コアノイズテストの間、ＲＤＲＡＭ
に印加され得る。
【００２２】
本発明の他の局面では、ＲＤＲＡＭは、コアノイズテストの間にアクティブで
ある複数のバンクを指定するバンクアドレスを受け取る。その結果、コアノイズ
テストの間、データが同時に複数のバンクに結合または複数のバンクから結合さ
れる。コアノイズテストの間の読み出しメモリアクセスの場合、複数のバンクか
ら読み出されたデータは、データ圧縮回路に結合される。圧縮回路は、次いで、
すべてのバンクから読み出されたデータを示すデータを出力する。
ある複数のバンクを指定するバンクアドレスを受け取る。その結果、コアノイズ
テストの間、データが同時に複数のバンクに結合または複数のバンクから結合さ
れる。コアノイズテストの間の読み出しメモリアクセスの場合、複数のバンクか
ら読み出されたデータは、データ圧縮回路に結合される。圧縮回路は、次いで、
すべてのバンクから読み出されたデータを示すデータを出力する。
【００２３】
（発明の詳細な説明）
本発明に従うＲＤＲＡＭ４０の１つの実施形態が、図３に示されている。ＲＤ
ＲＡＭ４０は、コアノイズテスト制御回路４４に結合された図１の従来のＲＤＲ
ＡＭ１０を含む。実際には、従来のＲＤＲＡＭ１０およびコアノイズテスト制御
回路４４は、好適には、１つの集積回路として製造される。しかし、コアノイズ
テスト制御回路４４は、あるいは、従来のＲＤＲＡＭ１０に結合された別個の集
積回路または非集積回路として製造されてもよい。
ＲＡＭ４０は、コアノイズテスト制御回路４４に結合された図１の従来のＲＤＲ
ＡＭ１０を含む。実際には、従来のＲＤＲＡＭ１０およびコアノイズテスト制御
回路４４は、好適には、１つの集積回路として製造される。しかし、コアノイズ
テスト制御回路４４は、あるいは、従来のＲＤＲＡＭ１０に結合された別個の集
積回路または非集積回路として製造されてもよい。
【００２４】
以下により詳細に説明するように、コアノイズテスト制御回路４４の基本機能
は、ロウアドレスラッチ回路２６をＴｅｓｔＢＳＥＮＳＥ信号から選択的に切り
離すために使用され、これにより、ＴｅｓｔＢＳＥＮＳＥ信号は、以前にラッチ
されているロウアドレスに対応するロウをセンシングさせることができる。その
結果、コアノイズテストの間にセンシングされるべきロウに対応するロウアドレ
スは、コアノイズテストの前にラッチされ得る。次いで、コアノイズテストの間
に印加されるＴｅｓｔＢＳＥＮＳＥ信号が、ラッチされたロウアドレスに対応す
るロウのセンシングを引き起こす。センシングされたロウのアドレスはこの時点
で印加される必要がないので、コアノイズテストの間、アドレス線は、ＲＤＲＡ
Ｍ４０に、メモリ読み出しまたは書き込みアクセスのためのカラムアドレス、お
よび、センシングされるべきロウが位置するバンクに対応するバンクアドレスを
印加するために利用可能である。これに反して、従来のＲＤＲＡＭ１０では、Ｔ
ｅｓｔＢＳＥＮＳＥ信号は、ロウアドレスをラッチさせ、また、ラッチされたロ
ウアドレスに対応するロウをセンシングさせた。その結果、アドレス線は、コア
ノイズテストの間、センシングされたロウのアドレスをＲＤＲＡＭ１０に印加す
るために使用されなければならない。
は、ロウアドレスラッチ回路２６をＴｅｓｔＢＳＥＮＳＥ信号から選択的に切り
離すために使用され、これにより、ＴｅｓｔＢＳＥＮＳＥ信号は、以前にラッチ
されているロウアドレスに対応するロウをセンシングさせることができる。その
結果、コアノイズテストの間にセンシングされるべきロウに対応するロウアドレ
スは、コアノイズテストの前にラッチされ得る。次いで、コアノイズテストの間
に印加されるＴｅｓｔＢＳＥＮＳＥ信号が、ラッチされたロウアドレスに対応す
るロウのセンシングを引き起こす。センシングされたロウのアドレスはこの時点
で印加される必要がないので、コアノイズテストの間、アドレス線は、ＲＤＲＡ
Ｍ４０に、メモリ読み出しまたは書き込みアクセスのためのカラムアドレス、お
よび、センシングされるべきロウが位置するバンクに対応するバンクアドレスを
印加するために利用可能である。これに反して、従来のＲＤＲＡＭ１０では、Ｔ
ｅｓｔＢＳＥＮＳＥ信号は、ロウアドレスをラッチさせ、また、ラッチされたロ
ウアドレスに対応するロウをセンシングさせた。その結果、アドレス線は、コア
ノイズテストの間、センシングされたロウのアドレスをＲＤＲＡＭ１０に印加す
るために使用されなければならない。
【００２５】
コアノイズテスト制御回路４４は、ＲＤＲＡＭ１０に印加されるコマンドＣＭ
Ｄ信号を受け取り、コマンドＣＭＤ信号をインバータ４６を介してマルチプレク
サ４８の１つの入力に結合する。マルチプレクサ４８のもう一方の入力は、Ｔｅ
ｓｔＢＳＥＮＳＥ信号を受け取る。上述したように、ロウセンス制御回路２８に
印加される内部のＢＳＥＮＳＥ＿ｉｎ信号は、ＲＱ＜０＞制御線を介して印加さ
れるＴｅｓｔＢＳＥＮＳＥ信号から生じる。
Ｄ信号を受け取り、コマンドＣＭＤ信号をインバータ４６を介してマルチプレク
サ４８の１つの入力に結合する。マルチプレクサ４８のもう一方の入力は、Ｔｅ
ｓｔＢＳＥＮＳＥ信号を受け取る。上述したように、ロウセンス制御回路２８に
印加される内部のＢＳＥＮＳＥ＿ｉｎ信号は、ＲＱ＜０＞制御線を介して印加さ
れるＴｅｓｔＢＳＥＮＳＥ信号から生じる。
【００２６】
マルチプレクサ４８は、ＤＦＴ＿ｅｎ信号をテストオプションレジスタ２４か
ら受け取り、Ｃｏｒｅ Ｎｏｉｓｅ＿ｓｅｌ信号をテストオプションレジスタ２
４からインバータ５２を介して受け取るＮＡＮＤゲート５０の出力によって制御
される。上で説明したように、テストオプションレジスタ２４は、シリアルクロ
ックＳＣＫ信号と同期してシリアルＩ／ＯポートＳＩＯ＜１：０＞を介して、ま
たは、コマンドバスＲＱ＜７：０＞を介して印加されるコマンドを介して、プロ
グラミングされる。テストオプションレジスタ２４は、従来のＲＤＲＡＭ１０に
おけるＤＡテストモードに対応するＤＦＴテストモードのいずれの間でも、Ｄｆ
ｔ＿ｅｎ信号をアクティブハイにするように、プログラミングされる。テストオ
プションレジスタ２４においてコアノイズビットが設定された後、Ｃｏｒｅ Ｎ
ｏｉｓｅ＿ｓｅｌ信号が、ＴＯレジスタ２４に結合されたＣＭＤ信号により切り
換えられる。以下に説明するように、ＣＭＤ信号は、ＤＦＴテストモードの１つ
であるコアノイズテストの間、Ｃｏｒｅ Ｎｏｉｓｅ＿ｓｅｌ信号をアクティブ
ローに切り換える。
ら受け取り、Ｃｏｒｅ Ｎｏｉｓｅ＿ｓｅｌ信号をテストオプションレジスタ２
４からインバータ５２を介して受け取るＮＡＮＤゲート５０の出力によって制御
される。上で説明したように、テストオプションレジスタ２４は、シリアルクロ
ックＳＣＫ信号と同期してシリアルＩ／ＯポートＳＩＯ＜１：０＞を介して、ま
たは、コマンドバスＲＱ＜７：０＞を介して印加されるコマンドを介して、プロ
グラミングされる。テストオプションレジスタ２４は、従来のＲＤＲＡＭ１０に
おけるＤＡテストモードに対応するＤＦＴテストモードのいずれの間でも、Ｄｆ
ｔ＿ｅｎ信号をアクティブハイにするように、プログラミングされる。テストオ
プションレジスタ２４においてコアノイズビットが設定された後、Ｃｏｒｅ Ｎ
ｏｉｓｅ＿ｓｅｌ信号が、ＴＯレジスタ２４に結合されたＣＭＤ信号により切り
換えられる。以下に説明するように、ＣＭＤ信号は、ＤＦＴテストモードの１つ
であるコアノイズテストの間、Ｃｏｒｅ Ｎｏｉｓｅ＿ｓｅｌ信号をアクティブ
ローに切り換える。
【００２７】
コアノイズテストの間、アクティブハイのＤｆｔ＿ｅｎ信号およびアクティブ
ローのＣｏｒｅ Ｎｏｉｓｅ＿ｓｅｌ信号は、ＮＡＮＤゲート５０にローを出力
させる。このローは、マルチプレクサ４８に、マルチプレクサ４８の出力を入力
「Ａ」に結合させる。ロウアドレスラッチＲＡＤＲ＿Ｌ信号は、次いで、ＲＤＲ
ＡＭ４０に印加されるコマンドＣＭＤ信号に対応する。その結果、コマンドＣＭ
Ｄ信号は、コアノイズテストの前にハイに遷移し得、これにより、ロウアドレス
ラッチＲＡＤＲ＿Ｌ信号を生成し、ロウアドレスラッチ回路２６に、ＲＤＲＡＭ
４０に印加されるロウアドレスをラッチさせる。次いで、コアノイズテストの間
、ＴｅｓｔＢＳＥＮＳＥ信号は、ローに遷移し得、ラッチされたロウアドレスに
対応するロウをセンシングする。重要なことには、コアノイズテストの間に印加
されるＴｅｓｔＢＳＥＮＳＥ信号は、ロウアドレスラッチＲＡＤＲ＿Ｌ信号を生
成せず、これにより、上述したように、コアノイズテストの間、他のアドレスが
他の信号によりラッチされ得る。
ローのＣｏｒｅ Ｎｏｉｓｅ＿ｓｅｌ信号は、ＮＡＮＤゲート５０にローを出力
させる。このローは、マルチプレクサ４８に、マルチプレクサ４８の出力を入力
「Ａ」に結合させる。ロウアドレスラッチＲＡＤＲ＿Ｌ信号は、次いで、ＲＤＲ
ＡＭ４０に印加されるコマンドＣＭＤ信号に対応する。その結果、コマンドＣＭ
Ｄ信号は、コアノイズテストの前にハイに遷移し得、これにより、ロウアドレス
ラッチＲＡＤＲ＿Ｌ信号を生成し、ロウアドレスラッチ回路２６に、ＲＤＲＡＭ
４０に印加されるロウアドレスをラッチさせる。次いで、コアノイズテストの間
、ＴｅｓｔＢＳＥＮＳＥ信号は、ローに遷移し得、ラッチされたロウアドレスに
対応するロウをセンシングする。重要なことには、コアノイズテストの間に印加
されるＴｅｓｔＢＳＥＮＳＥ信号は、ロウアドレスラッチＲＡＤＲ＿Ｌ信号を生
成せず、これにより、上述したように、コアノイズテストの間、他のアドレスが
他の信号によりラッチされ得る。
【００２８】
コアノイズテスト以外の動作モードでは、ＮＡＮＤゲート５０の出力はハイで
あり、これにより、マルチプレクサ４８に、マルチプレクサ４８の出力をマルチ
プレクサ４８の「Ｂ」入力に結合させる。その結果、内部のＢＳＥＮＳＥ＿ｉｎ
信号は、インバータ２２ｂの入力に結合され、それにより、ロウアドレスラッチ
ＲＡＤＲ＿Ｌ信号が、ＴｅｓｔＢＳＥＮＳＥ信号によって、図１の従来のＲＤＲ
ＡＭ１０におけるのと同様に生成される。
あり、これにより、マルチプレクサ４８に、マルチプレクサ４８の出力をマルチ
プレクサ４８の「Ｂ」入力に結合させる。その結果、内部のＢＳＥＮＳＥ＿ｉｎ
信号は、インバータ２２ｂの入力に結合され、それにより、ロウアドレスラッチ
ＲＡＤＲ＿Ｌ信号が、ＴｅｓｔＢＳＥＮＳＥ信号によって、図１の従来のＲＤＲ
ＡＭ１０におけるのと同様に生成される。
【００２９】
コアノイズテスト制御回路４４はまた、ＲＤＲＡＭ４０に結合される、または
ＲＤＲＡＭ４０から結合されるデータを当業者に理解されるように圧縮する、従
来のデータ圧縮回路５６を含む。
ＲＤＲＡＭ４０から結合されるデータを当業者に理解されるように圧縮する、従
来のデータ圧縮回路５６を含む。
【００３０】
ノイズテストの間、ＲＤＲＡＭ４０に接続された線およびバスに結合される信
号は、以下の表によって与えられる。
号は、以下の表によって与えられる。
【００３１】
表２
【００３２】
【表２】
ここで、コアノイズテストの間のＲＤＲＡＭ４０の動作が、図４のタイミング
図を参照して説明される。時刻ｔ0の前に、バンクアドレスＰＢＳＥ＜３，２，
０＞が、ＤＱ／ａｄｄｒｅｓｓバスの線３、２および０に対応するアドレス線６
−８印加される。ＲＤＲＡＭ１０には３２個のバンクがあり、従って、バンクを
個別に選択するために５つのアドレスビットが必要であることが思い起こされる
。しかし、３ビットのみを使用してバンクを選択することにより、複数のバンク
が同時に選択され、以下により詳細に説明するように、バンク圧縮が提供される
。アドレスビット４および１が使用されないので、バンクは、以下の表３に指定
される各グループにおいて選択される。
図を参照して説明される。時刻ｔ0の前に、バンクアドレスＰＢＳＥ＜３，２，
０＞が、ＤＱ／ａｄｄｒｅｓｓバスの線３、２および０に対応するアドレス線６
−８印加される。ＲＤＲＡＭ１０には３２個のバンクがあり、従って、バンクを
個別に選択するために５つのアドレスビットが必要であることが思い起こされる
。しかし、３ビットのみを使用してバンクを選択することにより、複数のバンク
が同時に選択され、以下により詳細に説明するように、バンク圧縮が提供される
。アドレスビット４および１が使用されないので、バンクは、以下の表３に指定
される各グループにおいて選択される。
【００３３】
表３
【００３４】
【表３】
バンクを選択するために３つのアドレスビットを使用することによって、２つ
の重要な利点が達成される。１つは、バンクを選択するために使用されなければ
ならないアドレス線の数が低減され、これにより、コアノイズテストを実行する
ために必要なアドレス線の数が低減されることである。アドレス線の数を低減す
ることにより、ＲＤＲＡＭ４０をテストするために古い自動テスト機器を使用す
ることも可能になり得る。第２に、複数のバンクを同時に選択するために３つの
アドレスビットのみを使用することにより、データが、本来的に同時に複数のバ
ンクに書き込まれ、または複数のバンクから読み出されることである。その結果
、各バンクからのデータビットが従来の圧縮回路部の中で組み合わせられ得るの
で、ＲＤＲＡＭ４０に結合される、またはＲＤＲＡＭ４０から結合されるデータ
ビットの数が低減される。データビットの数もまた低減されるので、さらなる線
がアドレスのために解放され（ＤＱ／ａｄｄｒｅｓｓ線は時間多重化されるから
）、古い自動テスト機器がＲＤＲＡＭ４０をテストするために使用されることを
可能にし得る。
の重要な利点が達成される。１つは、バンクを選択するために使用されなければ
ならないアドレス線の数が低減され、これにより、コアノイズテストを実行する
ために必要なアドレス線の数が低減されることである。アドレス線の数を低減す
ることにより、ＲＤＲＡＭ４０をテストするために古い自動テスト機器を使用す
ることも可能になり得る。第２に、複数のバンクを同時に選択するために３つの
アドレスビットのみを使用することにより、データが、本来的に同時に複数のバ
ンクに書き込まれ、または複数のバンクから読み出されることである。その結果
、各バンクからのデータビットが従来の圧縮回路部の中で組み合わせられ得るの
で、ＲＤＲＡＭ４０に結合される、またはＲＤＲＡＭ４０から結合されるデータ
ビットの数が低減される。データビットの数もまた低減されるので、さらなる線
がアドレスのために解放され（ＤＱ／ａｄｄｒｅｓｓ線は時間多重化されるから
）、古い自動テスト機器がＲＤＲＡＭ４０をテストするために使用されることを
可能にし得る。
【００３５】
さらに図３を参照して、アドレス線６−８に印加されるバンクアドレスＰＢＳ
ＥＬ＜３，２，０＞は、時刻ｔ0においてハイに遷移するＴｅｓｔＰＲＥＣＨに
応答してプリチャージされる４つのバンクを指定するために、使用される。以下
に説明するように、引き続いてプリチャージされるバンクは時刻ｔ0において現
れるバンクアドレスよりも１だけ高いバンクアドレスを有するので、バンクアド
レスＰＢＳＥＬ＜３，２，０＞はまた、コアノイズテストの間にプリチャージさ
れるバンクを指定する。
ＥＬ＜３，２，０＞は、時刻ｔ0においてハイに遷移するＴｅｓｔＰＲＥＣＨに
応答してプリチャージされる４つのバンクを指定するために、使用される。以下
に説明するように、引き続いてプリチャージされるバンクは時刻ｔ0において現
れるバンクアドレスよりも１だけ高いバンクアドレスを有するので、バンクアド
レスＰＢＳＥＬ＜３，２，０＞はまた、コアノイズテストの間にプリチャージさ
れるバンクを指定する。
【００３６】
時刻ｔ1の前に、第２のバンクアドレスＣＢＳＥＬ＜３，２，０＞が、アドレ
ス線６−８に印加される。このバンクアドレスは、以下にさらに説明するように
、コアノイズテストの間にセンシングされるべきバンクを指定する。バンクアド
レスＣＢＳＥＬ＜３，２，０＞は、時刻ｔ1においてローに遷移するＴｅｓｔＰ
ＲＥＣＨ信号に応答して、ＲＤＲＡＭ４０にラッチされる。
ス線６−８に印加される。このバンクアドレスは、以下にさらに説明するように
、コアノイズテストの間にセンシングされるべきバンクを指定する。バンクアド
レスＣＢＳＥＬ＜３，２，０＞は、時刻ｔ1においてローに遷移するＴｅｓｔＰ
ＲＥＣＨ信号に応答して、ＲＤＲＡＭ４０にラッチされる。
【００３７】
時刻ｔ2の前に、９ビットのロウアドレスＲＡＤＲ＜８：０＞が、３つの別個
のグループのすべての９つのアドレス線に印加される。すなわち、アドレス線０
上にＲＡＤＲ＜０＞が、アドレス線１−５上にＲＡＤＲ＜５：１＞が、そしてア
ドレス線６−８上にＲＡＤＲ＜８：６＞が印加される。ＴＯレジスタ２４（図３
）におけるコアノイズビットは設定されているが、上述したようにＣＭＤ信号が
引き続いてレジスタ２４を切り換えるように遷移するまでは、Ｃｏｒｅ Ｎｏｉ
ｓｅ＿ｓｅｌ信号は非アクティブハイのままである。マルチプレクサ４８（図３
）は、従って、ロウアドレスラッチ回路２６をＴｅｓｔＢＳＥＮＳＥ信号に結合
し続ける。それゆえ、ＴｅｓｔＢＳＥＮＳＥ信号は、時刻ｔ2において、すべて
のアドレス線上のアドレスをラッチする。
のグループのすべての９つのアドレス線に印加される。すなわち、アドレス線０
上にＲＡＤＲ＜０＞が、アドレス線１−５上にＲＡＤＲ＜５：１＞が、そしてア
ドレス線６−８上にＲＡＤＲ＜８：６＞が印加される。ＴＯレジスタ２４（図３
）におけるコアノイズビットは設定されているが、上述したようにＣＭＤ信号が
引き続いてレジスタ２４を切り換えるように遷移するまでは、Ｃｏｒｅ Ｎｏｉ
ｓｅ＿ｓｅｌ信号は非アクティブハイのままである。マルチプレクサ４８（図３
）は、従って、ロウアドレスラッチ回路２６をＴｅｓｔＢＳＥＮＳＥ信号に結合
し続ける。それゆえ、ＴｅｓｔＢＳＥＮＳＥ信号は、時刻ｔ2において、すべて
のアドレス線上のアドレスをラッチする。
【００３８】
ＴｅｓｔＢＳＥＮＳＥ信号の遷移はまた、ラッチされたロウアドレスに対応す
るロウをその時刻ｔ2においてセンシングさせる。上述したように、ロウのセン
シングは、そのロウの中のカラムについてのデータビットを読み出す前段階であ
る。時刻ｔ2においてロウをセンシングすることにより、引き続くコアノイズテ
ストの間、データビットをそのロウの中のカラムから読み出すことが可能になる
。
るロウをその時刻ｔ2においてセンシングさせる。上述したように、ロウのセン
シングは、そのロウの中のカラムについてのデータビットを読み出す前段階であ
る。時刻ｔ2においてロウをセンシングすることにより、引き続くコアノイズテ
ストの間、データビットをそのロウの中のカラムから読み出すことが可能になる
。
【００３９】
時刻ｔ3の前に、他のバンクアドレスＣＢＳＥＬ＜３，２，０＞が、アドレス
線６−８に印加され、時刻ｔ3においてハイに遷移するＴｅｓｔＢＳＥＮＳＥ信
号に応答してラッチされる。このバンクアドレスは、コアノイズテストの間、デ
ータが引き続いて読み出されるまたは書き込まれるバンクを指定する。従って、
時刻ｔ3において、コアノイズテストの間にアクセスされるロウおよびバンクの
アドレスはラッチされている。
線６−８に印加され、時刻ｔ3においてハイに遷移するＴｅｓｔＢＳＥＮＳＥ信
号に応答してラッチされる。このバンクアドレスは、コアノイズテストの間、デ
ータが引き続いて読み出されるまたは書き込まれるバンクを指定する。従って、
時刻ｔ3において、コアノイズテストの間にアクセスされるロウおよびバンクの
アドレスはラッチされている。
【００４０】
コマンドＣＭＤ信号は、時刻ｔ4においてハイに遷移し、これにより、上述し
たように、ＴＯレジスタ２４（図３）を、Ｃｏｒｅ Ｎｏｉｓｅ＿ｓｅｌ信号を
アクティブローに駆動するように切り換える。マルチプレクサ４８（図３）は、
次いで、ロウアドレスラッチ回路２６をＴｅｓｔＢＳＥＮＳＥ信号から切り離し
、その結果、引き続くＴｅｓｔＢＳＥＮＳＥ信号の遷移は、ロウアドレスをラッ
チしない。時刻ｔ4の前に、９ビットのロウアドレスＲＡＤＲ＜８：０＞が、３
つの別個のグループのすべての９つのアドレス線に印加される。すなわち、アド
レス線０上にＲＡＤＲ＜０＞が、アドレス線１−５上にＲＡＤＲ＜５：１＞が、
そしてアドレス線６−８上にＲＡＤＲ＜８：６＞が印加される。時刻ｔ4におい
てハイに遷移するコマンドＣＭＤ信号は、これらのすべての線上のアドレスをラ
ッチする。以下に説明するように、ｔ4においてラッチされたロウアドレスに対
応するロウは、コアノイズテストの間にセンシングされる。
たように、ＴＯレジスタ２４（図３）を、Ｃｏｒｅ Ｎｏｉｓｅ＿ｓｅｌ信号を
アクティブローに駆動するように切り換える。マルチプレクサ４８（図３）は、
次いで、ロウアドレスラッチ回路２６をＴｅｓｔＢＳＥＮＳＥ信号から切り離し
、その結果、引き続くＴｅｓｔＢＳＥＮＳＥ信号の遷移は、ロウアドレスをラッ
チしない。時刻ｔ4の前に、９ビットのロウアドレスＲＡＤＲ＜８：０＞が、３
つの別個のグループのすべての９つのアドレス線に印加される。すなわち、アド
レス線０上にＲＡＤＲ＜０＞が、アドレス線１−５上にＲＡＤＲ＜５：１＞が、
そしてアドレス線６−８上にＲＡＤＲ＜８：６＞が印加される。時刻ｔ4におい
てハイに遷移するコマンドＣＭＤ信号は、これらのすべての線上のアドレスをラ
ッチする。以下に説明するように、ｔ4においてラッチされたロウアドレスに対
応するロウは、コアノイズテストの間にセンシングされる。
【００４１】
コアノイズテストは、時刻ｔ5において起こる。この時刻に、ＴｅｓｔＰＲＥ
ＣＨ信号はハイに遷移し、ＲＤＲＡＭ４０の４つのバンクをプリチャージする。
上述したように、プリチャージされるバンクは、時刻ｔ0において以前にプリチ
ャージされたバンクのバンクアドレスよりも１だけ高い数字のバンクアドレスを
有するバンクである。従って、コアノイズテストの間、プリチャージされるべき
バンクを指定する目的でアドレスをＲＤＲＡＭ４０に印加するために、ＤＱ／ａ
ｄｄｒｅｓｓ線１２、１４のいずれをも使用する必要はない。
ＣＨ信号はハイに遷移し、ＲＤＲＡＭ４０の４つのバンクをプリチャージする。
上述したように、プリチャージされるバンクは、時刻ｔ0において以前にプリチ
ャージされたバンクのバンクアドレスよりも１だけ高い数字のバンクアドレスを
有するバンクである。従って、コアノイズテストの間、プリチャージされるべき
バンクを指定する目的でアドレスをＲＤＲＡＭ４０に印加するために、ＤＱ／ａ
ｄｄｒｅｓｓ線１２、１４のいずれをも使用する必要はない。
【００４２】
コアノイズテストの間にアクセスされるロウを指定するロウアドレスは、時刻
ｔ2においてラッチされ、アクセスされるべきロウを含むバンクを指定するバン
クアドレスは、時刻ｔ3においてラッチされたことが思い起こされる。時刻ｔ5の
前に、６ビットのカラムアドレスＣＡＤＲ＜５：０＞が、アドレス線０とアドレ
ス線１−５とに、２つのグループで印加される。このカラムアドレスは、時刻ｔ 2 およびｔ3にそれぞれ指定された４つのバンクの各ロウの中のカラムにアクセス
するために使用される。カラムアドレスＣＡＤＲ＜５：０＞は、時刻ｔ2におい
てラッチされたロウアドレスに独立であり、従って、そのロウアドレスから異な
り得ることに留意することが重要である。従って、図１の従来のＲＤＲＡＭ１０
とは異なり、図２を参照して説明したように、コアノイズテストの間に読み出し
または書き込みメモリアクセスを実行する際に、ロウ／カラム依存性はない。
ｔ2においてラッチされ、アクセスされるべきロウを含むバンクを指定するバン
クアドレスは、時刻ｔ3においてラッチされたことが思い起こされる。時刻ｔ5の
前に、６ビットのカラムアドレスＣＡＤＲ＜５：０＞が、アドレス線０とアドレ
ス線１−５とに、２つのグループで印加される。このカラムアドレスは、時刻ｔ 2 およびｔ3にそれぞれ指定された４つのバンクの各ロウの中のカラムにアクセス
するために使用される。カラムアドレスＣＡＤＲ＜５：０＞は、時刻ｔ2におい
てラッチされたロウアドレスに独立であり、従って、そのロウアドレスから異な
り得ることに留意することが重要である。従って、図１の従来のＲＤＲＡＭ１０
とは異なり、図２を参照して説明したように、コアノイズテストの間に読み出し
または書き込みメモリアクセスを実行する際に、ロウ／カラム依存性はない。
【００４３】
コアノイズテストの間に起こる最終的なイベントは、４つのバンクの中のロウ
をセンシングすることである。センシングされるべきロウを指定するロウアドレ
スは、時刻ｔ4においてラッチされたことが思い起こされる。時刻ｔ5の前に、圧
縮されたバンクアドレスＣＢＳＥＬ＜３，２，０＞が、アドレス線６−８に印加
される。遷移するＴｅｓｔＢＳＥＮＳＥ信号は、時刻ｔ5において現れる圧縮さ
れたバンクアドレスに対応する４つのバンクのそれぞれの中の、時刻ｔ4におい
てラッチされたロウアドレスに対応するロウのセンシングを引き起こす。しかし
、従来のＲＤＲＡＭ１０とは異なり、マルチプレクサ４８（図３）がロウアドレ
スラッチ回路２６をＴｅｓｔＢＳＥＮＳＥ信号から切り離しているので、Ｔｅｓ
ｔＢＳＥＮＳＥ信号は、ＤＱ／ａｄｄｒｅｓｓ線に現れるアドレスをラッチさせ
ないことに留意されたい。従って、どのＤＱ／ａｄｄｒｅｓｓ線も、コアノイズ
テストの間にセンシングされるべきロウに対応するロウアドレスを印加するため
に必要ではない。その結果、比較的少ない信号線を使用して、ＲＤＲＡＭ４０上
でコアノイズテストを実行することが可能であり、これにより、より古い自動テ
スト機器を使用することが潜在的に可能になる。
をセンシングすることである。センシングされるべきロウを指定するロウアドレ
スは、時刻ｔ4においてラッチされたことが思い起こされる。時刻ｔ5の前に、圧
縮されたバンクアドレスＣＢＳＥＬ＜３，２，０＞が、アドレス線６−８に印加
される。遷移するＴｅｓｔＢＳＥＮＳＥ信号は、時刻ｔ5において現れる圧縮さ
れたバンクアドレスに対応する４つのバンクのそれぞれの中の、時刻ｔ4におい
てラッチされたロウアドレスに対応するロウのセンシングを引き起こす。しかし
、従来のＲＤＲＡＭ１０とは異なり、マルチプレクサ４８（図３）がロウアドレ
スラッチ回路２６をＴｅｓｔＢＳＥＮＳＥ信号から切り離しているので、Ｔｅｓ
ｔＢＳＥＮＳＥ信号は、ＤＱ／ａｄｄｒｅｓｓ線に現れるアドレスをラッチさせ
ないことに留意されたい。従って、どのＤＱ／ａｄｄｒｅｓｓ線も、コアノイズ
テストの間にセンシングされるべきロウに対応するロウアドレスを印加するため
に必要ではない。その結果、比較的少ない信号線を使用して、ＲＤＲＡＭ４０上
でコアノイズテストを実行することが可能であり、これにより、より古い自動テ
スト機器を使用することが潜在的に可能になる。
【００４４】
コアノイズテストは、ＤＱ／ａｄｄｒｅｓｓ線１２、１４上のアドレスおよび
データを多重化することなく実行されることにも留意すべきである。その結果、
テストは、従来のＲＤＲＡＭ１０をテストすることに比較して、著しく速いペー
スで進められ得る。さらに、アドレスおよびデータの多重化は、ＲＤＲＡＭ４０
とインタフェースするために多くの数の信号線を使用することなく回避される。
ＲＤＲＡＭ４０において起こるアドレスおよびデータ圧縮のために、インタフェ
ース線のこの低減が容易になる。
データを多重化することなく実行されることにも留意すべきである。その結果、
テストは、従来のＲＤＲＡＭ１０をテストすることに比較して、著しく速いペー
スで進められ得る。さらに、アドレスおよびデータの多重化は、ＲＤＲＡＭ４０
とインタフェースするために多くの数の信号線を使用することなく回避される。
ＲＤＲＡＭ４０において起こるアドレスおよびデータ圧縮のために、インタフェ
ース線のこの低減が容易になる。
【００４５】
図５は、図３のＲＤＲＡＭ４０のテストを示すブロック図である。ＲＤＲＡＭ
４０は、従来の設計の自動テスタ６０に結合されている。テスタ６０は、ＲＤＲ
ＡＭ４０のＤＱＡ＜３：０＞およびＤＱＢ＜６，３：０＞線に結合された９ビッ
トのアドレスバスＡＤＲと、ＲＤＲＡＭ４０のＤＱＡ＜５：４＞およびＤＱＢ＜
５：４＞線に結合された４ビットのデータバスＤＱと、ＲＤＲＡＭ４０のＲＱ線
に結合された８ビットのＲＱバスとを含み、また、ＲＤＲＡＭ４０の制御線に結
合された制御バスを含む。テスタ６０は、図４に示されるタイプのような適切な
信号をＲＤＲＡＭ４０に印加し、ＲＤＲＡＭ４０からのデータを受け取る。テス
タ６０は、次いで、ＲＤＲＡＭ４０から受け取ったデータを比較し、データが無
効であるかどうかを判定する。データが無効であることは、ＲＤＲＡＭ４０の欠
陥を示す。
４０は、従来の設計の自動テスタ６０に結合されている。テスタ６０は、ＲＤＲ
ＡＭ４０のＤＱＡ＜３：０＞およびＤＱＢ＜６，３：０＞線に結合された９ビッ
トのアドレスバスＡＤＲと、ＲＤＲＡＭ４０のＤＱＡ＜５：４＞およびＤＱＢ＜
５：４＞線に結合された４ビットのデータバスＤＱと、ＲＤＲＡＭ４０のＲＱ線
に結合された８ビットのＲＱバスとを含み、また、ＲＤＲＡＭ４０の制御線に結
合された制御バスを含む。テスタ６０は、図４に示されるタイプのような適切な
信号をＲＤＲＡＭ４０に印加し、ＲＤＲＡＭ４０からのデータを受け取る。テス
タ６０は、次いで、ＲＤＲＡＭ４０から受け取ったデータを比較し、データが無
効であるかどうかを判定する。データが無効であることは、ＲＤＲＡＭ４０の欠
陥を示す。
【００４６】
図６は、ＲＤＲＡＭ４０を含むコンピュータシステムを示すブロック図である
。コンピュータシステム１００は、特定の計算またはタスクを実行する特定のソ
フトウェアの実行等の種々の計算機能を実行するプロセッサ１０２を含む。プロ
セッサ１０２は、プロセッサバス１０４を含む。プロセッサバス１０４は、通常
、アドレスバス１０６と、制御バス１０８と、データバス１１０とを含む。さら
に、コンピュータシステム１００は、オペレータがコンピュータシステム１００
とインタフェースするのを可能にするための、キーボードまたはマウス等の、プ
ロセッサ１０２に結合された１以上の入力デバイス１１４を含む。典型的に、コ
ンピュータシステム１００はまた、プロセッサ１０２に結合された１以上の出力
デバイス１１６を含む。そのような出力デバイスは、典型的に、プリンタまたは
映像端末である。１以上のデータ格納デバイス１１８もまた、通常、プロセッサ
１０２に結合され、データを格納し、または外部格納媒体（図示せず）からデー
タを検索する。典型的なデータ格納デバイス１１８の例は、ハードディスクおよ
びフロッピー（登録商標）ディスク、テープカセットおよびコンパクトディスク
読み出し専用メモリ（ＣＤ−ＲＯＭ）を含む。プロセッサ１０２はまた、典型的
に、通常スタティックランダムアクセスメモリ（「ＳＲＡＭ」）であるキャッシ
ュメモリ１２６に結合され、また、メモリコントローラ１３０を介してＲＤＲＡ
Ｍ４０に結合される。メモリコントローラ１３０は、通常、ＲＤＲＡＭ４０に結
合するように適応されているＤＱ／ＡｄｄｒｅｓｓおよびＲＱバス１０６と、信
号線１０８とを含む。
。コンピュータシステム１００は、特定の計算またはタスクを実行する特定のソ
フトウェアの実行等の種々の計算機能を実行するプロセッサ１０２を含む。プロ
セッサ１０２は、プロセッサバス１０４を含む。プロセッサバス１０４は、通常
、アドレスバス１０６と、制御バス１０８と、データバス１１０とを含む。さら
に、コンピュータシステム１００は、オペレータがコンピュータシステム１００
とインタフェースするのを可能にするための、キーボードまたはマウス等の、プ
ロセッサ１０２に結合された１以上の入力デバイス１１４を含む。典型的に、コ
ンピュータシステム１００はまた、プロセッサ１０２に結合された１以上の出力
デバイス１１６を含む。そのような出力デバイスは、典型的に、プリンタまたは
映像端末である。１以上のデータ格納デバイス１１８もまた、通常、プロセッサ
１０２に結合され、データを格納し、または外部格納媒体（図示せず）からデー
タを検索する。典型的なデータ格納デバイス１１８の例は、ハードディスクおよ
びフロッピー（登録商標）ディスク、テープカセットおよびコンパクトディスク
読み出し専用メモリ（ＣＤ−ＲＯＭ）を含む。プロセッサ１０２はまた、典型的
に、通常スタティックランダムアクセスメモリ（「ＳＲＡＭ」）であるキャッシ
ュメモリ１２６に結合され、また、メモリコントローラ１３０を介してＲＤＲＡ
Ｍ４０に結合される。メモリコントローラ１３０は、通常、ＲＤＲＡＭ４０に結
合するように適応されているＤＱ／ＡｄｄｒｅｓｓおよびＲＱバス１０６と、信
号線１０８とを含む。
【００４７】
本発明の種々の実施形態および利点が上の説明で述べられてきたものの、上記
の開示は例示的に過ぎず、詳細における変更がなされ得、なおかつそのような変
更が本発明の幅広い原理の範囲内に留まり得ることが理解される。例えば、上述
した構成要素の多くは、種々の回路を使用して実施され得、また、同時にアクセ
スされるＲＤＲＡＭ４０のバンクの数等の詳細は、所望により変更され得る。従
って、本発明は、特許請求の範囲のみによって限定されるべきである。
の開示は例示的に過ぎず、詳細における変更がなされ得、なおかつそのような変
更が本発明の幅広い原理の範囲内に留まり得ることが理解される。例えば、上述
した構成要素の多くは、種々の回路を使用して実施され得、また、同時にアクセ
スされるＲＤＲＡＭ４０のバンクの数等の詳細は、所望により変更され得る。従
って、本発明は、特許請求の範囲のみによって限定されるべきである。
【図１】
選択された内部構成要素およびＲＤＲＡＭへの信号インタフェースを示す、従
来のＲＤＲＡＭのブロック図である。
来のＲＤＲＡＭのブロック図である。
【図２】
図１のＲＤＲＡＭの従来のコアノイズテストを示すタイミング図である。
【図３】
図１のＲＤＲＡＭに結合されたコアノイズテスト制御回路を示す、本発明に従
うＲＤＲＡＭの１つの実施形態のブロック図である。
うＲＤＲＡＭの１つの実施形態のブロック図である。
【図４】
本発明の１つの実施形態に従う、図３のＲＤＲＡＭのコアノイズテストの１つ
の実施形態を示すタイミング図である。
の実施形態を示すタイミング図である。
【図５】
従来の自動テスト機器でテストされる図３のＲＤＲＡＭを示すブロック図であ
る。
る。
【図６】
図３のＲＤＲＡＭを含むコンピュータシステムのブロック図である。
【手続補正書】
【提出日】平成１４年１月１７日（２００２．１．１７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０１Ｒ 31/28 Ｂ
Ｖ
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ
，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，
ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ
Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ
，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，
ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，
ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，Ｃ
Ｎ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ
，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，
ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，Ｋ
Ｒ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ
，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，
ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，Ｓ
Ｉ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ
，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ
(72)発明者 ブラウン， ブライアン エル．
アメリカ合衆国 テキサス 75013， ア
レン， シャイアン ドライブ 807
(72)発明者 マイ， タン ケイ．
アメリカ合衆国 テキサス 75075， プ
レーノ， コットンウッド プレイス
177
Ｆターム(参考） 2G132 AA08 AK07 AL00 AL09
5L106 AA01 DD03 DD04 DD06 DD11
GG05
5M024 AA91 BB05 BB17 BB40 DD04
DD20 DD73 DD79 JJ10 LL01
MM02 MM04 MM10 PP01 PP02
PP07
Claims (31)
- 【請求項１】 多重化されたデータ／アドレスバスと、ロウセンス制御信号
を含むそれぞれの制御信号を受け取るように適応した複数の入力端子とを有する
ラムバスダイナミックランダムアクセスメモリ（「ＲＤＲＡＭ」）において、該
ＲＤＲＡＭは、該ロウセンス制御信号の第１の遷移に応答して該データ／アドレ
スバスの少なくとも一部に印加されるロウアドレスをラッチするロウアドレスラ
ッチ回路と、該ラッチされたロウアドレスに対応するメモリセルのロウを該ロウ
センス制御信号の該第１の遷移に応答してセンシングさせるロウセンス制御回路
とを含み、該ＲＤＲＡＭにコアノイズテストを実行する方法であって、 該コアノイズテストを実行する前に、該ロウアドレスラッチ回路を該ロウセン
ス制御入力端子から切り離すステップと、 該コアノイズテストを実行する前に、該ロウアドレスラッチ回路を該ロウセン
ス制御信号が印加されている制御端子とは別の第１の制御入力端子に結合するス
テップと、 該コアノイズテストの前に、該ＲＤＲＡＭの該データ／アドレスバスの少なく
とも一部の上で、該ロウアドレスラッチ回路にロウアドレスを印加するステップ
であって、該ロウアドレスは、該コアノイズテストの間にセンシングされるべき
メモリセルのロウに対応する、ステップと、 該コアノイズテストの間にセンシングされるべき該ロウに対応する該ロウアド
レスが該データ／アドレスバス上に現れている間に、第１の制御信号を該第１の
制御入力端子に結合するステップであって、該第１の制御信号は、該ロウアドレ
スを該ロウアドレスラッチの中でラッチさせる、ステップと、 該コアノイズテストの間に、該ＲＤＲＡＭの中のメモリセルのバンクをプリチ
ャージするステップと、 該コアノイズテストの間に、該コアノイズテストの前にセンシングされたメモ
リセルのロウのカラムの中のメモリセルにアクセスするステップであって、アク
セスされる該メモリセルは、該ＲＤＲＡＭのデータ／アドレスバスの少なくとも
一部に印加されるカラムアドレスによって指定される、ステップと、 該コアノイズテストの間に、該ロウセンス制御信号の該第１の遷移を該ＲＤＲ
ＡＭの制御入力端子に印加するステップであって、該ロウセンス制御信号の該第
１の遷移は、該ロウセンス制御回路に、該ラッチされたロウアドレスに対応する
メモリセルのロウをセンシングさせる、ステップと を包含する、方法。 - 【請求項２】 前記コアノイズテストの間にアクセスされるメモリセルのカ
ラムを指定するために前記ＲＤＲＡＭのデータ／アドレスバスの少なくとも一部
にアドレスを印加する前記ステップは、前記ＲＤＲＡＭのデータ／アドレスバス
の少なくとも一部に、該コアノイズテストの間にアクセスされるべきメモリセル
を含むメモリセルのロウに対応するロウアドレスとは異なるアドレスを印加する
ステップを包含する、請求項１に記載の方法。 - 【請求項３】 前記コアノイズテストの間にアクセスされるメモリセルのカ
ラムを指定するために前記ＲＤＲＡＭのデータ／アドレスバスの少なくとも一部
にアドレスを印加する前記ステップは、該コアノイズテストの間に該アドレスを
印加するステップを包含する、請求項１に記載の方法。 - 【請求項４】 前記コアノイズテストの間に前記ＲＤＲＡＭのデータ／アド
レスバスの少なくとも一部にバンクアドレスを印加するステップをさらに包含し
、該バンクアドレスは、該コアノイズテストの間にセンシングされるべきメモリ
セルのロウを含むバンクに対応する、請求項１に記載の方法。 - 【請求項５】 前記コアノイズテストの前に前記ＲＤＲＡＭのデータ／アド
レスバスの少なくとも一部にバンクアドレスを印加するステップをさらに包含し
、該バンクアドレスは、該コアノイズテストの間にアクセスされるべきメモリセ
ルを含むバンクに対応する、請求項１に記載の方法。 - 【請求項６】 前記ロウセンス制御信号の第２の遷移に応答して、前記コア
ノイズテストの間にアクセスされるべきメモリセルを含むバンクに対応する前記
バンクアドレスをラッチするステップをさらに包含する、請求項５に記載の方法
。 - 【請求項７】 前記ロウセンス制御信号の前記第１の遷移は、該ロウセンス
制御信号の立ち下がりエッジを含み、該ロウセンス制御信号の前記第２の遷移は
、該ロウセンス制御信号の立ち上がりエッジを含む、請求項６に記載の方法。 - 【請求項８】 前記コアノイズテストの前にセンシングされたメモリセルの
ロウのカラムの中のメモリセルにアクセスする前記ステップは、前記データ／ア
ドレスバスの一部の上のデータを、該データ／アドレスバスの他の部分の上のア
ドレスを前記ＲＤＲＡＭに結合するのと同時に、該ＲＤＲＡＭに、または該ＲＤ
ＲＡＭから結合するステップを包含する、請求項１に記載の方法。 - 【請求項９】 前記コアノイズテストの前にセンシングされたメモリセルの
ロウのカラムの中のメモリセルにアクセスする前記ステップは、同時に、前記Ｒ
ＤＲＡＭの複数のメモリセルからのデータをデータ圧縮回路に結合し、該データ
圧縮回路からの、該複数のメモリセルから結合された該データを示すデータを該
データ圧縮回路に結合するステップを包含する、請求項１に記載の方法。 - 【請求項１０】 前記データ／アドレスバスの少なくとも一部の上のバンク
アドレスを前記ＲＤＲＡＭに印加するステップをさらに包含し、該バンクアドレ
スは、前記コアノイズテストの間にプリチャージされ、アクセスされ、センシン
グされるメモリセルのバンクを指定する、請求項１に記載の方法。 - 【請求項１１】 バンクアドレスを前記ＲＤＲＡＭに印加する前記ステップ
は、複数のバンクを指定するバンクアドレスを該ＲＤＲＡＭに印加するステップ
を包含し、これにより、前記コアノイズテストの間に、メモリセルの複数のバン
クがプリチャージされ、アクセスされ、センシングされる、請求項１０に記載の
方法。 - 【請求項１２】 多重化されたデータ／アドレスバスと、それぞれの制御信
号を受け取るように適応した複数の入力端子とを有するラムバスダイナミックラ
ンダムアクセスメモリ（「ＲＤＲＡＭ」）において、該ＲＤＲＡＭにコアノイズ
テストを実行する方法であって、 第１のバンクアドレスと第１のロウアドレスとを該ＲＤＲＡＭの該データ／ア
ドレスバスの少なくとも一部に印加するステップであって、該第１のロウアドレ
スは、該コアノイズテストの間にセンシングされるべき、該第１のバンクアドレ
スによって指定された各バンクにおけるメモリセルのロウを指定する、ステップ
と、 該コアノイズテストの間に、該第１のバンクアドレスおよび該第１のロウアド
レスによって指定される該ロウをセンシングするステップと、 該コアノイズテストの間に、該ＲＤＲＡＭの中のメモリセルの少なくとも１つ
のバンクをプリチャージするステップと、 第２のバンクアドレスと、第２のロウアドレスと、カラムアドレスとを該ＲＤ
ＲＡＭの該データ／アドレスバスの少なくとも一部に印加するステップであって
、該第２のバンクアドレスはメモリセルの複数のバンクを指定し、該第２のロウ
アドレスは、該コアノイズテストの間にアクセスされるべき、該カラムアドレス
によって指定されるカラムを含む各バンクの中のメモリセルのロウを指定する、
ステップと、 該コアノイズテストの間に、該カラムアドレスと、該第２のバンクアドレスと
、該第２のロウアドレスとによって指定されたメモリセルにアクセスするステッ
プと を包含する方法。 - 【請求項１３】 前記第１のバンクアドレスおよび前記第１のロウアドレス
を前記ＲＤＲＡＭの前記データ／アドレスバスの少なくとも一部に印加する前記
ステップは、前記コアノイズテストの前に該第１のロウアドレスを該データ／ア
ドレスバスに印加し、該コアノイズテストの間に該第１のバンクアドレスを該デ
ータ／アドレスバスに印加するステップを包含する、請求項１２に記載の方法。 - 【請求項１４】 前記第２のバンクアドレスと、前記第２のロウアドレスと
、前記カラムアドレスとを前記ＲＤＲＡＭの前記データ／アドレスバスの少なく
とも一部に印加する前記ステップは、前記コアノイズテストの前に該第２のロウ
および該第２のバンクアドレスを該データ／アドレスバスに印加し、該コアノイ
ズテストの間に該カラムアドレスを該データ／アドレスバスに印加するステップ
を包含する、請求項１２に記載の方法。 - 【請求項１５】 前記カラムアドレスを前記データ／アドレスバスに印加す
る前記ステップは、前記ＲＤＲＡＭの該データ／アドレスバスに印加された前記
第２のロウアドレスとは異なるカラムアドレスを該ＲＤＲＡＭの該データ／アド
レスバスに印加するステップを包含する、請求項１２に記載の方法。 - 【請求項１６】 多重化されたデータ／アドレスバスと、それぞれの制御信
号を受け取るように適応した複数の入力端子とを有するラムバスダイナミックラ
ンダムアクセスメモリ（「ＲＤＲＡＭ」）において、該ＲＤＲＡＭをテストする
方法であって、該データ／アドレスバスの一部の上のデータを、該データ／アド
レスバスの他の部分の上のアドレスを該ＲＤＲＡＭに結合するのと同時に、該Ｒ
ＤＲＡＭに、または該ＲＤＲＡＭから結合するステップを包含する、方法。 - 【請求項１７】 データを前記ＲＤＲＡＭに、または該ＲＤＲＡＭから結合
する前記ステップは、メモリセルのロウのカラムの中のメモリセルにアクセスす
るステップを包含する、請求項１６に記載の方法。 - 【請求項１８】 メモリセルのロウのカラムの中のメモリセルにアクセスす
る前記ステップは、同時に、前記ＲＤＲＡＭの複数のメモリセルからのデータを
データ圧縮回路に結合し、該データ圧縮回路からの、該複数のメモリセルから結
合された該データを示すデータを該データ圧縮回路に結合するステップを包含す
る、請求項１７に記載の方法。 - 【請求項１９】 前記データ／アドレスバスの少なくとも一部の上のバンク
アドレスを前記ＲＤＲＡＭに印加するステップをさらに包含し、該バンクアドレ
スは、該ＲＤＲＡＭをテストする間にプリチャージされ、アクセスされ、センシ
ングされるメモリセルのバンクを指定する、請求項１６に記載の方法。 - 【請求項２０】 バンクアドレスを前記ＲＤＲＡＭに印加する前記ステップ
は、複数のバンクを指定するバンクアドレスを該ＲＤＲＡＭに印加するステップ
を包含し、これにより、該ＲＤＲＡＭをテストする間に、メモリセルの複数のバ
ンクが同時にプリチャージされ、アクセスされ、センシングされる、請求項１９
に記載の方法。 - 【請求項２１】 ラムバスダイナミックランダムアクセスメモリ（「ＲＤＲ
ＡＭ」）であって、 メモリセルのアレイと、 多重化されたデータ／アドレスバスと、 それぞれの制御信号を受け取るように適応した複数の入力端子であって、該複
数の入力端子は、ロウセンス制御信号を受け取る第１の入力端子を含む、複数の
入力端子と、 該入力端子の１つに印加された制御信号に応答して、該データ／アドレスバス
の少なくとも一部に印加されたロウアドレスをラッチするように構成されたロウ
アドレスラッチ回路と、 該ロウアドレスラッチおよび該第１の入力端子に結合されたロウセンス制御回
路であって、該ロウセンス制御回路は、該ロウセンス制御信号に応答して、該ロ
ウアドレスラッチ回路にラッチされた該ロウアドレスに対応する、該アレイの中
のメモリセルのロウをセンシングするように構成された、ロウセンス制御回路と
、 該データ／アドレスバスの少なくとも一部に印加されたカラムアドレスに対応
する、該アレイの中のメモリセルのカラムにアクセスするように構成されたカラ
ムセンシング回路と、 データバスポートと該メモリセルのアレイとの間でデータを結合するように構
成されたデータパス回路と、 該第１の入力端子と、異なる制御信号を受け取るように適応した第２の入力端
子とに該ロウアドレスラッチを択一的に結合するように構成されたテスト制御回
路であって、該テスト制御回路は、該ＲＤＲＡＭの通常動作の間は、該ロウアド
レスラッチ回路を該第１の入力端子に結合するように構成され、コアノイズテス
トを実行する前に、該ロウアドレスラッチ回路を該第２の入力端子に結合するよ
うに構成されている、テスト制御回路と を備えた、ＲＤＲＡＭ。 - 【請求項２２】 前記テスト制御回路に結合されたモードレジスタをさらに
備え、該モードレジスタは、コアノイズ信号を生成し、該コアノイズ信号は、コ
アノイズテストが、該テスト制御回路に、前記ロウアドレスラッチを前記第２の
入力端子に結合させることを示す、請求項２１に記載のＲＤＲＡＭ。 - 【請求項２３】 前記第２の入力端子は、ＣＭＤ信号を受け取るように適応
した入力端子を含む、請求項２１に記載のＲＤＲＡＭ。 - 【請求項２４】 前記テスト制御回路は、 マルチプレクサであって、前記ＲＤＲＡＭの前記第１の入力端子に結合された
第１の入力と、該ＲＤＲＡＭの前記第２の入力端子に結合された第２の入力と、
前記ロウアドレスラッチ回路に結合された出力と、該マルチプレクサに、該出力
を該第１の入力または該第２の入力のいずれかに結合させる制御信号を受け取る
制御入力とを有する、マルチプレクサと、 該マルチプレクサの該制御入力に結合された論理回路であって、該論理回路は
、該マルチプレクサに、該ＲＤＲＡＭの通常動作の間は該マルチプレクサの出力
を該第１の入力に結合させ、前記コアノイズテストを実行する前に該マルチプレ
クサの出力を該第２の入力に結合させる制御信号を生成する、論理回路と を含む、請求項２１に記載のＲＤＲＡＭ。 - 【請求項２５】 多重化されたデータ／アドレスバスと、それぞれの制御信
号を受け取るように適応した複数の入力端子とを有するＲＤＲＡＭをテストする
テストシステムであって、該テストシステムは、 該ＲＤＲＡＭの該データ／アドレスバスの第１の部分に結合され、該ＲＤＲＡ
Ｍにバンク、ロウおよびカラムアドレスを結合する、アドレスバスと、 該ＲＤＲＡＭの該データ／アドレスバスの第２の部分に結合され、該ＲＤＲＡ
Ｍに、または該ＲＤＲＡＭからデータを結合する、データバスであって、該デー
タ／アドレスバスの該第２の部分は、該データ／アドレスバスの該第１の部分と
は異なる、データバスと を備え、 該テストシステムは、制御信号を該ＲＤＲＡＭの該入力端子に印加するように
構成され、該ＲＤＲＡＭにデータを印加するか、または該ＲＤＲＡＭからデータ
を受け取るのと同時に、アドレスをＤＲＡＭに印加するように構成されている、
テストシステム。 - 【請求項２６】 前記テストシステムは、前記ＲＤＲＡＭのコアノイズテス
トを実行するように構成されている、請求項２５に記載のテストシステム。 - 【請求項２７】 前記ＲＤＲＡＭは、該ＲＤＲＡＭから読み出された、また
は該ＲＤＲＡＭに書き込まれるデータを圧縮するように構成され、前記テストシ
ステムは、該ＲＤＲＡＭの複数のバンクを指定するバンクアドレスを該ＲＤＲＡ
Ｍに印加するように構成されている、請求項２５に記載のテストシステム。 - 【請求項２８】 コンピュータシステムであって、 プロセッサバスを有するプロセッサと、 該プロセッサバスを介して該プロセッサに結合され、データが該コンピュータ
システムに入力されることを可能にするように適応した入力デバイスと、 該プロセッサバスを介して該プロセッサに結合され、データが該コンピュータ
システムから出力されることを可能にするように適応した出力デバイスと、 プロセッサバスに結合され、データが格納されることを可能にするように適応
したラムバスダイナミックランダムアクセスメモリ（「ＲＤＲＡＭ」）と を備え、該ＲＤＲＡＭは、 メモリセルのアレイと、 多重化されたデータ／アドレスバスと、 それぞれの制御信号を受け取るように適応した複数の入力端子であって、該複
数の入力端子は、ロウセンス制御信号を受け取る第１の入力端子を含む、複数の
入力端子と、 該入力端子の１つに印加された制御信号に応答して、該データ／アドレスバス
の少なくとも一部に印加されたロウアドレスをラッチするように構成されたロウ
アドレスラッチ回路と、 該ロウアドレスラッチおよび該第１の入力端子に結合されたロウセンス制御回
路であって、該ロウセンス制御回路は、該ロウセンス制御信号に応答して、該ロ
ウアドレスラッチ回路にラッチされた該ロウアドレスに対応する、該アレイの中
のメモリセルのロウをセンシングするように構成された、ロウセンス制御回路と
、 該データ／アドレスバスの少なくとも一部に印加されたカラムアドレスに対応
する、該アレイの中のメモリセルのカラムにアクセスするように構成されたカラ
ムセンシング回路と、 データバスポートと該メモリセルのアレイとの間でデータを結合するように構
成されたデータパス回路と、 該第１の入力端子と、異なる制御信号を受け取るように適応した第２の入力端
子とに該ロウアドレスラッチを択一的に結合するように構成されたテスト制御回
路であって、該テスト制御回路は、該ＲＤＲＡＭの通常動作の間は、該ロウアド
レスラッチ回路を該第１の入力端子に結合するように構成され、コアノイズテス
トを実行する前に、該ロウアドレスラッチ回路を該第２の入力端子に結合するよ
うに構成されている、テスト制御回路と を含む、コンピュータシステム。 - 【請求項２９】 前記ＲＤＲＡＭは、前記テスト制御回路に結合されたモー
ドレジスタをさらに含み、該モードレジスタは、コアノイズ信号を生成し、該コ
アノイズ信号は、コアノイズテストが、該テスト制御回路に、前記ロウアドレス
ラッチを前記第２の入力端子に結合させることを示す、請求項２８に記載のコン
ピュータシステム。 - 【請求項３０】 前記ＲＤＲＡＭの前記第２の入力端子は、ＣＭＤ信号を受
け取るように適応した入力端子を含む、請求項２８に記載のコンピュータシステ
ム。 - 【請求項３１】 前記テスト制御回路は、 マルチプレクサであって、前記ＲＤＲＡＭの前記第１の入力端子に結合された
第１の入力と、該ＲＤＲＡＭの前記第２の入力端子に結合された第２の入力と、
前記ロウアドレスラッチ回路に結合された出力と、該マルチプレクサに、該出力
を該第１の入力または該第２の入力のいずれかに結合させる制御信号を受け取る
制御入力とを有する、マルチプレクサと、 該マルチプレクサの該制御入力に結合された論理回路であって、該論理回路は
、該マルチプレクサに、該ＲＤＲＡＭの通常動作の間は該マルチプレクサの出力
を該第１の入力に結合させ、前記コアノイズテストを実行する前に該マルチプレ
クサの出力を該第２の入力に結合させる制御信号を生成する、論理回路と を含む、請求項２８に記載のコンピュータシステム。
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