JPH11508392A

JPH11508392A - メモリ装置のトラッキング回路

Info

Publication number: JPH11508392A
Application number: JP9538230A
Authority: JP
Inventors: シャーリー、ブライアン・エム
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1996-04-23
Filing date: 1997-04-23
Publication date: 1999-07-21
Also published as: KR20000010592A; KR100323173B1; EP0895639A1; US5831909A; US5936895A; DE69705118T2; DE69705118D1; US5657277A; AU2736497A; WO1997040498A1; EP0895639B1

Abstract

(57)【要約】メモリ回路に用いられるトラッキング回路が開示されている。このトラッキング回路は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）におけるワード線電圧をモニタすべく使用可能であり、模擬ワード線信号をディジット線平衡化バイアス電圧と比較するコンパレータ回路を含む。平衡化バイアス電圧は、メモリ列回路或は線形抵抗電圧ディバイダの内の何れかを用いて生成される。

Description

【発明の詳細な説明】メモリ装置のトラッキング回路発明の技術分野本発明は、一般的には、メモリ装置に関し、特に本発明はメモリ装置に設けられているトラッキング回路に関する。発明の背景ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等のメモリ装置は、典型的には、逐次操作を実行して、一定の操作は先行する事象が完了するまで開始させることができない。先行事象が完了されたことを保証するために、「タイムアウト(中断)」回路が用いることができ、引き続く事象の開始を遅延することになる。動作中、第１事象の始動がタイムアウト回路を励起し、所定時間後にそのタイムアウト回路が第２事象の始動を可能とする。このタイプの回路はメモリ回路の幾つかの必須要件を満たす一方で、電圧、温度、並びに製造における全ての変化又は変動が考慮されたことを保証すべく、最悪例の中断（タイムアウト）を用いなければならない。よって、欲せざる待機時間が、第１事象の終了と引き続く第２事象の始動との間にしばしば経験される。トラッキング(tracking)回路をメモリ装置内に含ませることができ、タイムアウト回路の結果として経験される待機時間を低減することで、メモリ装置をより効率的に動作させることが可能である。トラッキング回路は内部信号をモニタして、事象が発生したことを決定する。例えば、ＤＲＡＭメモリ・セルは、典型的には、それぞれが複数である行及び列を有するアレイ状に配列されている。データは、ワード線と云われる行を励起することでメモリから読取られ、該ワード線はその行に対応するメモリ・セルをアレイの列を画成するディジット線に接続する。センス増幅器等の内部回路が用いられて、それらディジット線上の電圧変化を検出する。ご理解して頂けるように、センス増幅器回路はメモリ・セルがディジット線に接続されるまでは励起されるべきではない。メモリ・セルがディジット線に完全に接続されたことを保証すべく、ワード線信号がトラッキング回路でモニタされる。図１ａは、ワード線励起信号を受信すべく接続された入力（Ｖ_in）を有するインバータ６を用いるワード線トラッキング回路５を示す。このインバータの出力は、ワード線の抵抗及び容量特性を模擬すべく設計された接続線を介してスイッチング回路７に接続されている。図１ｂのトラッキング回路８は、インバータと、入力が約１／２Ｖ_ccになると切換わるスイッチング回路と示す。図１ａ及び図１ｂのスイッチング回路の出力は、メモリ読取り中に実行される操作を開始すべく用いられている。図１ａ及び図１ｂのトラッキング回路は、電圧、温度、或はメモリ装置の製造及び動作中に生ずるプロセス条件における変化又は変動を正確にはトラッキングしない。上述した理由、そして本明細書を読んで理解した当業者には明らかとなるであろう下述する他の理由のために、ワード線信号を広範な変数にわたって正確にトラッキングするトラッキング回路が当業界で要望されている。発明の概要トラッキング回路に拘わる上述の問題及びその他の問題は本発明によって対処され、それらは以下の明細書を読んで検討することによって理解されるであろう。ここで説明されるトラッキング回路は、メモリ装置内のワード線信号を正確にトラッキングするものである。特に本発明は、第１入力及び第２入力を有するコンパレータ回路を備えるメモリ装置のトラッキング回路を記載又は説明するものである。コンパレータ回路は、ワード線信号が所定電圧に到達するときを指示する出力信号を提供する。トラッキング回路は、第１入力に接続されたワード線模擬回路と、バイアス電圧をコンパレータ回路に提供して外部電圧供給における変動を調整するために第２入力に接続されたバイアス回路とを更に備える。バイアス回路はディジット線模擬回路を備えることができ、該ディジット線模擬回路は一対のダミー・ディジット線と、メモリセル・アクセス装置とを備える。代替的には、バイアス回路は、前記第２入力に接続された一方のノードと、下方電圧レベルに接続された第２ノードとを有する第１線形抵抗を具備すると共に、前記第２入力に接続された一方のノードと、上方電圧レベルに接続された第２ノードとを有する第２線形抵抗を具備することができる。代替実施例において、トラッキング回路は、ワード線模擬回路に接続された第１入力と、所定内部電圧に接続された第２入力とを有する第２コンパレータを具備すると共に、前記第１及び第２コンパレータ回路に接続された第１入力を有して、ワード線信号が所定電圧に到達したことを指示する出力信号を提供する論理ゲートを具備する。他の代替実施例において、説明されるメモリ装置は、上方電圧レベルを有する外部電圧供給を受取る電圧供給入力、行及び列に配列された複数のメモリセル、並びに、これら複数のメモリセルとディジット線との間に接続された複数のアクセス装置を備える。複数のワード線は前記複数のアクセス装置に接続されている。複数のワード線はワード線信号を通信して、複数のアクセス装置を選択的に励起する。メモリは、ワード線信号のトラッキングを為して、該ワード線信号が所定電圧レベルに到達したことを指示する出力を提供するトラッキング回路を更に備える。このトラッキング回路は、第１入力及び第２入力、該第１入力に接続されたワード線模擬回路、並びに、前記第２入力に接続されて前記第１コンパレータにバイアス電圧を提供するバイアス回路を備える。更なる他の実施例において、メモリ装置からのデータを読取る方法が説明されている。この方法は、バイアス回路を用いて、温度及び電圧供給の変動にわたってディジット線平衡化電圧に近似したバイアス電圧を提供する段階と、ワード線信号を前記バイアス電圧と比較する段階と、前記ワード線信号が前記バイアス電圧を上回る所定電圧差に到達した際に出力信号を提供する段階と、の諸段階を含む。図面の簡単な説明図１ａは、先行技術に係るトラッキング回路の概略図である。図１ｂは、他の先行技術に係るトラッキング回路の概略図である。図２は、本発明を組み入れているダイナミック・メモリのブロック線図である。図３は、図２のメモリのディジット線対の概略図である。図４は、図２及び図３のメモリ動作のタイミング線図である。図５は、本発明に係るトラッキング回路の一実施例を示す。図６は、図５のトラッキング回路の動作を示すグラフである。図７は、本発明に係るトラッキング回路の他の実施例を示す。図８は、図７のコンパレータの概略線図である。図９は、本発明に係るトラッキング回路の他の実施例を示す。発明の詳細な説明好適実施例の以下の詳細な説明のおいて、この明細書の一部を形成すると共に、本発明が実施され得る例示目的の特定の好適実施例が示されている添付図面が参照される。これら実施例は当業者が本発明を実施できるように充分詳細に説明されており、理解して頂きたいことは、その他の実施例も利用可能であること、そして、論理的、機械的、並びに、電気的な各種変更が本発明の精神及び範囲から逸脱することなく為し得ることである。以下の詳細な説明は、それ故に、限定的意味合いで解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ定義される。図２は、本発明の特徴を組み入れているＤＲＡＭ１０の簡略化されたブロック線図を示す。このメモリ装置は、パーソナルコンピュータのマイクロプロセッサ等のプロセッサ１２に接続可能である。メモリ装置１は、それぞれが複数のメモリセルから成る複数の行及び列を有するメモリ・アレイ１４を含む。列デコーダ１６及び行デコーダ１８が設けられて、プロセッサ１２によってアドレス通信線２８を介して提供されるアドレス信号に応じて、メモリ・アレイにアクセスを為す。データ通信は、Ｉ／Ｏバッファ回路２２及びデータ通信線２６（ＤＱ）を介して行われる。内部制御回路２０は、プロセッサ１２によって制御線２４を介して提供するコマンドに応じてメモリ・アレイにアクセスを為す。制御線は行アドレス・ストローブ（ＲＡＳ^*）、列アドレス・ストローブ（ＣＡＳ^*）、書込みイネーブル（ＷＥ^*）、並びに、出力イネーブル（ＯＥ^*）を含むことができる。この内部制御回路２０は、以下に詳細に説明するトラッキング回路をも含む。外部電源がメモリに電力を提供し、Ｖccとしてここでは呼称する上方電圧を有する。図３は、メモリ１０におけるアレイ１４の一部の概略線図である。当業者に知られているように、ディジット線３０及び３１はメモリセル３８をＩ／Ｏバッファ回路２２に接続させるために用いられて外部プロセッサとの通信を為す。各メモリセル３８はアクセス・トランジスタ３６に接続されている。アクセス・トランジスタのゲートはワード線３４に接続されている。ディジット線３０及び３１はｐ‐センス増幅回路４０と、絶縁トランジスタ４２を介して共有ｎ‐センス増幅回路４４とに接続されている。これらセンス増幅回路４０及び４４は、励起信号Ｐ‐ラッチ及びＮ-ラッチをそれぞれ有する交差接続されたトランジスタを備える。図２及び図３のメモリは、本発明の理解のためのＤＲＡＭの一般的な説明を提供すべく企図されたものであって、ＤＲＡＭの特徴全ての詳細な議論は提供されていない。図４のタイミング線図を参照すると、メモリセル３８からデータを読取る方法が説明されている。時点Ｔ１で、ディジット線３０及び３１は、好ましくは１／２Ｖccの所定電圧レベルで平衡化されている。ディジット線を平衡化すべく使用される方法は、対抗する電力レール(power rails)まで予めドライブされたこれら２つのディジット線を相互に短絡することを含むことができる。結果的な平衡化電圧は約１／２Ｖccとなる。代替的には、平衡化回路を用いることができ、これがディジット線を内部電圧に接続する。そうした内部電圧の１つはやはり約１／２ＶccであるＤＶＣ２と呼称されるが、ディジット線を短絡することによって引き出される平衡化電圧と異なっていてもよい。ある種のメモリ装置においては、複数の平衡化方法が組合せて使用される。時点Ｔ２で、ワード線信号がワード線３４で高へ遷移し始める。ワード線信号は、好ましくは、ポンプド(pumped)電圧又はＶpccとして知られる、Ｖccよりも大きな上方電圧レベルを有する。理解して頂けるように、ワード線は高い抵抗性及び容量性の双方を有する。それ故に、ワード線の上昇時間はワード線の電気的特性に依存する。更に単一シリコン・ウェハー上の集積回路によって経験されると共に、製造ロット間で経験される処理変数は、ある範囲の可能性あるワード線動作特性を生ずる。アクセス・トランジスタ３６は、ワード線電圧の増大に伴ってメモリセルをディジット線に接続し始める。即ち、ワード線信号が０ボルト（接地）よりも大きなｎ‐チャネル閾値電圧（Ｖt）になって、もしメモリセル３８が放電していればディジット線は電圧に関して低減し始める。もしメモリセルがディジット線平衡化電圧（１／２Ｖcc）よりも大きい電圧を保存又は記憶していれば、ワード線が時点Ｔ３で示されるように平衡化電圧よりも大きいＶt（約１／２Ｖcc＋Ｖt）となると、アクセス・トランジスタはディジット線をメモリセルに接続する。これら双方の場合は図４に示されているが、１つのみのディジット線がメモリ読取り動作中に電圧を変化させることになる。時点Ｔ４で、Ｎ‐ラッチ信号が低へ遷移して最低電圧を有するディジット線をより低い電力レール（接地）へ駆動（ドライブ）する。時点Ｔ５で、Ｐ‐ラッチ信号が高へ遷移して相補的なディジット線をより高い電力レール（Ｖcc）へ駆動する。メモリセルからのデータ読取りに必要とされる時間を最少化すべく、ｎ‐センス増幅器４４のＮ‐ラッチ信号は、メモリセルがディジット線に完全に接続されると直ぐにストローブされるべきである。即ち、時点Ｔ３及びＴ４間の時間差をゼロまで低減させるべきである。時点Ｔ３は、ワード線信号がディジット線平衡化レベルよりも大きな閾値電圧となった時点に対応する。しかしながら、上述したようにワード線がこの電圧に到達するときを予測することは、供給電圧、温度、並びに製造に関連する変化によって全メモリ回路に対して不可能である。それ故に、トラッキング回路がメモリ１０の制御回路２０内に含まされて、これがワード線電圧が好ましくは１／２Ｖcc＋Ｖtである所定電圧レベルに到達した際にアクティブな出力信号を提供する。トラッキング回路図５は、模擬回路５１、コンパレータ５２、並びにバイアス回路５４を含むトラッキング回路５０を示す。バイアス回路は、図３を参照して上述されたものと同様に、一対のディジット線、アクセス・トランジスタ、並びにセンス増幅器を有しているメモリ・アレイ１４の列として製作される。この列回路は、絶縁回路４２及びメモリセル３８をも含むことができる。バイアス回路５４におけるディジット線の内の１つは、コンパレータ５２における入力の内の１つと接続されている。それ故に、バイアス電圧は、メモリ・アレイ・ディジット線の平衡化電圧と同等であり、そしてそれの正確なトラッキングを為す。理解して頂けるように、バイアス回路５４は、ダミー回路として設けられている非動作列である。コンパレータの第２入力は、入力５５に接続されたゲートを有するトランジスタ５８に接続されている。入力はインバータ５６にも接続されている。インバータ５６の出力は接続線６２を介してトランジスタ６０のゲートに接続されている。接続線６２はメモリ装置におけるワード線の電気的特性を模して製作され、抵抗及びキャパシタのネットワークとして図５に示されている。動作中、図５に示されるトラッキング回路は、ワード線がディジット線平衡化電圧よりも大きなｎ‐チャネル閾値電圧である際に高へ遷移する出力信号６４を提供する。模擬回路５１はコンパレータの入力Ａ上に、トランジスタ６０のゲートよりも小さな閾値電圧である信号を維持する（ワード信号を模している）。入力信号５５は、ワード線が励起されると生成される内部信号であり、行デコード回路によって提供され得る。入力５５に提供される入力信号は通常高であるので、コンパレータの入力Ａはトランジスタ５８を介して低に保持される。入力信号が、ワード線信号が励起されことを示す低へ遷移すると、インバータ回路５６は線６２をＶccpへ駆動し始める。トランジスタ６０のゲート上の信号は、図６においてラベル６１で示されるように線６２の電気的特性に依存する上昇時間を有する。コンパレータの入力Ａの電圧が入力Ｂのバイアス電圧を越えると、コンパレータの出力６４は高へ遷移して、Ｎ‐ラッチ信号のストロービング等の読取り動作を開始する。理解して頂けるように、入力５５上に提供された入力信号は行デコーダを用いて生成され得る。更に行ドライバ回路はインバータ５６と代替可能である。図５のトラッキング回路は、バイアス回路５４のレイアウトの故にその履行には相当大きな半導体面積を必要とする。図７に示されるようなより小さな面積を必要とする代替実施例は、電圧ディバイダとして配列された一対の整合線形抵抗６６を備えるバイアス回路５４を含む。これら抵抗の値は、コンパレータの入力Ｂ上のバイアス電圧がディジット線平衡化電圧（約１／２Ｖcc）に設定されるように選択される。これら抵抗は整合されているので、プロセス変動に影響されることがない。更にこれら抵抗は線的であるために、電圧及び温度の変動に影響されることがない。この回路の動作は図５の回路と同様であり、図６に示されている通りである。図８は、コンパレータ５２用に使用することができるＤＣバイアス差動対回路を示している。その出力は、通常、トランジスタ６３を介して低へ引っ張られる。しかしながら、入力Ａが入力Ｂを越えると、トランジスタ６５は励起されて、出力が高へ引っ張られる。図９で参照されるように、追加的なコンパレータ回路６８を図８のトラッキング回路に追加することができる。約１／２Ｖccである内部電圧（ＤＶＣ２）がコンパレータ６８用のバイアス電圧として用いられる。両コンパレータの出力はＮＡＮＤゲート７０を介して送られて、最悪の場合のトリップ点(trip point)を提供することを保証する出力を提供する。この実施例は、上述した平衡化方法を組合せて使用することを可能とする。即ち、幾つかのメモリ装置はディジット線対を相互に短絡し、引き続いてディジット線をＤＶＣ２等の内部電圧供給源に接続する。もし供給電圧における変動があれば、これら２つの方法によってもたらさせる平衡化電圧は僅かに異なることになる。図９の２つのコンパレータ回路を用いることによって、平衡化レベルにおける何等かの差が補償される。この回路の出力は図５及び図７のトラッキング回路の出力の逆なる。コンパレータ６８は、コンパレータ５２の一実施例で用いられた同一の差動対回路であり得る。ＤＶＣ２は内部電圧を表わす１つであると共に、平衡化のために用いられる別の内部電圧と代替可能である。結論ここに説明されたトラッキング回路は、ワード線信号が所定電圧レベルに到達したことを指示する。トラッキング回路は、温度、電圧、並びに製造の変化又は変動にわたってワード線信号の正確なトラッキングを為す。トラッキング回路は、ワード線信号をディジット線平衡化バイアス電圧と比較するコンパレータ回路を具備する。平衡化バイアス電圧は、メモリ列回路或は線形抵抗電圧ディバイダの内の何れかを用いて生成可能である。追加的な回路が説明されており、それがＤＶＣ２等の内部電圧が多重比較用のバイアス回路内に含まれることを可能としている。以上、特定の実施例が図示され説明されたが、当業者であればご理解して頂けるように、同一目的を達成すべく計算された任意の構成が図示された特定の実施例と代替可能である。この出願は本発明のあらゆる適合例或は変形例をも網羅するように意図されている。それ故に、この発明は請求の範囲のみらならず、その均等物によっても限定されることが明確に意図されている。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９８年４月２１日【補正内容】モニタされる。図１ａは、ワード線励起信号を受信すべく接続された入力（Ｖ_in）を有するインバータ６を用いるワード線トラッキング回路５を示す。このインバータの出力は、ワード線の抵抗及び容量特性を模擬すべく設計された接続線を介してスイッチング回路７に接続されている。図１のトラッキング回路８は、インバータと、入力が約１／２Ｖccになると切換わるスイッチング回路と示す。図１及び図１ｂのスイッチング回路の出力は、メモリ読取り中に実行される操作を開始すべく用いられている。図１ａ及び図１ｂのトラッキング回路は、電圧、温度、或はメモリ装置の製造及び動作中に生ずるプロセス条件における変化又は変動を正確にはトラッキングしない。また、遅延回路の説明としては″Compensating Delay Ele ment for Clock Generation in a Memory Device″と題する米国特許第５，４２４，９８５号（１９９５年６月１３日発行）を参照のこと。上述した理由、そして本明細書を読んで理解した当業者には明らかとなるであろう下述する他の理由のために、ワード線信号を広範な変数にわたって正確にトラッキングするトラッキング回路が当業界で要望されている。発明の概要トラッキング回路に拘わる上述の問題及びその他の問題は本発明によって対処され、それらは以下の明細書を読んで検討することによって理解されるであろう。ここで説明されるトラッキング回路は、メモリ装置内のワード線信号を正確にトラッキングするものである。特に本発明は、第１入力及び第２入力を有するコンパレータ回路を備えるメモリ装置のトラッキング回路を記載又は説明するものである。コンパレータ回路は、ワード線信号が所定電圧に到達するときを指示する出力信号を提供する。トラッキング回路は、第１入力に接続されたワード線模擬回路と、バイアス電圧をコンパレータ回路に提供して外部電圧供給における変動を調整するために第２入力に接続されたバイアス回路とを更に備える。バイアス回路はディジット線模擬回路を備えることができ、該ディジット線模擬回路は一対のダミー・ディジット線と、メモリセル・アクセス装置とを備える。代替的には、バイアス回路は、前記第２入力に接続された一方のノードと、下方電圧レベルに接続された第２ノードとを有する第１線形抵抗を具備すると共に、前記第２入力に接続された一方のノードと、上方電圧レベルに接続された第２ノ図６は、図５のトラッキング回路の動作を示すグラフである。図７は、本発明に係るトラッキング回路の他の実施例を示す。図８は、図７のコンパレータの概略線図である。図９は、本発明に係るトラッキング回路の他の実施例を示す。発明の詳細な説明好適実施例の以下の詳細な説明のおいて、この明細書の一部を形成すると共に、本発明が実施され得る例示目的の特定の好適実施例が示されている添付図面が参照される。これら実施例は当業者が本発明を実施できるように充分詳細に説明されており、理解して頂きたいことは、その他の実施例も利用可能であること、そして、論理的、機械的、並びに、電気的な各種変更が本発明から逸脱することなく為し得ることである。以下の詳細な説明は、それ故に、限定的意味合いで解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ定義される。図２は、本発明の特徴を組み入れているＤＲＡＭ１０の簡略化されたブロック線図を示す。このメモリ装置は、パーソナルコンピュータのマイクロプロセッサ等のプロセッサ１２に接続可能である。メモリ装置１は、それぞれが複数のメモリセルから成る複数の行及び列を有するメモリ・アレイ１４を含む。列デコーダ１６及び行デコーダ１８が設けられて、プロセッサ１２によってアドレス通信線２８を介して提供されるアドレス信号に応じて、メモリ・アレイにアクセスを為す。データ通信は、Ｉ／Ｏバッファ回路２２及びデータ通信線２６（ＤＱ）を介して行われる。内部制御回路２０は、プロセッサ１２によって制御線２４を介して提供するコマンドに応じてメモリ・アレイにアクセスを為す。制御線は行アドレス・ストローブ(ＲＡＳ^*)、列アドレス・ストローブ(ＣＡＳ^*)、書込みイネーブル（ＷＥ^*）、並びに、出力イネーブル（ＯＥ^*）を含むことができる。この内部制御回路２０は、以下に詳細に説明するトラッキング回路をも含む。外部電源がメモリに電力を提供し、Ｖccとしてここでは呼称する上方電圧を有する。図３は、メモリ１０におけるアレイ１４の一部の概略線図である。当業者に知られているように、ディジット線３０及び３１はメモリヤル３８をＩ／Ｏバッファ回路２２に接続させるために用いられて外部プロセッサとの通信を為す。各メ請求の範囲１．メモリ装置のトラッキング回路（５０）であって、第１入力及び第２入力を有して、ワード線信号が所定電圧に到達したことを指示する出力信号（６４）を提供する第１コンパレータ（５２）と、前記第１入力に接続されたワード線模擬回路（５１）と、前記第２入力に接続されて、前記第１コンパレータ回路にバイアス電圧を提供して外部電圧供給に関しての変化を調整するバイアス回路（５４）と、を備えることを特徴とするメモリ装置のトラッキング回路。２．前記バイアス回路が、一対のディジット線（３０，３１）及びメモリセル・アクセス装置（３６）を備えるディジット線模擬回路を具備する、請求項１に記載のメモリ装置のトラッキング回路。３．前記バイアス回路が、前記第２入力に接続された一方のノードを有すると共に、より低い電圧レベルに接続された第２ノードを有する第１線形抵抗（６６）と、前記第２入力に接続された一方のノードを有すると共に、より高い電圧レベルに接続された第２ノードを有する第２線形抵抗（６６）と、を具備する、請求項１に記載のメモリ装置のトラッキング回路。４．前記ワード線模擬回路に接続された第１入力を有すると共に、所定内部電圧に接続された第２入力を有する第２コンパレータ回路（６８）と、前記第１コンパレータに接続された第１入力と、前記第２コンパレータ回路に接続された第２入力とを有して、ワード線信号が所定電圧に到達したことを指示する出力信号を提供する論理ゲート（７０）と、を更に備える、請求項１に記載のメモリ装置のトラッキング回路。５．前記ワード線模擬回路が、アクティブなワード線信号を受信してそのアクティブなワード線信号に応じて出力信号を駆動するドライバ回路（５６）と、前記第１コンパレータの前記第１入力に接続されたトランジスタ（６０）と、ワード線と実質的に同等な電気的特性を有すると共に、前記トランジスタのゲートと前記ドライバ回路との間に接続されている通信線（６２）と、を具備する、請求項１に記載のメモリ装置のトラッキング回路。６．前記ワード線模擬回路が、前記第１コンパレータの前記第１入力に接続されて、該第１入力を前記アクティブなワード線信号に応じて前記バイアス電圧よりも小さな電圧ポテンシャルに接続するスイッチ（５８）を更に具備する、請求項５に記載のメモリ装置のトラッキング回路。７．前記第１コンパレータがｄｃバイアス差動対回路を具備する、請求項１に記載のメモリ装置のトラッキング回路。８．メモリ装置に設けられた、請求項１に記載のメモリ装置のトラッキング回路であって、上方電圧レベルを有する外部電圧供給を受取るための電圧供給入力と、行及び列の形態で配列された複数のメモリセル（１４）と、前記複数のメモリヤル（３８）とディジット線（３０）との間に接続された複数のアクセス装置（３６）と、前記複数のアクセス装置に接続され、該複数のアクセス装置を選択的に励起すべくワード線信号を通信する複数のワード線（３４）と、を備えるメモリ装置のトラッキング回路。９．前記ワード線信号が、前記外部電圧供給の上方電圧レベルよりも大きな上方電圧レベルを有する、請求項８に記載のメモリ装置のトラッキング回路。１０．前記所定電圧レベルが、ディジット線平衡化電圧＋ｎ‐チャネル・トランジスタ閾値電圧と同等である、請求項８に記載のメモリ装置のトラッキング回路。１１．前記ディジット線平衡化電圧が、前記外部電圧供給の上方電圧レベルの半分と同等である、請求項１０に記載のメモリ装置のトラッキング回路。１２．前記メモリ装置がダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）である、請求項８に記載のメモリ装置のトラッキング回路。１３．前記バイアス回路が、一対のディジット線と、メモリセル・アクセス装置とを有するディジット線摸擬回路を具備する、請求項８に記載のメモリ装置のトラッキング回路。１４．前記バイアス回路が、前記第２入力に接続された一方のノードを有すると共に、下方電圧レベルに接続された第２ノードを有する第１線形抵抗（６６）と、前記第２入力に接続された一方のノードを有すると共に、上方電圧レベルに接続された第２ノードを有する第２線形抵抗（６６）と、を具備する、請求項８に記載のメモリ装置のトラッキング回路。１５．前記ワード線摸擬回路に接続された第１入力を有すると共に、所定内部電圧に接続された第２入力を有する第２コンパレータ（６８）と、前記第１コンパレータに接続された第１入力と、前記第２コンパレータ回路に接続された第２入力とを有して、ワード線信号が所定電圧に到達したことを指示する出力信号を提供する論理ゲート（７０）と、を更に備える、請求項１４に記載のメモリ装置のトラッキング回路。１６．メモリ装置からのデータを読取る方法であって、バイアス回路（５４）を用いて、温度及び電圧供給変動にわたってディジット線平衡化電圧に近似したバイアス電圧を提供する段階と、ワード線信号を前記バイアス電圧と比較する段階と、前記ワード線信号が前記バイアス電圧を上回る所定電圧差に到達した際に出力信号を提供する段階と、の諸段階を含むことを特徴とする方法。１７．前記バイアス回路が、一対のディジット線（３０，３１）と、メモリセル・アクセス装置（３６）とを具備するディジット線模擬回路を具備する、請求項１６に記載の方法。１８．前記バイアス回路が、下方外部電圧レベルに接続された一方のノードを有する第１線形抵抗（６６）と、前記第１線形抵抗の前記第２ノードに接続された一方のノードを有すると共に、上方外部電圧レベルに接続された第２ノードを有する第２線形抵抗（６６）と、を具備する、請求項１６に記載の方法。１９．前記所定電圧差が、前記バイアス電圧を上回るトランジスタ閾値電圧である、請求項１６に記載の方法。２０．前記メモリ装置が上方電圧を有する外部電圧供給を受取り、前記バイアス電圧が前記上方電圧の約半分である、請求項１９に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ

Claims

【特許請求の範囲】１．メモリ装置のトラッキング回路であって、第１入力及び第２入力を有して、ワード線信号が所定電圧に到達したことを指示する出力信号を提供する第１コンパレータと、前記第１入力に接続されたワード線模擬回路と、前記第２入力に接続されて、前記第１コンパレータ回路にバイアス電圧を提供して外部電圧供給に関しての変化を調整するバイアス回路と、を備えるメモリ装置のトラッキング回路。２．前記バイアス回路が、一対のディジット線及びメモリセル・アクセス装置を備えるディジット線模擬回路を具備する、請求項１に記載のメモリ装置のトラッキング回路。３．前記バイアス回路が、前記第２入力に接続された一方のノードを有すると共に、より低い電圧レベルに接続された第２ノードを有する第１線形抵抗と、前記第２入力に接続された一方のノードを有すると共に、より高い電圧レベルに接続された第２ノードを有する第２線形抵抗と、を具備する、請求項１に記載のメモリ装置のトラッキング回路。４．前記ワード線模擬回路に接続された第１入力を有すると共に、所定内部電圧に接続された第２入力を有する第２コンパレータ回路と、前記第１コンパレータに接続された第１入力と、前記第２コンパレータ回路に接続された第２入力とを有して、ワード線信号が所定電圧に到達したことを指示する出力信号を提供する論理ゲートと、を更に備える、請求項１に記載のメモリ装置のトラッキング回路。５．前記ワード線模擬回路が、アクティブなワード線信号を受信してそのアクティブなワード線信号に応じて出力信号を駆動するドライバ回路と、前記第１コンパレータの前記第１入力に接続されたトランジスタと、ワード線と実質的に同等な電気的特性を有すると共に、前記トランジスタのゲートと前記ドライバ回路との間に接続されている通信線と、を具備する、請求項１に記載のメモリ装置のトラッキング回路。６．前記ワード線模擬回路が、前記第１コンパレータの前記第１入力に接続されて、該第１入力を前記アクティブなワード線信号に応じて前記バイアス電圧よりも小さな電圧ポテンシャルに接続するスイッチを更に具備する、請求項５に記載のメモリ装置のトラッキング回路。７．前記第１コンパレータがｄｃバイアス差動対回路を具備する、請求項１に記載のメモリ装置のトラッキング回路。８．メモリ装置であって、上方電圧レベルを有する外部電圧供給を受取るための電圧供給入力と、行及び列の形態で配列された複数のメモリセルと、前記複数のメモリセルとディジット線との間に接続された複数のアクセス装置と、前記複数のアクセス装置に接続され、該複数のアクセス装置を選択的に励起すべくワード線信号を通信する複数のワード線と、前記ワード線信号のトラッキングを為して、該ワード線信号が所定電圧レベルに到達したことを指示する出力を提供するトラッキング回路であり、第１入力及び第２入力、該第１入力に接続されたワード線模擬回路、並びに、前記第２入力に接続されて前記第１コンパレータ回路にバイアス電圧を提供するバイアス回路を具備するトラッキング回路と、を備えるメモリ装置。９．前記ワード線信号が、前記外部電圧供給の上方電圧レベルよりも大きな上方電圧レベルを有する、請求項８に記載のメモリ装置。１０．前記所定電圧レベルが、ディジット線平衡化電圧＋ｎ‐チャネル・トランジスタ閾値電圧と同等である、請求項８に記載のメモリ装置。１１．前記ディジット線平衡化電圧が、前記外部電圧供給の上方電圧レベルの半分と同等である、請求項１０に記載のメモリ装置。１２．前記メモリ装置がダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）である、請求項８に記載のメモリ装置。１３．前記バイアス回路が、一対のディジット線と、メモリセル・アクセス装置とを有するディジット線模擬回路を具備する、請求項８に記載のメモリ装置。１４．前記バイアス回路が、前記第２入力に接続された一方のノードを有すると共に、下方電圧レベルに接続された第２ノードを有する第１線形抵抗と、前記第２入力に接続された一方のノードを有すると共に、上方電圧レベルに接続された第２ノードを有する第２線形抵抗と、を具備する、請求項８に記載のメモリ装置。１５．前記ワード線模擬回路に接続された第１入力を有すると共に、所定内部電圧に接続された第２入力を有する第２コンパレータと、前記第１コンパレータに接続された第１入力と、前記第２コンパレータ回路に接続された第２入力とを有して、ワード線信号が所定電圧に到達したことを指示する出力信号を提供する論理ゲートと、を更に備える、請求項１４に記載のメモリ装置。１６．メモリ装置からのデータを読取る方法であって、バイアス回路を用いて、温度及び電圧供給変動にわたってディジット線平衡化電圧に近似したバイアス電圧を提供する段階と、ワード線信号を前記バイアス電圧と比較する段階と、前記ワード線信号が前記バイアス電圧を上回る所定電圧差に到達した際に出力信号を提供する段階と、の諸段階を含む方法。１７．前記バイアス回路が、一対のディジット線とメモリセル・アクセス装置とを具備するディジット線模擬回路を具備する、請求項１６に記載の方法。１８．前記バイアス回路が、下方外部電圧レベルに接続された一方のノードを有する第１線形抵抗と、前記第１線形抵抗の前記第２ノードに接続された一方のノードを有すると共に、上方外部電圧レベルに接続された第２ノードを有する第２線形抵抗と、を具備する、請求項１６に記載の方法。１９．前記所定電圧差が、前記バイアス電圧を上回るトランジスタ閾値電圧である、請求項１６に記載の方法。２０．前記メモリ装置が上方電圧を有する外部電圧供給を受取り、前記バイアス電圧が前記上方電圧の約半分である、請求項１９に記載の方法。