KR20000010592A - 메모리 장치 트랙킹 회로 - Google Patents

메모리 장치 트랙킹 회로 Download PDF

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마이클 엘. 린치
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Abstract

메모리 장치용 트랙킹 회로가 기술되어 있다. 트랙킹 회로는 다이내믹 랜덤 액세스 메모리(DRAM)에서 워드 라인 전압을 모니터하기 위해서 사용될 수 있고 시뮬레이트된 워드 라인 신호를 디지트 라인 평형 바이어스 전압과 비교하는 비교기 회로를 포함한다. 평형 바이어스 전압은 메모리 열 회로 또는 선형 저항 전압 분배기 중 하나를 이용하여 생성된다.

Description

메모리 장치 트랙킹 회로
다이내믹 랜덤 액세스 메모리(DRAM)와 같은 메모리 장치는 전형적으로 순차 동작을 실행하여 이전 이벤트가 완료될 때까지 어떤 동작도 시작될 수 없다. 이전 이벤트가 종료되었음을 보증하기 위해서, "타임아웃(time-out)" 회로가 순차 회로의 초기화를 지연시키는데 사용될 수 있다. 제1 이벤트의 시작이 타임아웃 회로를 활성화시키는 동작에서, 선정된 시간 후 타임아웃 회로는 제2 이벤트의 시작을 인에이블시킨다. 이런 종류의 회로가 메모리 장치의 필요성의 일부를 충족시키지만, 전압, 온도 및 제조상의 모든 변수를 고려하였다는 것을 보장하기 위해서 최악의 경우의 타임아웃이 사용되어야 한다. 그러므로, 제1 이벤트의 종료와 다음의 제2 이벤트의 시작 사이에 바람직하지 않는 대기 시간이 흔히 존재한다.
타임아웃 회로의 결과로서 생기는 대기 시간을 줄임으로써 메모리 장치가 보다 효율적으로 동작하도록 트랙킹 회로가 메모리 장치 내에 포함될 수 있다. 트랙킹 회로는 이벤트가 발생한 때를 결정하기 위해서 내부 신호를 모니터 한다. 예를 들어, DRAM 메모리 셀은 전형적으로 행과 열을 갖는 어레이로 배열된다. 워드 라인이라 불리는 행을 활성화함으로써 데이터가 메모리로부터 판독되고, 이 행은 이 행에 대응하는 메모리 셀을 어레이의 열을 한정하는 디지트 라인(digit line)에 연결한다. 센스 증폭기와 같은 내부 회로가 디지트 라인의 전압 변화를 검출하기 위해서 사용된다. 메모리 셀이 디지트 라인에 연결될 때까지 센스 증폭기 회로가 활성화되어서는 안된다는 것을 알 수 있을 것이다. 메모리 셀이 디지트 라인에 완전히 연결되었다는 것을 보증하기 위해서, 워드 라인 신호가 트랙킹 회로에 의해 모니터된다.
도 1a는 워드 라인 활성화 신호를 수신하도록 연결된 입력(Vin)을 갖는 인버터(6)를 사용하는 워드 라인 트랙킹 회로(5)를 도시한다. 인버터의 출력은 워드 라인의 저항 및 정전 용량의 특성을 시뮬레이트하도록 설계된 커플링 라인을 통해 스위칭 회로(7)에 연결된다. 도 1b의 트랙킹 회로(8)는 인버터, 및 입력이 약 1/2 Vcc 일 때 스위치하는 스위칭 회로를 포함한다. 도 1a 및 1b의 스위칭 회로의 출력은 메모리 판독 동안 실행된 동작을 초기화하는데 사용된다. 도 1a 및 1b의 트랙킹 회로는 메모리 장치의 제조 및 동작 중에 발생하는 전압, 온도, 또는 공정 조건에서의 변화를 정확하게 추적하지 않는다.
상술한 이유로, 그리고 본 명세서를 읽고 이해하는 당업자에게 명백할 후술될 다른 이유로, 넓은 범위의 변수에 대해 워드 라인 신호를 정확하게 추적하는 트랙킹 회로가 요구된다.
<발명의 요약>
트랙킹 회로가 갖는 상술한 문제와 다른 문제들이 본 발명에 의해 해결되고, 다음의 명세서를 읽고 연구함으로써 이해될 것이다. 메모리 장치에서 워드 라인 신호를 정확히 추적하는 트랙킹 회로가 설명된다.
특히, 본 발명은 제1 입력과 제2 입력을 갖는 비교기 회로를 포함하는 메모리 장치 트랙킹 회로를 설명한다. 비교기 회로는 워드 라인 신호가 선정된 전압에 도달할 때를 나타내는 출력 신호를 생성한다. 트랙킹 회로는 제1 입력에 연결된 워드 라인 시뮬레이션 회로와, 외부 전압 전원에서의 변화를 조정하는 비교기 회로에 바이어스 전압을 공급하기 위해서 제2 입력에 연결된 바이어스 회로를 더 포함한다.
바이어스 회로는 디지트 라인 시뮬레이션 회로가 한 쌍의 더미 디지트 라인들을 포함하는 디지트 라인 시뮬레이션 회로와, 메모리 셀 액세스 장치를 포함할 수 있다. 바이어스 회로는 제2 입력에 연결된 제1 노드와 보다 하위 전압 레벨에 연결된 제2 노드를 갖는 제1 선형 저항과, 제2 입력에 연결된 제1 노드와 보다 상위 전압 레벨에 연결된 제2 노드를 갖는 제2 선형 저항을 교대로 포함할 수 있다.
교체 실시예에서, 트랙킹 회로는 워드 라인 시뮬레이션 회로에 연결된 제1 입력과 선정된 내부 전압에 연결된 제2 입력을 갖는 제2 비교기 회로와, 워드 라인 신호가 선정된 전압에 도달할 때를 나타내는 출력 신호를 생성하기 위해 제1 및 제2 비교기 회로에 연결된 제1 입력을 갖는 논리 게이트를 포함할 수 있다.
다른 실시예에서, 상위 전압 레벨을 갖는 외부 전압 전원을 수신하기 위한 전압 전원 입력, 행과 열로 배열된 복수의 메모리 셀, 및 복수의 메모리 셀과 디지트 라인 사이에 연결된 복수의 액세스 장치를 포함하는 메모리 장치가 설명된다. 복수의 워드 라인은 복수의 액세스 장치에 연결된다. 복수의 워드 라인은 복수의 액세스 장치를 선택적으로 활성화하기 위해서 워드 라인 신호를 전달한다. 메모리는 워드 라인 신호를 추적하고 워드 라인 신호가 선정된 전압 레벨에 도달할 때를 나타내는 출력을 생성하기 위해서 트랙킹 회로를 더 포함할 수 있다. 이 트랙킹 회로는 제1 입력과 제2 입력을 갖는 제1 비교기 회로, 제1 입력에 연결된 워드 라인 시뮬레이션 회로, 및 제1 비교기 회로에 바이어스 전압을 공급하기 위해서 제2 입력에 연결된 바이어스 회로를 포함한다.
또 다른 실시예에서, 메모리로부터 데이터를 판독하는 방법이 설명된다. 방법은 바이어스 회로를 사용하는 바이어스 전압을 생성하는 단계 - 바이어스 전압은 온도와 전압 전원 편차에 따라 디지트 라인 평형 전압을 근사화함 -. 바이어스 전압에 워드 라인 신호를 비교하는 단계, 및 워드 라인 신호가 상기 바이어스 전압의 선정된 전압차에 도달할 때 출력 신호를 생성하는 단계를 포함한다.
본 발명은 총체적으로 메모리 장치에 관한 것이고, 특히 본 발명은 메모리 장치에 제공된 트랙킹 회로에 관한 것이다.
도 1a는 종래 기술 트랙킹 회로의 개략도.
도 1b는 다른 종래 기술 트랙킹 회로의 개략도.
도 2는 본 발명에 일체화된 다이내믹 메모리의 블록 다이어그램.
도 3은 도 2의 메모리의 디지트 라인 쌍의 개략도.
도 4는 도 2 및 도 3의 메모리 동작의 타이밍 다이어그램.
도 5는 본 발명의 트랙킹 회로의 일 실시예.
도 6은 도 5의 트랙킹 회로의 동작의 그래프.
도 7은 본 발명의 트랙킹 회로의 다른 실시예.
도 8은 도 7의 비교기의 개략 다이어그램.
도 9는 본 발명의 트랙킹 회로의 다른 실시예.
바람직한 실시예의 다음의 상세한 설명에 있어서, 그 일부분을 형성하며, 발명이 실시될 수 있는 특정한 바람직한 실시예를 예로서 도시하는 첨부한 도면을 참조한다. 본 실시예는 당업자들이 이 발명을 실행하도록 충분히 상세하게 기술되어 있고, 다른 실시예가 사용될 수 있고 본 발명의 정신과 영역을 벗어나지 않고 논리, 기계적 및 전기적 변경이 이루어질 수 있다는 것을 알 것이다. 그러므로, 다음의 상세한 설명은 한정적 의미로 이용되지 않고, 본 발명의 범위는 첨부된 청구항에 의해서만 한정된다.
도 2는 본 발명의 특징을 포함하는 DRAM(10)의 단순화된 블록 다이어그램을 설명한다. 메모리 장치는 개인 컴퓨터의 마이크로프로세서와 같은 프로세서(12)에 연결될 수 있다. 메모리 장치(10)는 메모리 셀의 행과 열을 갖는 메모리 어레이(14)를 포함한다. 열 디코더(16)와 행 디코더(18)는 어드레스 통신 라인(28) 상의 프로세서(12)에 의해 제공된 어드레스 신호에 응답하여 메모리 어레이를 액세스하기 위해서 제공된다. 데이터 통신은 I/O 버퍼 회로(22) 및 데이터 통신 라인(26)(DQ)을 통해 수행된다. 내부 제어 회로(20)는 제어 라인(24) 상의 프로세스(12)에 의해 제공된 명령(command)에 응답하여 메모리 어레이를 액세스한다. 제어 라인은 행 어드레스 스트로브(Row Address Strobe: RAS*), 열 어드레스 스트로브(Column Address Strobe: CAS*), 기록 인에이블(Write Enable: WE*), 및 출력 인에이블(Output Enable: OE*)을 포함할 수 있다. 내부 제어 회로(20)는 또한 이하 상세히 설명된 트랙킹 회로를 포함한다. 외부 전원은 메모리에 전력을 제공하고 Vcc라 불리는 상위 전압을 갖는다.
도 3은 메모리(10) 어레이(14)의 일부분의 개략 다이어그램이다. 기술분야에 알려진 바와 같이, 디지트 라인(30 및 31)은 외부 프로세서와의 데이터 통신을 위해 메모리 셀(38)을 I/O 버퍼 회로(22)에 연결하는데 사용된다. 각각의 메모리 셀(38)은 액세스 트랜지스터(36)에 연결된다. 액세스 트랜지스터의 게이트는 워드 라인(34)에 연결된다. 디지트 라인(30 및 31)은 p-센스 증폭기 회로(40), 및 격리 트랜지스터(42)를 경유해서 공유된 n-센스 증폭기 회로(44)에 연결된다. 센스 증폭기 회로(40 및 44)는 각각 활성화 신호 P-래치 및 N-래치를 갖는 교차 연결된(cross-coupled) 트랜지스터를 포함한다. 도 2 및 도 3의 메모리는 본 발명을 이해하기 위한 목적으로 DRAM의 일반 설명을 제공할 것이고, 그러므로, DRAM의 모든 특성에 대한 상세한 검토가 제공되지 않는다.
도 4의 타이밍 다이어그램을 참조하면, 메모리 셀(38)로부터 데이터 판독 방법이 설명된다. 시간 T1에서 디지트 라인(30 및 31)이 선정된 전압 레벨, 바람직하게 1/2 Vcc로 평형이 유지된다. 디지트 라인의 평형을 유지하는데 사용된 방법은 미리 대향하는 전원 레일(power rails)로 구동된 두 개 디지트 라인을 함께 단락시키는 것을 포함할 수 있다. 결과로 나타나는 평형 전압은 대략 1/2 Vcc일 것이다. 선택적으로, 디지트 라인을 내부 전압에 연결하는 평형 회로가 사용될 수 있다. 이와 같은 하나의 내부 전압은 또한 약 1/2 Vcc이지만, 디지트 라인을 단락시킴으로써 유도된 평형 전압과 다를 수 있는 DVC2이라고 한다. 어떤 메모리 장치에서는, 두 가지 평형 방법이 결합되어 사용된다.
시간 T2에서, 워드 라인 신호가 워드 라인(34)상에 하이(high)를 전이하기 시작한다. 워드 라인 신호는 바람직하게, 펌프된(pumped) 전압 또는 Vccp이라고 하는, Vcc보다 큰 상위 전압 레벨을 갖는다. 워드 라인 모두는 극히 저항성이고 용량성(capacitive)이라는 것을 알 수 있을 것이다. 그러므로, 워드 라인의 상승 시간은 워드 라인의 전기적 특성에 따른다. 더욱이, 단일 실리콘 웨이퍼 및 제조 로트(lots) 사이에서 집적 회로에 의해 경험된 공정 변수는 잠재적 워드 라인 동작 특성에서 기인한다.
액세스 트랜지스터(36)는 워드 라인 전압이 증가함에 따라 메모리 셀을 디지트 라인에 연결하기 시작한다. 즉, 워드 라인 신호가 제로 volts(접지) 이상의 n-채널 임계 전압일 때, 메모리 셀(38)이 방전된다면, 디지트 라인은 전압이 감소하기 시작한다. 메모리 셀이 디지트 라인 평형 전압(1/2 Vcc)보다 큰 전압을 저장한다면, 시간 T3에 도시된 바와 같이 워드 라인이 평형 전압 이상의 Vt 더 높을 때(대략 1/2 Vcc + Vt), 액세스 트랜지스터는 디지트 라인을 메모리 셀에 연결한다. 두 가지 경우가 도 4에서 설명되지만, 메모리 판독 동작 중에는 단지 하나의 디지트 라인만이 전압을 변화시킬 것이다. 시간 T4에서 N-래치 신호가 로우로 전이하여 최하 전압을 갖는 디지트 라인을 하부 전력 레일(접지)로 구동한다. 시간 T5에서 P-래치 신호가 하이로 전이하여 상보성 디지트 라인을 상부 전력 레일(Vcc)로 구동한다.
메모리 셀로부터 데이터를 판독하는데 요구되는 시간을 최소화하기 위해서, n-센스 증폭기(44)의 N-래치 신호는 메모리 셀이 디지트 라인에 완전히 연결되자 마자 스트로브되어야만 한다. 즉, T3과 T4 사이의 시간차가 제로로 감소되어야만 한다. 시간 T3은 워드 라인 신호가 디지트 라인 평형 레벨 이상의 임계 전압인 순간에 대응한다. 그러나, 상술한 바와 같이, 워드 라인이 이 전압에 도달할 때를 예견하는 것은 전원 전압, 온도, 및 제조 공정이 변화하기 때문에 모든 메모리 회로에 대해서 불가능하다. 그러므로 워드 라인 전압이 선정된 전압 레벨, 바람직하게 1/2 Vcc + Vt에 도달할 때 액티브 출력 신호를 제공하는 메모리(10)의 제어 회로(20) 내에 트랙킹 회로가 포함된다.
트랙킹 회로
도 5는 시뮬레이터(51), 비교기(52), 및 바이어스 회로(54)를 포함하는 트랙킹 회로(50)를 도시한다. 바이어스 회로는 도 3에서 참조하여 상술된 것과 유사한 한 쌍의 디지트 라인, 액세스 트랜지스터, 및 센스 증폭기를 갖는 메모리 어레이(14)의 열로서 제조된다. 열 회로는 또한 격리 회로(42)와 메모리 셀(38)을 포함할 수 있다. 바이어스 회로(54)의 디지트 라인 중 하나가 비교기(52)의 입력 중 하나에 연결된다. 그러므로 바이어스 전압은 메모리 어레이 디지트 라인의 평형 전압과 동일하고, 이를 정확히 추적한다. 바이어스 회로(54)가 더미 회로로 제공된 동작하지 않는 열임을 알 수 있을 것이다.
비교기의 제2 입력은 게이트가 입력(55)에 연결된 트랜지스터(58)에 연결된다. 이 입력은 또한 인버터(56)에 연결된다. 인버터(56)의 출력은 커플링 라인(62)을 통해 트랜지스터(60)의 게이트에 연결된다. 커플링 라인(62)은 메모리 장치 상의 워드 라인의 전기적 특성을 시뮬레이트하도록 제조되었고 도 5에 저항과 커패시터 회로망으로서 도시된다.
동작에 있어서, 도 5의 트랙킹 회로는 워드 라인 신호가 디지트 라인 평형 전압 이상의 n-채널 임계 전압일 때 하이 상태로 전이하는 출력 신호(64)를 제공한다. 시뮬레이터 회로(51)는 트랜지스터(60)의 게이트보다 임계 전압 낮은 비교기의 입력 A 상에서 신호를 유지한다(시뮬레이트된 워드 라인 신호). 입력 신호(55)는 워드 라인이 활성화될 때 생성된 내부 신호이고 행 디코더 회로에 의해 제공될 수 있다. 입력(55) 상에 제공된 입력 신호가 통상 하이이기 때문에, 비교기의 입력 A는 트랜지스터(58)를 통해 로우로 유지된다. 워드 라인 신호가 활성화되었다는 것을 나타내는 로우로 입력 신호가 전이할 때, 인버터 회로(56)가 라인(62)을 Vccp로 구동하기 시작한다. 트랜지스터(60)의 게이트 상의 신호는, 도 6에 61로 부여되어 도시된 바와 같이, 라인(62)의 전기적 특성에 따른 상승 시간을 갖는다. 비교기의 입력 A의 전압이 입력 B의 바이어스 전압을 초과한다면, 비교기의 출력(64)은 하이로 전이하여 N-래치 신호를 스트로브하는 것과 같은 판독 동작을 시작한다. 입력(55)에 제공된 입력 신호가 행 디코더를 사용하여 생성될 수 있다는 것을 알 수 있을 것이다. 더욱이, 행 구동 회로가 인버터(56)를 대신할 수 있다.
도 5의 트랙킹 회로는 바이어스 회로(54)의 레이아웃 때문에 다소 큰 반도체 면적이 구현될 필요가 있다. 도 7에서 도시된, 보다 적은 면적을 필요로 하는 대체 실시예는 전압 분배기(voltage divider)로서 배열된 한 쌍의 일치된 선형 저항(66)을 포함하는 바이어스 회로(54)를 포함한다. 저항값은 비교기의 입력 B 상의 바이어스 전압을 디지트 라인 평형 전압(약 1/2 Vcc)으로 설정하기 위해서 선택된다. 저항이 일치되기 때문에, 이들은 공정 변화에 영향받지 않는다. 더욱이, 저항이 선형이기 때문에, 이들은 전압 및 온도 변화에 영향받지 않는다. 이 회로의 동작은 도 5의 회로와 유사하고 도 6에 도시되어 있다. 도 8은 비교기(52)용으로 사용될 수 있는 DC-바이어스된 차동 쌍 회로를 도시한다. 출력은 보통 트랜지스터(63)를 통해 로우로 풀(pulled)된다. 그러나, 입력 A가 입력 B를 초과 할 때, 트랜지스터(65)가 활성화되어 출력이 하이로 풀업된다.
도 9를 참조하여, 추가적 비교기 회로(68)가 도 8의 트랙킹 회로에 추가될 수 있다. 약 1/2 Vcc인 내부 전압(DVC2)이 비교기(68)를 위한 바이어스 전압으로 사용된다. 양 쪽 비교기들의 출력이 NAND 게이트(70)를 통해 전달되어 최악의 경우 트립점(trip point)이 제공된다는 것을 보증하는 출력을 제공한다. 이 실시예는 상술된 두 가지 평형 방법들 모두를 결합하여 사용하는 것을 가능하게 한다. 즉, 어떤 메모리 장치는 디지트 라인 쌍을 함께 단락시키고 다음에 디지트 라인을 DVC2와 같은 내부 전압에 연결한다. 전원 전압에서의 변화가 발생하면, 이들 두 방법에 의해 생성된 평형 전압은 약간 다를 수 있을 것이다. 도 9의 두 개의 비교기 회로를 사용함으로써 평형 레벨 내의 임의의 차이가 보상된다. 이 회로의 출력은 도 5 및 도 7의 트랙킹 회로의 출력과 반대일 것이다. 비교기(68)는 비교기(52)의 일 실시예에 사용된 동일한 차동 쌍 회로일 수 있다. DVC2는 사용된 한 가지 대표적인 내부 전압이고, 평형을 위해 사용된 다른 내부 전압으로 대체될 수 있다.
<결론>
워드 라인 신호가 선정된 전압 레벨에 도달할 때를 나타내는 트랙킹 회로가 설명되었다. 이 트랙킹 회로는 온도, 전압, 및 제조 공정 변수에 대해 워드 라인 신호를 정확하게 추적한다. 트랙킹 회로는 시뮬레이트된 워드 라인 신호와 디지트 라인 평형 바이어스 전압을 비교하는 비교기를 포함한다. 평형 바이어스 전압은 메모리 열 회로나 선형 저항 전압 분배기 중 하나를 사용하여 생성될 수 있다. DVC2와 같은 내부 전압이 다수의 비교를 위해 바이어스 회로 내에 포함될 수 있게 하는 추가적 회로가 기술되었다.
여기에 특정 실시예가 설명되고 기술되었다고 해도, 도시된 특정 실시예 대신에 동일한 목적을 이루도록 계산된 임의의 배열이 대체될 수 있다는 것이 당업자에 의해 인식될 것이다. 이 응용은 본 발명의 임의의 개조 또는 변화를 포함할 것이다. 그러므로, 이 발명은 청구항과 이의 등가물에 의해서만 한정된다는 것이 명백하다.

Claims (20)

  1. 메모리 장치 트랙킹 회로에 있어서,
    제1 입력과 제2 입력을 갖는 제1 비교기 회로 - 상기 제1 비교기 회로는 워드 라인 신호가 선정된 전압에 도달하는 때를 나타내는 출력 신호를 생성함 -,
    상기 제1 입력에 연결된 워드 라인 시뮬레이션 회로, 및
    상기 제2 입력에 연결되어, 외부 전압 전원의 변화에 맞게 조정하는 상기 제1 비교기 회로에 바이어스 전압을 공급하기 위한 바이어스 회로
    를 포함하는 메모리 장치 트랙킹 회로.
  2. 제1항에 있어서, 상기 바이어스 회로는,
    한 쌍의 디지트 라인들을 포함하는 디지트 라인 시뮬레이션 회로, 및 메모리 셀 액세스 장치
    를 포함하는 메모리 장치 트랙킹 회로.
  3. 제1항에 있어서, 상기 바이어스 회로는,
    상기 제2 입력에 연결된 제1 노드와, 하위 전압 레벨에 연결된 제2 노드를 갖는 제1 선형 저항, 및
    상기 제2 입력에 연결된 제1 노드와 상위 전압 레벨에 연결된 제2 노드를 갖는 제2 선형 저항
    을 포함하는 메모리 장치 트랙킹 회로.
  4. 제1항에 있어서,
    상기 워드 라인 시뮬레이션 회로에 연결된 제1 입력과 선정된 내부 전압에 연결된 제2 입력을 갖는 제2 비교기 회로, 및
    상기 제1 비교기 회로에 연결된 제1 입력과 상기 제2 비교기 회로에 연결된 제2 입력을 가지며, 워드 라인 신호가 선정된 전압에 도달하는 때를 나타내는 출력 신호를 생성하기 위한 논리 게이트
    를 더 포함하는 메모리 장치 트랙킹 회로.
  5. 제1항에 있어서, 상기 워드 라인 시뮬레이션 회로는,
    액티브 워드 라인 신호를 수신하고, 상기 액티브 워드 라인 신호에 응답하여 출력 신호를 구동하기 위한 구동 회로,
    상기 제1 비교기 회로의 상기 제1 입력에 연결된 트랜지스터, 및
    워드 라인과 실질적으로 동일한 전기적 특성을 갖는 통신 라인 - 상기 통신 라인은 상기 트랜지스터의 게이트와 상기 구동 회로 사이에 연결됨 -
    을 포함하는 메모리 장치 트랙킹 회로.
  6. 제5항에 있어서, 상기 워드 라인 시뮬레이션 회로는,
    상기 제1 비교기 회로의 상기 제1 입력에 연결되어, 상기 액티브 워드 라인 신호에 응답하여 상기 바이어스 전압 미만의 전압 전위에 상기 제1 입력을 연결하기 위한 스위치를 더 포함하는 메모리 장치 트랙킹 회로.
  7. 제1항에 있어서, 상기 제1 비교기 회로는 dc-바이어스된 차동 쌍 회로인 메모리 장치 트랙킹 회로.
  8. 메모리 장치에 있어서,
    상위 전압 레벨을 갖는 외부 전압 전원을 수신하기 위한 전압 전원 입력,
    행과 열로 배열된 복수의 메모리 셀,
    상기 복수의 메모리 셀과 디지트 라인 사이에 연결된 복수의 액세스 장치,
    상기 복수의 액세스 장치에 연결된 복수의 워드 라인 - 상기 복수의 워드 라인은 상기 복수의 액세스 장치를 선택적으로 활성화시키기 위해서 워드 라인 신호를 전송함 -, 및
    상기 워드 라인 신호를 추적하고 상기 워드 라인이 선정된 전압 레벨에 도달하는 때를 나타내는 출력을 생성시키기 위한 트랙킹 회로 - 상기 트랙킹 회로는 제1 입력과 제2 입력을 갖는 제1 비교기 회로, 상기 제1 입력과 연결된 워드 라인 시뮬레이션 회로, 및 상기 제1 비교기 회로에 바이어스 전압을 제공하기 위해서 상기 제2 입력에 연결된 바이어스 회로를 포함함 -
    를 포함하는 메모리 장치.
  9. 제8항에 있어서, 상기 워드 라인 신호는 상기 외부 전압 전원의 상기 상위 전압 레벨보다 큰 상위 전압 레벨을 갖는 메모리 장치.
  10. 제8항에 있어서, 상기 선정된 전압 레벨은 디지트 라인 평형 전압 + n-채널 트랜지스터 임계 전압인 메모리 장치.
  11. 제10항에 있어서, 상기 디지트 라인 평형 전압은 상기 외부 전압 전원의 상기 상위 전압 레벨의 1/2과 같은 메모리 장치.
  12. 제8항에 있어서, 상기 메모리 장치는 다이내믹 랜덤 액세스 메모리(DRAM)인 메모리 장치.
  13. 제8항에 있어서, 상기 바이어스 회로는,
    한 쌍의 디지트 라인을 포함하는 디지트 라인 시뮬레이션 회로, 및 메모리 셀 액세스 장치를 포함하는 메모리 장치.
  14. 제8항에 있어서, 상기 바이어스 회로는,
    상기 제2 입력에 연결된 제1 노드와 하위 전압 레벨에 연결된 제2 노드를 갖는 제1 선형 저항, 및
    상기 제2 입력에 연결된 제1 노드와 상위 전압 레벨에 연결된 제2 노드를 갖는 제2 선형 저항
    을 포함하는 메모리 장치.
  15. 제14항에 있어서,
    상기 워드 라인 시뮬레이션 회로에 연결된 제1 입력과 선정된 내부 전압에 연결된 제2 입력을 갖는 제2 비교기 회로, 및
    상기 제1 비교기 회로에 연결된 제1 입력과 상기 제2 비교기 회로에 연결된 제2 입력을 가지며, 워드 라인 신호가 선정된 전압에 도달하는 때를 나타내는 출력 신호를 생성하기 위한 논리 게이트
    를 더 포함하는 메모리 장치.
  16. 메모리 장치로부터 데이터를 판독하는 방법에 있어서,
    바이어스 회로를 사용하여 바이어스 전압을 생성시키는 단계 - 상기 바이어스 전압은 온도 및 전압 전원 편차에 따라 데이터 라인 평형 전압을 근사화함 -;
    워드 라인 신호를 상기 바이어스 전압에 비교하는 단계, 및
    상기 워드 라인 신호가 상기 바이어스 전압 이상의 선정된 전압차에 도달할 때 출력 신호를 생성시키는 단계
    를 포함하는 메모리 장치로부터 데이터를 판독하는 방법.
  17. 제16항에 있어서, 상기 바이어스 회로는,
    한 쌍의 디지트 라인을 포함하는 디지트 라인 시뮬레이션 회로, 및 메모리 셀 액세스 장치를 포함하는 메모리 장치로부터 데이터를 판독하는 방법.
  18. 제16항에 있어서, 상기 바이어스 회로는
    하위 외부 전압 레벨에 연결된 제1 노드를 갖는 제1 선형 저항, 및
    상기 제1 선형 저항의 제2 노드에 연결된 제1 노드 및 상위 외부 전압 레벨에 연결된 제2 노드를 갖는 제2 선형 저항
    을 포함하는 메모리 장치로부터 데이터를 판독하는 방법.
  19. 제16항에 있어서, 상기 선정된 전압차는 상기 바이어스 전압 이상의 트랜지스터 임계 전압인 메모리 장치로부터 데이터를 판독하는 방법.
  20. 제19항에 있어서, 상기 메모리 장치는 상위 전압을 갖는 외부 전압 전원을 수신하고, 상기 바이어스 전압은 상기 상위 전압의 약 1/2인 메모리 장치로부터 데이터를 판독하기 위한 방법.
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